WO2014003388A1 - 투명 유연 메모리 - Google Patents

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WO2014003388A1
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oxide semiconductor
thin film
oxide
charge accumulation
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PCT/KR2013/005546
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윤성민
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인텔렉추얼 디스커버리(주)
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a transparent flexible memory, and more particularly, to a memory capable of implementing a transparent and flexible memory device using an oxide semiconductor thin film transistor and a multilayer charge storage layer.
  • the first is the tendency to fabricate electronic devices and systems on flexible substrates beyond the rigid and brittle nature of conventional silicon electrons.
  • the second is the tendency to manufacture transparent electronic devices and systems, beyond the property that the device fabricated on a conventional silicon substrate or based on a silicon material is opaque in the visible light region.
  • the first field is referred to as flexible electrons in that it uses a flexible substrate
  • the second field is referred to as transparent electrons in that the system is transparent.
  • the transparent thin film transistor technology and the transparent display technology using the device as a driving circuit have been developed at a high speed, thus increasing the maturity of the technology for practical use and the design stage of the target application.
  • the development of technology for implementing transparent electronic circuits on various substrates using the transparent transistor is in progress.
  • Japanese Patent Laid-Open No. 2011-124563 proposes a nonvolatile memory device using an oxide semiconductor as a semiconductor material constituting a channel formation region.
  • a nonvolatile memory device proposed in 2011-124563 includes a control gate, a first insulating film formed on the control gate, a charge accumulation layer formed at a position where the control gate overlaps on the first insulating film, and the charge accumulation. And a second insulating film formed on the layer, and an oxide semiconductor layer formed on the second insulating film at a position overlapping with the charge storage layer, formed using an oxide semiconductor material, and having a channel forming region.
  • the nonvolatile memory device proposed in 2011-124563 has a single layer of charge accumulation layer, which requires a long time for effectively injecting charges, and applies a very large erase voltage in order to erase the injected charges. Otherwise there is a problem that the injected charge is not released.
  • Japanese Patent Laid-Open No. 2011-124563 has a memory transistor having a charge storage layer and a driving transistor for driving the memory transistor formed on the same plane.
  • the nonvolatile memory device proposed in 2011-124563 has a problem in that it occupies a large area in terms of integration degree because the memory transistor and the driving transistor exist on the same plane.
  • the nonvolatile memory device proposed in 2011-124563 is composed of a single layer of charge storage layer, which requires a long time to effectively inject charges, and when the erased charges are to be erased, a very large erase voltage is not applied. There is a problem that the charged charges are not released.
  • phase change random access memory using resistance change in phase change of a material
  • MRAM magnetic random access memory
  • FRAM ferroelectric random access
  • ReRAM Resistive Random Access Memory
  • the resistance change memory has a metal / metal oxide / metal (MIM) structure using a metal oxide, and when a suitable electrical signal is applied to the metal oxide, the resistance changes in a state where the resistance of the metal oxide is large. The state changes to a small state or vice versa to exhibit characteristics as a memory element.
  • a resistance change memory (ReRAM) is used as a memory substrate, and a single crystal silicon substrate and an SOI substrate are used.
  • a transparent electronic device that can be applied to a transparent display can be manufactured. There was no.
  • Korean Patent Publication No. 10-1016266 proposes a transparent resistance change memory device including a lower transparent electrode layer sequentially stacked on a transparent substrate, a data storage region formed of a transparent resistance change material layer, and an upper transparent electrode layer. have.
  • the resistance change memory proposed in Patent No. 10-1016266 is a transparent resistance change material layer and is formed by stacking transition metal oxides, manganese oxides, or ferroelectric materials to have visible light transmittance and transmittance of 80% or more.
  • the lower transparent electrode layer and the upper transparent electrode layer are indium tin oxide (ITO) or a visible light transmittance of 80% or more, which is used as a transparent electrode, and has excellent electrical conductivity.
  • Transparent conducting oxide TCO
  • transparent conductive polymer Or a transparent conductive carbon nanotube (carbon nano tube, CNT).
  • the transparent conductive oxide may be zinc oxide (ZnO), tin oxide (Tin Oxide, SnO2), indium zinc oxide (IZO), indium tin zinc oxide (ITZO) or indium oxide.
  • ITO indium tin oxide
  • PANi polyaniline
  • the Korean Patent No. 10-1016266 is composed of a transparent lower electrode layer, a transparent resistance change material layer and a transparent upper electrode layer to form a transparent resistance change memory, but flexible operation when forming a resistance change memory on a flexible plastic substrate This may cause a problem that the lower electrode layer or the upper electrode layer is damaged.
  • the prior art can guarantee the transparency, but may cause a problem that the electrode is damaged in terms of flexibility.
  • an object of the present invention is to solve the problems of the prior art, and to provide a nonvolatile memory cell capable of implementing a transparent and flexible memory device using an oxide semiconductor thin film transistor and a multilayer charge storage layer. There is this.
  • a memory transistor having a driving transistor and a charge storage layer is formed in a stacked structure, and the oxide semiconductor channel layer is commonly used by the driving transistor and the memory transistor to improve the degree of integration and to implement a transparent and flexible memory device.
  • Another object is to provide a volatile memory cell and a method of manufacturing the same.
  • Another object of the present invention is to provide a transparent flexible resistance change memory device in which an electrode is not damaged while maintaining transparency to visible light even when applied to a flexible product by improving an electrode in a transparent resistance change memory using an oxide semiconductor. .
  • One embodiment of the present invention for achieving the above object is a transparent substrate; An oxide semiconductor transistor formed on the transparent substrate and composed of an oxide semiconductor layer and a gate electrode using an oxide semiconductor material and having a channel formation region; And a charge accumulation layer formed on the gate insulating layer between the gate electrode and the oxide semiconductor layer, and having at least one layer formed of a material having a lower conductivity than other layers to accumulate charge. do.
  • a first oxide semiconductor layer formed on a transparent substrate, a first auxiliary insulating film layer formed on the first oxide semiconductor layer, and on the first auxiliary insulating film layer A first gate insulating layer formed on the first gate insulating layer, a charge accumulation layer having a multilayer structure formed on the first gate insulating layer, a second gate insulating layer formed on the charge accumulation layer and the first gate insulating layer, and the second A memory transistor including a first gate electrode formed on the gate insulating layer; And a driving transistor including a second oxide semiconductor layer formed on the substrate, a second auxiliary insulating layer formed on the second oxide semiconductor layer, and a second gate electrode formed on the second gate insulating layer.
  • the charge accumulation layer may include a first layer formed on the gate insulating layer and formed of a conductive material; A second layer formed on the first layer and formed of a material having a lower conductivity than the first layer; And a third layer formed on the second layer and formed of the same conductive material as the first layer.
  • the first layer and the third layer are used as an electrode layer and composed of a composition of an oxide semiconductor
  • the second layer is used as a charge storage layer and has a lower conductivity or insulation than the first and third layers. It consists of a semiconductor thin film layer.
  • multi-value information may be stored, and the total application time of the programming voltage pulse applied to the gate electrode may be adjusted, the width of the programming voltage pulse applied to the gate electrode may be changed, or may be applied to the gate electrode.
  • the multivalue information may be stored in the charge accumulation layer by adjusting the magnitude of a programming voltage pulse.
  • the nonvolatile memory cell according to the present invention, a transparent substrate; A first gate electrode formed on the transparent substrate; Source and drain electrodes formed on the first gate insulating layer on the first gate electrode; An oxide semiconductor thin film formed between the source and drain electrodes and having a channel formed thereon; An auxiliary insulating film formed on the oxide semiconductor thin film; A second gate electrode formed on the source and drain electrodes and a second gate insulating layer on the oxide semiconductor thin film; And a charge accumulation layer positioned in the gate insulating film layer between at least the first gate electrode and the oxide semiconductor thin film or between the second gate electrode and the oxide semiconductor thin film.
  • a method of manufacturing a nonvolatile memory cell having a memory transistor and a driving transistor including: forming a first gate electrode for the driving transistor on a transparent substrate; Forming a first gate insulating layer on the substrate so as to surround the first gate electrode; Forming a source and a drain electrode on the first gate insulating layer with the channel formation region interposed therebetween; Forming a channel layer composed of an oxide semiconductor thin film between the source and drain electrodes; Forming a second gate insulating layer on the source and drain electrodes and the oxide semiconductor thin film; Forming a charge accumulation layer capable of accumulating or erasing charge injected on the second gate insulating layer; Forming a third gate insulating layer on the second gate insulating layer to surround the charge accumulation layer; And forming a second gate electrode for the memory transistor on the third gate insulating layer.
  • a method of manufacturing a nonvolatile memory cell having a memory transistor and a driving transistor according to the present invention for achieving the above object comprises the steps of forming a first gate electrode for the memory transistor on a transparent substrate; Forming a first gate insulating layer on the substrate so as to surround the first gate electrode; Forming a charge accumulation layer that accumulates or erases the injected charge on the first gate insulating layer; Forming a second gate insulating layer on the first gate insulating layer to surround the charge accumulation layer; Forming a source and a drain electrode on the second gate insulating layer with the channel formation region interposed therebetween; Forming a channel layer composed of an oxide semiconductor thin film between the source and drain electrodes; Forming a third gate insulating layer on the source and drain electrodes and the oxide semiconductor thin film; Forming a second gate electrode for the driving transistor on the third gate insulating layer.
  • the charge accumulation layer may include a first layer formed on the gate insulating layer and formed of a conductive material; A second layer formed on the first layer and formed of a material having a lower conductivity than the first layer; And a third layer formed on the second layer and formed of the same conductive material as the first layer.
  • the first layer and the third layer are used as an electrode layer and composed of a composition of an oxide semiconductor
  • the second layer is used as a charge storage layer and has a lower conductivity or insulation than the first and third layers. It consists of a semiconductor thin film layer.
  • the first and second gate electrodes are composed of a conductive oxide electrode layer or a conductive organic electrode layer transparent to visible light.
  • a transparent and flexible resistance change memory device comprising: a transparent lower electrode layer; A resistance change material layer formed on the lower electrode layer and composed of an oxide semiconductor thin film layer to function as data storage; An upper electrode layer is formed on the resistance change material layer, and the lower electrode layer and the upper electrode layer are formed in a stacked structure of a conductive oxide thin film layer and a conductive organic thin film layer to simultaneously satisfy transparency and flexibility.
  • a transparent and flexible resistance change memory device comprising: a transparent lower electrode layer; A resistance change material layer formed on the lower electrode layer and composed of an oxide semiconductor thin film layer to function as data storage; An upper electrode layer formed on the resistance change material layer, wherein the lower electrode layer and the upper electrode layer have a multilayer structure of a first conductive oxide thin film layer, a metal thin film layer, and a second conductive oxide thin film layer to simultaneously satisfy transparency and flexibility. Is formed.
  • the resistance change material layer is zinc oxide (ZnO), indium-gallium-zinc oxide (In-Ga-Zn-O), zinc-tin oxide (Zn-Sn-O), zinc-indium oxide (Zn -In-O) is formed by laminating so that the oxygen composition ratio is different for each layer using any one material, or zinc oxide (ZnO), indium-gallium-zinc oxide (In-Ga-Zn-O), zinc-tin It is formed by stacking at least two different materials of an oxide (Zn-Sn-O) and zinc-indium oxide (Zn-In-O).
  • the conductive oxide thin film layer includes zinc oxide (ZnO), tin oxide (Tin Oxide, SnO 2 ), indium zinc oxide (IZO), and indium tin zinc oxide (ITZO). ) And indium tin oxide (ITO).
  • the conductive organic thin film layer is formed using any one of PEDOT-PSS, carbon nanotubes, and graphene.
  • the metal thin film layer is formed using silver (Ag).
  • the transistor is formed using the oxide semiconductor thin film layer, so that a low temperature process is possible and the fabrication can be made inexpensively.
  • the multi-layer charge accumulation layer structure By adopting the multi-layer charge accumulation layer structure, the operating voltage of the memory thin film transistor can be lowered, and operation reliability is improved.
  • multi-value information can be stored using a multi-layered charge storage layer, thereby improving the memory density.
  • the present invention can improve the degree of integration by forming the driving transistor and the memory transistor in a stacked structure and use the oxide semiconductor channel layer in common for the driving transistor and the memory transistor. This is possible and inexpensive to produce.
  • the present invention can reduce the operating voltage of the memory thin film transistor, improve the reliability of operation, and store multi-value information by using the multi-layer charge accumulation layer by employing a multi-layer charge accumulation layer structure in the memory transistor. There is an effect that can improve the degree of integration.
  • the present invention can realize a transparent and flexible memory device capable of low-temperature processing and low-cost manufacturing by configuring the resistance change memory device using an oxide semiconductor thin film layer.
  • the present invention can provide an effect of facilitating integration of a resistance change memory device with a drive device using an oxide semiconductor as a channel layer of a transistor by applying an oxide semiconductor composition as a thin film material using a resistance change.
  • the present invention is formed by forming the lower electrode layer and the upper electrode layer in a laminated structure of a conductive oxide thin film layer and a conductive organic thin film layer, or in a laminated structure of a conductive oxide thin film layer, a metal thin film layer and a conductive oxide thin film layer, to improve the flexibility of the electrode layer in a flexible product Damage to the electrode layer can be prevented.
  • FIG. 1 is a cross-sectional view of a nonvolatile memory cell according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view of a nonvolatile memory cell according to another embodiment of the present invention.
  • 3 to 11 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory cell in accordance with another embodiment of the present invention.
  • FIG. 12 is a cross-sectional view of a resistance change memory device according to the present invention.
  • FIG. 13 is an exemplary diagram of a resistance change memory array using a general cross point structure
  • FIG. 16 is a cross-sectional view of a nonvolatile memory cell according to another embodiment of the present invention.
  • 17 to 27 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory cell in accordance with still another embodiment of the present invention.
  • FIG. 28 is a cross-sectional view of a nonvolatile memory cell according to another embodiment of the present invention.
  • FIG. 1 is a cross-sectional view of a nonvolatile memory cell according to an embodiment of the present invention.
  • a nonvolatile memory cell includes an oxide semiconductor thin film layer 1104, an auxiliary insulating layer 1106, and a charge storage layer 1120 having a multilayer structure formed on a transparent flexible substrate 1100. ) And a gate electrode 1116.
  • the plurality of source and drain electrodes 1102 and the plurality of contact plugs 1112 and the plurality of contact plugs 1112 respectively connected to the plurality of source and drain electrodes 1102 on the substrate 1100 may be disposed.
  • the apparatus further includes a plurality of source and drain electrode pads 1114 respectively connected to the plurality of source and drain electrodes 1102 through.
  • the substrate 1100 may be a transparent substrate or a flexible substrate that can be bent in visible light, and may be a glass substrate or a plastic substrate.
  • the source and drain electrodes 1102 of the memory thin film transistor formed on the substrate 1100 may be formed of a conductive oxide electrode or a conductive organic electrode having transparent characteristics in visible light.
  • the source and drain electrodes 1102 may include a source electrode and a drain electrode formed at predetermined intervals in two regions electrically separated from each other on the substrate 1100.
  • the substrate 1100 between the source electrode and the drain electrode 1102 becomes a channel region of the memory transistor. Accordingly, the channel width and length of the memory transistor are determined by the pattern width and the distance between the patterns of the source and drain electrodes 1102.
  • An oxide semiconductor thin film layer 1104 is formed between the source and drain electrodes 1102. A portion of the oxide semiconductor thin film layer 1104 is in direct contact with the substrate 1100, and a portion is in contact with the source and drain electrodes 1102 at both ends.
  • the oxide semiconductor thin film layer 1104 is composed of an oxide semiconductor that is transparent to visible light, and is preferably formed at a temperature of 200 ° C. or less.
  • the oxide semiconductor thin film layer 1104 is preferably formed of a transparent conductive oxide thin film which is an oxide having a broad energy band gap and having a transparent property in the visible light region and electrically having a semiconductor property.
  • zinc oxide (1ZnO), indium-gallium-zinc oxide (In-Ga-Zn-O), zinc-tin oxide (Zn-Sn-O), or zinc, indium, gallium, tin, aluminum It may be formed of an oxide containing at least two elements. Alternatively, the above-mentioned oxide may be formed by doping various elements.
  • the auxiliary insulating layer 1106 is formed on the oxide semiconductor thin film layer 1104.
  • the auxiliary insulating layer 1106 serves to protect physical properties of the oxide semiconductor thin film layer 1104 and to improve the characteristics of the oxide semiconductor thin film layer 1104 in the pattern formation process of the oxide semiconductor thin film layer 1104. It is one of the important features that constitute the charge injection type memory thin film transistor using the oxide semiconductor proposed in.
  • the auxiliary insulating film layer 1106 can be composed of an oxide insulating film having excellent insulating properties, and has a film thickness of 10 nm or less.
  • the auxiliary insulating film layer 1106 is formed of a silicon-based insulating film such as a silicon oxide film (SiO 2), a silicon nitride film (SiN), a silicon oxynitride film (SiON), or an aluminum oxide film (Al 2 O 3), a hafnium oxide film (HfO 2), or a zirconium oxide film. (ZrO 2), magnesium oxide (MgO), titanium oxide (TiO 2), tantalum oxide (Ta 2 O 5), lanthanum oxide (La 2 O 3), and strontium-titanium oxide (SrTiO 3).
  • SiO 2 silicon oxide film
  • SiN silicon nitride film
  • SiON silicon oxynitride film
  • Al 2 O 3 aluminum oxide film
  • HfO 2 hafnium oxide film
  • ZrO 2 zirconium oxide film
  • MgO magnesium oxide
  • TiO 2 titanium oxide
  • Ta 2 O 5 tantalum oxide
  • it may be formed of a silicate insulating film in which the metal element and silicon constituting the aforementioned oxide are mixed.
  • it can be formed of insulating material that can be used as a gate insulating material in the manufacture of a general thin film transistor.
  • the first gate insulating layer 1108 is formed on the auxiliary insulating layer 1106 and on the source and drain electrodes 1102.
  • the first gate insulating layer 1108 serves as a tunneling oxide layer of the charge injection type memory thin film transistor of the present invention.
  • the first gate insulating layer 1108 may be formed of an oxide insulating layer or an organic insulating layer that is transparent to visible light.
  • a charge accumulation layer 1120 having a multilayer structure is formed on the first gate insulating layer 1108.
  • the charge accumulation layer 1120 having a multilayer structure may be configured in the form of a lower electrode layer 1123, an intermediate charge accumulation layer 1122, and an upper electrode layer 1121.
  • the lower electrode layer 1123 and the upper electrode layer 1121 constituting the charge accumulation layer may be composed of a composition of an oxide semiconductor, and have a higher conductivity than the intermediate charge accumulation layer 1122.
  • the intermediate charge accumulation layer 1122 constituting the charge accumulation layer may be formed of an oxide semiconductor thin film layer having a lower conductive material or insulation than the upper and lower electrode layers 1121 and 1123.
  • the charge accumulation layer 1120 is formed in a pattern having a size corresponding to the gate length determined by the interval between the source and drain electrodes 1102.
  • a second gate insulating layer 1110 is formed on the first gate insulating layer 1108 to surround the charge accumulation layer 1120.
  • the second gate insulating layer 1110 serves as a blocking oxide layer of the charge injection type memory thin film transistor of the present invention.
  • the second gate insulating layer 1110 may be formed of the same material as the first gate insulating layer 1108.
  • a contact plug 1112 is formed on the source and drain electrodes 1102 to penetrate the first gate insulating layer 1108 and the second gate insulating layer 1110.
  • the contact plug 1112 electrically connects the source and drain electrode pads 1114 and the source and drain electrodes 1102 formed on the second gate insulating layer 1110.
  • the source and drain electrode pads 1114 formed on the second gate insulating layer 1110 may be formed in a pad shape while filling the via holes with a conductive material to form the contact plug 1112.
  • a gate electrode 1116 is formed on the second gate insulating layer 1110 in a manner that the gate electrode 1116 is aligned with the length region of the gate and the charge storage layer 1120 that are determined at intervals between the source and drain electrodes 1102.
  • the source and drain electrode pads 1114 and the gate electrode 1116 may be formed of a conductive oxide electrode layer or a conductive organic electrode layer having characteristics that are transparent to visible light.
  • the charge accumulation layer 1120 is composed of a multilayer structure having a relatively high conductivity layer located in the upper and lower layers and a relatively low conductivity layer located in the center, thereby providing a magnitude of program voltage.
  • the amount of charge stored in the charge accumulation layer 1120 may be quantitatively adjusted.
  • the reason can be explained as follows.
  • the charge injected into the charge accumulation layer 1120 by the program voltage applied to the gate electrode 1116 is the size of the barrier height formed between the second gate insulation layer 1110 and the charge accumulation layer 1120, which are the blocking insulation layer.
  • the amount changes, and the height of the barrier is closely related to the conductivity of the charge storage layer 1120. That is, when the conductivity is high, the height of the barrier is low, and when the conductivity is low, the height of the barrier is relatively high.
  • charges may be stored in the charge accumulation layers 1121 and 1123 having high conductivity having a low barrier height by a predetermined program voltage, and the stored charges may be electrically conductive with the second gate insulating layer 1110 as the blocking insulating layer. It is located at a stable energy level between these low charge accumulation layers 1122.
  • control of the stored charge may be implemented by changing not only the magnitude of the program voltage but also the width of the program voltage pulse.
  • the amount of charge stored in each layer can also be adjusted by changing the thickness of each layer, it can provide a structure that can more easily design the size of the multi-value information to be implemented.
  • the total application time of the programming voltage pulse applied to the gate electrode 1116 may be adjusted to store multiple values of information in the charge injection type memory thin film transistor of the present invention.
  • the width of the programming voltage pulse is set to be shorter than the time to reach the saturation amount of the charge that can be stored in the charge accumulation layer 1120, and the amount of charge stored is changed by changing the number of pulse signals to be applied. Can be.
  • multiple values of information can be stored by controlling the amount of charge stored.
  • the first method can also be realized by changing the width of the programming voltage pulse itself.
  • the amount of stored charge is controlled by changing the width of the programming voltage pulse to control the injection time of the charge. Can be adjusted. As a result, multiple values of information can be stored by controlling the amount of charge stored.
  • another method of storing multi-valued information in the charge injection memory thin film transistor of the present invention is to adjust the magnitude of the programming voltage pulse applied to the gate electrode 1116. Specifically, by using a voltage pulse having a sufficient time width necessary to inject charge into the charge accumulation layer 1120, and changing the voltage magnitude of the voltage pulse, it is possible to adjust the amount of stored charge. As a result, multiple values of information can be stored by controlling the amount of charge stored.
  • the height of the barrier formed between the blocking insulating layer and the charge accumulation layer is determined according to the band structure of the two materials, and this cannot be changed dynamically.
  • the charge accumulation layer is formed in a multilayer structure as in the present invention, the relative barrier height due to charge injection is lowered, and as a result, charge injected from the gate electrode is easily injected through the blocking insulating layer layer into the charge accumulation layer. .
  • This stored charge can reach the central charge storage layer over the barrier step by step by applying an additional program voltage.
  • the charge stored in the central charge storage layer can provide a structure that is easy to be released to the lower conductive charge storage layer from the same principle as the charge injection process.
  • the present invention can improve charge injection and emission efficiency during the driving of the charge injection type memory device by providing a charge accumulation layer having a multilayer structure having a two-step barrier structure having a relatively low height in a vertically symmetrical manner.
  • the charge storage layer is composed of an oxide semiconductor, it is possible to provide an advantage that a charge storage layer having a multilayer structure having different conductivity can be very easily provided in accordance with the composition change of the oxide semiconductor.
  • FIG. 2 illustrates a cross-sectional view of a nonvolatile memory cell according to a second embodiment of the present invention, and FIG. 2 illustrates structures of a memory transistor and a driving transistor.
  • a nonvolatile memory cell in accordance with the present invention is an oxide semiconductor-based charge-injecting memory transistor 1110 having a transparent and flexible characteristic, and a drive in charge of programming and switching operations of the memory transistor 1110.
  • Transistor 1120 is an oxide semiconductor transistor using an oxide semiconductor thin film layer as a channel layer.
  • a memory cell in which the driving transistor 1120 and the memory transistor 1110 are integrated as a unit circuit may be provided, and the driving transistor 1120 and the memory transistor constituting the memory cell may be provided.
  • 1110 is formed on the same substrate.
  • FIG. 2 Since the memory transistor illustrated in FIG. 2 is the same as the memory structure described with reference to FIG. 1, a detailed description of the memory transistor will be omitted in describing the second embodiment with reference to FIG. 2.
  • the driving transistor 120 includes an oxide semiconductor thin film layer 1104, an auxiliary insulating layer 1106, first and second gate insulating layers 1108 and 1110 and a gate formed on the substrate 1100. Electrode 1116. In addition, the plurality of source and drain electrodes 1102, the plurality of contact plugs 1112 and the plurality of contact plugs 1112 respectively connected to the plurality of source and drain electrodes 1102 on the substrate 1100 may be disposed. The apparatus further includes a plurality of source and drain electrode pads 1114 connected to the plurality of source and drain electrodes, respectively.
  • the driving transistor 120 having such a structure serves as a driving element for driving the memory transistor 110. That is, the memory transistor 110 and the driving transistor 120 have the same structure, but the charge storage layer 1120 is provided only in the memory transistor 110.
  • the substrate 1100 forming the nonvolatile memory cell according to the present invention is composed of a transparent substrate or visible flexible substrate in visible light.
  • Source and drain electrodes 1102 of the driving transistor and the memory transistor are formed on the substrate 1100, respectively.
  • the source and drain electrodes 1102 may be formed of a conductive oxide electrode or a conductive organic electrode having transparent characteristics in visible light.
  • An oxide semiconductor thin film layer 1104 is formed between the source and drain electrodes.
  • the oxide semiconductor thin film layer 1104 serves as a driving transistor and a channel layer of the memory transistor constituting the nonvolatile memory cell of the present invention.
  • a portion of the oxide semiconductor thin film layer 1104 is in direct contact with the substrate 1100, and a portion is in contact with the source and drain electrodes 1102 at both ends.
  • the oxide semiconductor thin film layer 1104 is composed of an oxide semiconductor that is transparent to visible light and is formed at a temperature of 200 ° C. or less.
  • auxiliary insulating layer 1106 is formed on the oxide semiconductor thin film layer 1104.
  • the auxiliary insulating layer 1106 serves to protect physical properties of the oxide semiconductor thin film layer in the pattern formation process of the oxide semiconductor thin film layer, and among the important features constituting the driving transistor and the memory transistor of the nonvolatile memory cell proposed by the present invention.
  • the auxiliary insulating film layer 1106 can be composed of an oxide insulating film layer having excellent insulating properties, and has a film thickness of 10 nm or less.
  • the first gate insulating layer 1108 is formed on the pattern of the auxiliary insulating layer 1106.
  • the first gate insulating layer 1108 serves as a tunneling insulating layer of the charge injection type memory transistor constituting the memory cell of the present invention.
  • the first gate insulating layer 1108 serves as a lower layer of the gate insulating layer of the driving transistor constituting the memory cell of the present invention.
  • the first gate insulating layer 1108 may be formed of an oxide insulating layer or an organic insulating layer that is transparent to visible light.
  • a charge accumulation layer 1120 is formed on the first gate insulating layer 1108, which is a characteristic of the charge injection type memory transistor constituting the memory cell of the present invention.
  • a second gate insulating layer 1110 is formed on the first gate insulating layer 1108 to surround the charge accumulation layer 1120.
  • the second gate insulating layer 1110 serves as a blocking oxide layer of the charge injection type memory transistor constituting the memory cell of the present invention.
  • the second gate insulating layer 1110 serves as an upper layer of the gate insulating layer of the driving transistor constituting the memory cell of the present invention.
  • the second gate insulating layer 1110 may be formed of the same material as the first gate insulating layer 1108.
  • Contact plugs 1112 are formed on the source and drain electrodes 1102 to penetrate the first gate insulating layer 1108 and the second gate insulating layer 1110.
  • the contact plug 1112 electrically connects the source and drain electrode pads 1114 and the source and drain electrodes 1102 formed on the second gate insulating layer 1110.
  • the source and drain electrode pads 1114 are formed on the second gate insulating layer 1110 in the form of pads while filling the via holes to form the contact plugs 1112.
  • the gate electrode layer 1116 is formed on the second gate insulating layer 1110 in the same manner as the length region of the gate, which is determined by the gap between the source and drain electrodes, and the charge accumulation layer.
  • the source and drain electrode pads and the gate electrode may be formed of a conductive oxide electrode layer or a conductive organic electrode layer having a transparent characteristic in visible light.
  • a wiring for connecting the driving transistor and the memory transistor according to a predetermined circuit configuration may be formed together to form the nonvolatile memory cell of the present invention.
  • 3 through 11 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory cell in accordance with a second embodiment of the present invention.
  • a substrate 1300 for integrating a memory transistor and a driving transistor is provided.
  • the substrate 1300 may be a glass or plastic substrate as described above.
  • a plastic substrate it is preferably provided after performing an appropriate pretreatment process to improve the smoothness of the substrate 1300 itself.
  • a conductive film for source and drain electrodes is formed on the substrate 1300, and then patterned to form a plurality of source and drain electrodes 1302.
  • the conductive films for the source and drain electrodes may be formed by a sputtering method, and the patterning process may be performed by a wet etching or a dry etching process.
  • the auxiliary insulating layer 1306 is formed on the oxide semiconductor thin film layer 1304. .
  • the thickness of the oxide semiconductor thin film layer 1304 acts as an important device variable for determining the operating conditions of the memory transistor and the driving transistor, it is preferable to determine the deposition thickness of the oxide semiconductor thin film layer 1304 in consideration of the following.
  • the thickness of the oxide semiconductor thin film layer 1304 is determined within a range capable of securing operating characteristics of the memory transistor and the driving transistor. Second, it is desirable to determine the thickness of the oxide semiconductor thin film layer 1304 so that the memory operation of the memory transistor can be performed at a lower voltage.
  • the oxide semiconductor thin film layer 1304 is an oxide semiconductor thin film that is transparent to visible light, and is preferably formed at a temperature of 200 ° C. or less.
  • the thickness of the auxiliary insulating layer 1306 serves as an important device variable for determining the operating characteristics of the memory transistor, it is preferable to determine the deposition thickness of the auxiliary insulating layer 1306 in consideration of the following matters.
  • the operating voltage of the memory transistor must be determined in such a range that it does not increase too much. That is, when the thickness of the auxiliary insulating layer 1306 is too thick, part of the driving voltage of the memory transistor is consumed in the series capacitor generated by the buffer film constituting a part of the gate stack of the transistor, thereby raising the operating voltage as a whole. Because it can be. Therefore, in consideration of the first matter, the thickness of the auxiliary insulating layer 1306 is preferably determined in the range of 10 nm or less.
  • the thickness of the auxiliary insulation layer 1306 is preferably 4 nm or more.
  • the thickness of the auxiliary insulating film layer 1306 is preferably determined in the range of 4 to 10nm.
  • the oxide semiconductor thin film layer 1304 and the auxiliary insulating film layer 1306 may be formed by a thin film forming method commonly used in a semiconductor device manufacturing process.
  • a thin film forming method commonly used in a semiconductor device manufacturing process.
  • ALD atomic layer deposition method
  • CVD Chemical Vapor Deposition
  • Reactive Sputtering or the like.
  • the specific process conditions it is preferable to determine the process temperature, whether the plasma is used, the thin film formation raw material and the like so as not to deteriorate the characteristics of the oxide semiconductor thin film layer 1304 formed below.
  • the process of forming the oxide semiconductor thin film layer 1304 and the auxiliary insulating film layer 1306 is more preferably performed continuously in the same equipment.
  • the auxiliary insulating layer 1306 and the oxide semiconductor thin film layer 1304 are etched to form the auxiliary insulating layer 1306A and the oxide semiconductor thin film 1304A on the channel regions of the memory transistor and the driving transistor.
  • the etching process may be performed by a photolithography process.
  • the wet etching process may be performed using a predetermined wet etching solution, or the dry etching process may be performed using plasma.
  • the auxiliary insulating layer 1306A effectively suppresses deterioration of the oxide semiconductor thin film 1304A.
  • the first gate insulating film layer 1308 is formed on the entire structure of the resultant product in which the oxide semiconductor thin film 1304A and the auxiliary insulating film 1306A are formed.
  • the first gate insulating layer 1308 may be formed of an oxide insulating layer or an organic insulating layer that is transparent to visible light, and may be formed by a thin film forming process method used in a conventional semiconductor device manufacturing process.
  • the lower electrode layer 1323, the intermediate charge accumulation layer 1322, and the upper electrode layer 1321 are sequentially formed in order to form a charge accumulation layer only on the first gate insulating layer 1308 of the memory transistor. And a charge accumulation layer 1320 having a multilayer structure through a patterning process.
  • a second gate insulating layer 1310 is formed on the first gate insulating layer 1308 on which the charge accumulation layer 1320 is formed to surround the charge accumulation layer 1320.
  • the second gate insulating layer 1310 may be formed of an oxide insulating layer or an organic insulating layer that is transparent to visible light, and may be formed by a thin film forming process method used in a conventional semiconductor device manufacturing process.
  • the first and second gate insulating layers 1308 and 1310 are etched to form a plurality of via holes H1 exposing the plurality of source and drain electrodes 1302, respectively.
  • the process of forming the via hole H1 is preferably performed by an etching process using photolithography and a wet etching process using a predetermined wet etching solution.
  • a plurality of contact plugs 1312 connected to the plurality of source and drain electrodes 1302 are formed by filling a conductive film in the plurality of via holes H1.
  • the plurality of contact plugs 1312 are formed to penetrate through the first and second gate insulating layers 1308 and 1310.
  • a plurality of source and drain electrode pads 1314 are formed on the plurality of contact plugs 1312.
  • the plurality of source and drain electrode pads 1314 are electrically connected to the plurality of source and drain electrodes 1302 through contact plugs 1312, respectively.
  • the source and drain electrode pads 1314 may be formed by a sputtering method.
  • a gate electrode 1316 is formed on the second gate insulating layer 1310 formed in the gate electrode region of the memory transistor.
  • a gate electrode 1316 is formed on the second gate insulating layer 1310 formed in the gate electrode region of the driving transistor.
  • the present invention described above has been described with respect to the top gate structure, but may also be applied to a bottom gate structure in which the gate electrode is positioned on the substrate 1100 and the oxide semiconductor channel is positioned above.
  • FIG. 12 is a cross-sectional view of a resistance change memory device according to the present invention.
  • the resistance change memory device includes a transparent and flexible lower electrode layer 2102 formed on a transparent substrate 2100, a resistance change material layer 2104 formed on the lower electrode layer 2102, and composed of an oxide semiconductor; And an upper electrode layer 2106 formed on the resistance change material layer 2104.
  • the transparent substrate 2100 forming the resistance change memory device of the present invention is a flexible substrate that is transparent and bendable in visible light, and is composed of a polymer or plastic substrate.
  • the lower electrode layer 2102 is formed on the transparent substrate.
  • the lower electrode layer 2102 may be generally composed of a transparent conductive oxide thin film layer, for example, may be composed of indium tin oxide (ITO), but may be formed of a conductive oxide thin film material having sufficiently low resistance and sufficient transparency characteristics. Can be configured.
  • the lower electrode layer 2102 may be composed of a transparent conductive organic thin film layer. Examples of the organic thin layer may include PEDOT-PSS, carbon nanotubes, graphene, and the like.
  • the lower electrode layer may be formed through a sputtering method at room temperature.
  • PEDOT-PSS, carbon nanotube, graphene, etc. of the conductive organic thin film may be formed through a coating process and a low temperature heat treatment process.
  • graphene in the conductive organic thin film may be formed through a room temperature transfer process.
  • the present invention proposes a new lower electrode layer in order to simultaneously realize the structure of the lower electrode layer 2102 and the flexibility and electrical conductivity of the device. This will be described later with reference to FIGS. 14 and 15.
  • An oxide semiconductor thin film layer 2104 is formed on the lower electrode layer 2102 as a data storage region.
  • the oxide semiconductor thin film layer 2104 may be formed through the following materials and manufacturing methods to realize transparency of the device.
  • the oxide semiconductor thin film layer 2104 may be an oxide having a wide band gap and having a transparent property, and various oxide materials having electrical properties of the semiconductor.
  • various oxide materials having electrical properties of the semiconductor.
  • This may include an oxide formed by containing at least two or more elements of zinc, indium, gallium, tin, and aluminum, and in some cases, a material doped with various elements in the oxide material.
  • the oxide semiconductor thin film layer 2104 may be formed through a sputtering method at room temperature.
  • a stacked structure of the oxide semiconductor thin film layer may be formed.
  • the first method of forming the laminated structure is a method of forming an oxide semiconductor thin film layer whose composition continuously changes in the thickness direction.
  • the second method of forming the laminated structure is a method of forming the oxide semiconductor thin film layer of two layers having different conductivity.
  • a third method of forming the stacked structure is to form a metal thin film layer and an oxide semiconductor thin film layer that can be diffused into the oxide semiconductor thin film layer in a vertical structure.
  • the memory on / off margin can be increased according to the difference in the initial resistance value of the upper region and the lower region according to the change of the composition.
  • the range of the composition to be changed in the thickness direction can be easily adjusted by the method of forming the oxide semiconductor thin film layer, by appropriately selecting the composition of the oxide semiconductor thin film layer composition, it is possible to design a range of initial resistance value for the changed composition range. have.
  • the memory on / off margin can be increased by the difference in the initial resistance values of the upper region and the lower region according to the composition change.
  • the oxide semiconductor thin film multilayer structure of two layers having different conductivity it is possible to more easily form a multilayer structure having known initial resistance values.
  • the multilayer structure of the oxide semiconductor thin film layer can be realized through the composition change of the oxide semiconductor composition of the same composition, or can also be realized by the method of forming the oxide semiconductor composition of a different composition into a laminated structure.
  • An upper electrode layer 2106 is formed on the oxide semiconductor thin film layer 2104.
  • the upper electrode layer 2106 may be formed of the same material and manufacturing method as the lower electrode layer in order to realize transparency and flexibility of the device.
  • the material forming the upper electrode layer 2106 may be formed of a material different from that of the lower electrode layer 2102 for performance control of the resistance change memory device according to the present invention. A detailed structure of the upper electrode layer 2106 will be described later with reference to FIGS. 14 and 15.
  • the upper electrode layer 2106 is preferably manufactured by a method in which the oxide semiconductor thin film layer 2104 disposed below does not inhibit the performance required to exhibit a resistance change phenomenon. Therefore, when the upper electrode layer 2106 is a conductive oxide thin film layer, it is preferable to form the upper electrode layer through a method capable of minimizing plasma damage. In addition, when the upper electrode layer 2106 is a conductive organic thin film layer, it is preferable that the low temperature heat treatment process performed after the coating process is performed in a temperature range in which the surface characteristics of the oxide semiconductor thin film layer do not change significantly.
  • the process of forming the electrode pattern of the upper electrode layer is preferably configured in such a way that the oxide semiconductor thin film layer 2104 does not inhibit the performance required to exhibit a resistance change phenomenon.
  • FIG. 13 illustrates an exemplary embodiment of a resistance change memory array using a general cross point structure.
  • the plurality of transparent bit electrode lines BL are disposed parallel to each other in the vertical direction and spaced at regular intervals, and the plurality of transparent word electrode lines are parallel to each other in the horizontal direction and spaced at regular intervals ( WL is disposed, and a transparent resistance change material layer 2104 is positioned at a point where the transparent bit electrode line BL and the transparent word electrode line WL intersect to form one memory device 210.
  • the transparent bit electrode line BL becomes the upper transparent electrode layer 2106
  • the transparent word electrode line WL becomes the lower transparent electrode layer 2102, thereby applying a voltage to the resistance change material layer 2102, thereby providing a transparent resistance change material.
  • a potential difference is generated in the layer so that the resistive change material is driven as a resistive change memory.
  • the present invention proposes the following lower electrode layer 2102 to simultaneously realize the flexibility and electrical conductivity of the device.
  • a lower electrode layer 2102 is formed in a stacked structure of a conductive oxide thin film layer and a conductive organic thin film layer.
  • the conductive oxide thin film layer 2301 is first formed on the transparent substrate 2100, and the conductive organic thin film layer 2302 is formed on the conductive oxide thin film layer 2301.
  • the conductive oxide may be zinc oxide (ZnO), tin oxide (Tin Oxide, SnO 2 ), indium zinc oxide (IZO), indium tin zinc oxide (ITZO) or indium oxide.
  • IZO indium zinc oxide
  • ITZO indium tin zinc oxide
  • the conductive organic materials include PEDOT-PSS, poly (3,4-ethylenedioxythiophene) -poly (styrene sulfonate), carbon nanotubes, and graphene.
  • the lower electrode layer 2102 in a laminated structure of the conductive oxide thin film layer and the conductive organic thin film layer, it is possible to improve the flexibility of the lower electrode layer.
  • the lower electrode layer may have a multilayer structure of a conductive oxide thin film layer, a metal thin film layer, and a conductive oxide thin film layer.
  • the first conductive oxide thin film layer 2311 is formed on the transparent substrate
  • the metal thin film layer 2312 is formed on the first conductive oxide thin film layer 2311.
  • the second conductive oxide thin film layer 2313 is formed on the metal thin film layer 2312.
  • the thickness of the metal thin film layer 2312 may be adjusted thinly in a range that does not significantly inhibit the visible light transmittance of the entire lower electrode layer.
  • a silver (Ag) thin film layer or the like can be used as the metal thin film layer.
  • the lower electrode layer 2102 has a laminated structure of the first conductive oxide thin film layer 2311, the metal thin film layer 2312, and the second conductive oxide thin film layer 2313, thereby achieving high electrical conductivity and transparency. Flexibility can be achieved at the same time.
  • the upper electrode layer 2106 may also be configured in the same manner as the lower electrode layer 2102.
  • the upper electrode layer 2106 will be described below.
  • the upper electrode layer 2106 may be formed as a stacked structure of a conductive oxide thin film layer and a conductive organic thin film layer.
  • the conductive oxide thin film layer 2301 is first formed on the oxide semiconductor thin film layer 2104, and the conductive organic thin film layer 2302 is formed on the conductive oxide thin film layer 2301.
  • the upper electrode layer 2106 may be formed in a stacked structure of the conductive oxide thin film layer and the conductive organic thin film layer, thereby improving flexibility of the upper electrode layer 2106.
  • the upper electrode layer 2106 may have a multilayer structure of a conductive oxide thin film layer, a metal thin film layer, and a conductive oxide thin film layer.
  • the first conductive oxide thin film layer 2311 is formed on the oxide semiconductor thin film layer 2104 to form the upper electrode layer 2106
  • the metal thin film layer 2312 is formed on the first conductive oxide thin film layer 2311.
  • the second conductive oxide thin film layer 2313 is formed on the metal thin film layer 2312.
  • the metal thin film layer 2312 is thinly formed in a range that does not significantly inhibit the visible light transmittance of the entire lower electrode layer, and it is preferable to use a silver (Ag) thin film layer. This is because the silver thin film layer has high transparency and good flexibility compared to other materials.
  • the upper electrode layer 2106 in a laminated structure of the first conductive oxide thin film layer 2311, the metal thin film layer 2312, and the second conductive oxide thin film layer 2313, high electrical conductivity and transparency can be realized. Flexibility can be achieved at the same time.
  • 16 is a cross-sectional view of a nonvolatile memory cell in accordance with the present invention.
  • a nonvolatile memory cell according to the present invention includes a memory transistor 310 having a driving transistor 320 and a charge storage layer 3200, and the driving transistor and the memory transistor 310 are the same. It does not exist on a plane but has a stacked structure in a vertical form. Accordingly, the nonvolatile memory cell according to the present invention has a bottom gate structure in the case of a driving transistor, and a top gate structure in the case of a memory transistor.
  • the nonvolatile memory cell may include a first gate electrode 3102 formed on the transparent flexible substrate 3100, and a first gate electrode 3102 formed on the substrate 3100 to surround the first gate electrode 3102.
  • An oxide semiconductor channel formed on the gate insulating film layer 33104, the first gate insulating film layer 3104, and composed of the source and drain electrodes 33106 and the oxide semiconductor thin film layer 3108, and formed on the oxide semiconductor thin film layer 3108.
  • Single layer or multilayer structure formed on the auxiliary insulating layer 3110, the second gate insulating layer 3112 formed on the auxiliary insulating layer 3110, the source and drain electrodes 3106, and the second gate insulating layer 3112. Formed on the third gate insulating layer 3114 and the third gate insulating layer 3114 formed on the second gate insulating layer 3112 in a manner to surround the charge accumulation layer 3200 and the charge accumulation layer 3200
  • Two gate electrodes 3120 are examples of the third gate insulating layer 3114 and the third gate insulating layer 3114 formed on the second
  • the present invention provides a plurality of contact plugs 3116 and a plurality of contact plugs 3116 connected to the source and drain electrodes 3106 and source and drain electrode pads 3118 respectively connected to the source and drain electrodes 3106 through the plurality of contact plugs 3116. It includes more.
  • the substrate 3100 may be a transparent substrate or a flexible substrate that can be bent in visible light, and may be a glass substrate or a plastic substrate.
  • the first gate electrode 3102 for the driving transistor is formed on the substrate 3100.
  • the first gate electrode 3102 may be formed of a conductive oxide electrode layer or a conductive organic electrode layer having a transparent characteristic in visible light.
  • the first gate insulating layer 3104 is formed on the substrate 3100 to surround the first gate electrode 3102.
  • the first gate insulating layer 3104 may be formed of an oxide insulating layer or an organic insulating layer that is transparent to visible light.
  • the first gate insulating layer 3104 serves as a gate insulating layer of the driving transistor constituting the memory cell of the present invention.
  • Source and drain electrodes 3106 are formed on the first gate insulating layer 3104.
  • the source and drain electrodes 3106 serve as common source and drain electrodes in the bottom gate structure driving transistor and the top gate structure memory transistor constituting the memory cell of the present invention.
  • the source and drain electrodes 3106 may be formed of a conductive oxide electrode or a conductive organic electrode having transparent properties in visible light.
  • the source and drain electrodes 3106 may include source and drain electrodes formed at predetermined intervals in two regions electrically separated on the first gate insulating layer 3104.
  • the first gate insulating layer 3104 between the source electrode and the drain electrode 3106 becomes a channel region of the transistor. Therefore, the channel width and length of the transistor are determined by the pattern width and the distance between the patterns of the source and drain electrodes 3106.
  • An oxide semiconductor thin film layer 3108 is formed between the source and drain electrodes 3106. A portion of the oxide semiconductor thin film layer 3108 is in direct contact with the first gate insulating layer 3104, and a portion is in contact with the source and drain electrodes 3106 at both ends.
  • the oxide semiconductor thin film layer 3108 serves as a driving transistor and a channel layer of the memory transistor constituting the nonvolatile memory cell of the present invention.
  • the oxide semiconductor thin film layer 3108 is composed of an oxide semiconductor that is transparent to visible light, and is preferably formed at a temperature of 200 ° C. or less.
  • the oxide semiconductor thin film layer 3108 is preferably formed of a transparent conductive oxide thin film having a broad energy band gap and having an electrically transparent property in the visible light region.
  • zinc oxide (ZnO), indium-gallium-zinc oxide (In-Ga-Zn-O), zinc-tin oxide (Zn-Sn-O), or zinc, indium, gallium, tin, aluminum It may be formed of an oxide containing at least two elements. Alternatively, the above-mentioned oxide may be formed by doping various elements.
  • auxiliary insulating layer 3110 is formed on the oxide semiconductor thin film layer 3108.
  • the auxiliary insulating layer 3110 serves to protect physical properties of the oxide semiconductor thin film layer 3108 and to improve the characteristics of the oxide semiconductor thin film layer 3108 in the pattern forming process of the oxide semiconductor thin film layer 3108. It is one of the important features that make up the charge injection type memory thin film transistor using the oxide semiconductor proposed in.
  • the auxiliary insulating film layer 3110 may be formed of an oxide insulating film having excellent insulating properties, and has a film thickness of 10 nm or less. That is, the auxiliary insulating layer 3110 is formed of a silicon-based insulating film such as a silicon oxide film (SiO 2), a silicon nitride film (SiN), a silicon oxynitride film (SiON), or an aluminum oxide film (Al 2 O 3), a hafnium oxide film (HfO 2), or a zirconium oxide film.
  • SiO 2 silicon oxide film
  • SiN silicon nitride film
  • SiON silicon oxynitride film
  • Al 2 O 3 aluminum oxide film
  • HfO 2 hafnium oxide film
  • zirconium oxide film zirconium oxide film
  • ZrO 2 magnesium oxide (MgO), titanium oxide (TiO 2), tantalum oxide (Ta 2 O 5), lanthanum oxide (La 2 O 3), and strontium-titanium oxide (SrTiO 3).
  • it may be formed of a silicate insulating film in which the metal element and silicon constituting the aforementioned oxide are mixed.
  • it can be formed of insulating material that can be used as a gate insulating material in the manufacture of a general thin film transistor.
  • the second gate insulating layer 3112 is formed on the auxiliary insulating layer 3110 and on the source and drain electrodes 3106.
  • the second gate insulating layer 3112 serves as a tunneling insulating layer of the charge injection type memory thin film transistor of the present invention.
  • the second gate insulating layer 3112 may be formed of an oxide insulating layer or an organic insulating layer that is transparent to visible light.
  • a charge accumulation layer 3200 having a single layer or a multilayer structure is formed on the second gate insulating layer 3112.
  • the charge accumulation layer 3200 may be configured in the form of a lower electrode layer (first layer), an intermediate charge accumulation layer (second layer), and an upper electrode layer (third layer).
  • the lower electrode layer and the upper electrode layer constituting the charge accumulation layer may be composed of a composition of an oxide semiconductor, and have a higher conductivity than the intermediate charge accumulation layer.
  • the intermediate charge accumulation layer constituting the charge accumulation layer may be composed of an oxide semiconductor thin film layer having a lower conductive material or insulation than the upper and lower electrode layers.
  • the charge accumulation layer 3200 is formed in a pattern having a size corresponding to the gate length determined by the interval between the source and drain electrodes 3106.
  • the third gate insulating layer 3114 is formed on the second gate insulating layer 3112 to surround the charge accumulation layer 3200.
  • the third gate insulating layer 3114 serves as a blocking oxide layer of the charge injection type memory thin film transistor of the present invention.
  • the third gate insulating layer 3114 may be formed of the same material as the second gate insulating layer 3112.
  • the contact plug 3116 is formed on the source and drain electrodes 3106 to penetrate the second gate insulating layer 3112 and the third gate insulating layer 3114.
  • the contact plug 3116 electrically connects the source and drain electrode pads 3118 and the source and drain electrodes 3106 formed on the third gate insulating layer 3114.
  • the source and drain electrode pads 3118 formed on the third gate insulating layer 3114 may be formed in a pad shape while filling the via holes with a conductive material to form the contact plug 3116.
  • the second gate electrode 3120 is formed on the third gate insulating layer 3114 so as to be aligned with the length region of the gate and the charge storage layer 3200 at the same time as the gap between the source and drain electrodes 3106.
  • the second gate electrode 3120 is used as a gate electrode of the memory transistor.
  • the source and drain electrode pads 3118 and the second gate electrode 3120 may be formed of a conductive oxide electrode layer or a conductive organic electrode layer having characteristics that are transparent to visible light.
  • the first and third layers having relatively high conductivity located in the upper and lower layers of the charge accumulation layer 3200, and the second ones having lower conductivity than the first and third layers positioned at the center thereof, respectively.
  • the amount of charge stored in the charge accumulation layer 3200 can be quantitatively adjusted by changing the magnitude or width of the program voltage.
  • the reason can be explained as follows.
  • the charge injected into the charge accumulation layer 3200 by the program voltage applied to the second gate electrode 3120 is formed at a barrier height formed between the third gate insulation layer 3114 and the charge accumulation layer 3200, which are blocking layers.
  • the amount varies with size, and the height of the barrier is closely related to the conductivity of the charge accumulation layer 3200. That is, when the conductivity is high, the height of the barrier is low, and when the conductivity is low, the height of the barrier is relatively high. Therefore, the electric charge can be stored in the highly conductive charge storage layers (first and third layers) having a low barrier height by a predetermined program voltage, and the stored electric charges are the third gate insulating film layer 3114 as the blocking insulating film layer. ) And the low charge-conducting layer (second layer).
  • control of the stored charge may be implemented by changing not only the magnitude of the program voltage but also the width of the program voltage pulse.
  • the amount of charge stored in each layer can also be adjusted by changing the thickness of each layer, it can provide a structure that can more easily design the size of the multi-value information to be implemented.
  • the total application time of the programming voltage pulse applied to the second gate electrode 3120 may be adjusted to store multiple values of information in the charge injection type memory thin film transistor of the present invention.
  • the width of the programming voltage pulse is set to be shorter than the time to reach the saturation amount of the charge that can be stored in the charge accumulation layer 3200, and the amount of charge stored is changed by changing the number of pulse signals to be applied. Can be.
  • multiple values of information can be stored by controlling the amount of charge stored.
  • the first method can also be realized by changing the width of the programming voltage pulse itself.
  • the amount of stored charge is controlled by changing the width of the programming voltage pulse to control the injection time of the charge. Can be adjusted. As a result, multiple values of information can be stored by controlling the amount of charge stored.
  • another method of storing multi-valued information in the charge injection memory thin film transistor of the present invention is to adjust the magnitude of the programming voltage pulse applied to the second gate electrode 3120. Specifically, by using a voltage pulse having a sufficient time width necessary to inject charge into the charge accumulation layer 3200, and changing the voltage magnitude of the voltage pulse, it is possible to adjust the amount of stored charge. As a result, multiple values of information can be stored by controlling the amount of charge stored.
  • the height of the barrier formed between the blocking insulating layer and the charge accumulation layer is determined according to the band structure of the two materials, and this cannot be changed dynamically.
  • the charge accumulation layer is formed in a multilayer structure as in the present invention, the relative barrier height due to charge injection is lowered, and as a result, charge injected from the gate electrode is easily injected through the blocking insulating layer layer into the charge accumulation layer. .
  • This stored charge can reach the central charge storage layer over the barrier step by step by applying an additional program voltage.
  • the charge stored in the central charge storage layer can provide a structure that is easy to be released to the lower conductive charge storage layer from the same principle as the charge injection process.
  • the present invention can improve charge injection and emission efficiency during the driving of the charge injection type memory device by providing a charge accumulation layer having a multilayer structure having a two-step barrier structure having a relatively low height in a vertically symmetrical manner.
  • the charge storage layer is composed of an oxide semiconductor, it is possible to provide an advantage that a charge storage layer having a multilayer structure having different conductivity can be very easily provided in accordance with the composition change of the oxide semiconductor.
  • 17 to 27 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory cell according to the present invention.
  • a substrate 3100 for integrating a memory transistor and a driving transistor is provided.
  • the substrate 3100 may be a glass or plastic substrate as described above.
  • a plastic substrate it is preferably provided after performing an appropriate pretreatment process to improve the smoothness of the substrate 3100 itself.
  • the conductive layer for the gate electrode is formed on the transparent substrate 3100 and then patterned to form the first gate electrode 3102 for the driving transistor.
  • the first gate electrode 3102 may be formed of a conductive oxide electrode layer or a conductive organic electrode layer having a transparent characteristic in visible light.
  • the conductive layer for the gate electrode may be formed by a sputtering method, and the patterning process may be performed by a wet etching or a dry etching process.
  • the first gate insulating layer 3104 is formed to surround the first gate electrode 3102 on the transparent substrate 3100.
  • the first gate insulating layer 3104 may be formed of an oxide insulating layer or an organic insulating layer that is transparent to visible light.
  • the first gate insulating layer 3104 serves as a gate insulating layer of the driving transistor constituting the memory cell of the present invention.
  • a conductive film for source and drain electrodes is formed on the first gate insulating layer 3104, and then patterned to form a plurality of source and drain electrodes 3106.
  • the source and drain electrodes 3106 are commonly used by the driving transistor 320 and the memory transistor 310.
  • the conductive films for the source and drain electrodes may be formed by a sputtering method, and the patterning process may be performed by a wet etching or a dry etching process.
  • the auxiliary insulating layer 3110 is formed on the oxide semiconductor thin film layer 3108.
  • the thickness of the oxide semiconductor thin film layer 3108 serves as an important device variable for determining the operating conditions of the memory transistor and the driving transistor, it is preferable to determine the deposition thickness of the oxide semiconductor thin film layer 3108 in consideration of the following.
  • the thickness of the oxide semiconductor thin film layer 3108 is determined within a range capable of securing operating characteristics of the memory transistor and the driving transistor. Second, it is desirable to determine the thickness of the oxide semiconductor thin film layer 3108 so that the memory operation of the memory transistor can be performed at a lower voltage.
  • the oxide semiconductor thin film layer 3108 is an oxide semiconductor thin film that is transparent to visible light, and is preferably formed at a temperature of 200 ° C. or less.
  • the thickness of the auxiliary insulating layer 3110 serves as an important device variable for determining the operating characteristics of the memory transistor, it is preferable to determine the deposition thickness of the auxiliary insulating layer 3110 in consideration of the following matters.
  • the operating voltage of the memory transistor must be determined in such a range that it does not increase too much. That is, when the thickness of the auxiliary insulating layer 3110 is too thick, a part of the driving voltage of the memory transistor is consumed by the series capacitor generated by the buffer film constituting a part of the gate stack of the transistor, thereby increasing the operating voltage as a whole. Because it can be. Therefore, in consideration of the first matter, the thickness of the auxiliary insulating layer 3110 is preferably determined in the range of 10 nm or less.
  • the thickness of the auxiliary insulating layer 3110 is preferably 4 nm or more.
  • the thickness of the auxiliary insulating film layer 3110 is preferably determined in the range of 4 to 10nm.
  • the oxide semiconductor thin film layer 3108 and the auxiliary insulating layer 3110 may be formed by a thin film formation method commonly used in a semiconductor device manufacturing process.
  • a thin film formation method commonly used in a semiconductor device manufacturing process.
  • ALD atomic layer deposition
  • CVD chemical vapor deposition
  • the specific process conditions it is preferable to determine the process temperature, the use of plasma, the thin film forming raw material and the like so as not to deteriorate the characteristics of the oxide semiconductor thin film layer 3108 formed below.
  • the process of forming the oxide semiconductor thin film layer 3108 and the auxiliary insulating film layer 3110 is more preferably performed continuously in the same equipment.
  • the auxiliary insulating layer 3110 and the oxide semiconductor thin film layer 3108 are etched to form the auxiliary insulating layer 3110A and the oxide semiconductor thin film 3108A on the channel regions of the transistors for the memory transistor and the driving transistor.
  • the etching process may be performed by a photolithography process.
  • the wet etching process may be performed using a predetermined wet etching solution, or the dry etching process may be performed using plasma.
  • the auxiliary insulating layer 3110A effectively suppresses deterioration of the oxide semiconductor thin film 3108A.
  • the second gate insulating layer 3112 is formed on the entire structure of the resultant product in which the oxide semiconductor thin film 3108A and the auxiliary insulating layer 3110A are formed.
  • the second gate insulating layer 3112 may be formed of an oxide insulating layer or an organic insulating layer that is transparent to visible light, and may be formed by a thin film forming process method used in a conventional semiconductor device manufacturing process.
  • a charge accumulation layer 3200 for a memory cell is formed on the second gate insulating layer 3112.
  • the charge accumulation layer 3200 may be composed of a single layer or a plurality of layers.
  • the present invention proposes to configure the charge accumulation layer 3200 in multiple layers.
  • a lower electrode layer (first layer), an intermediate charge accumulation layer (second layer), and an upper electrode layer (third layer) are sequentially formed, and a patterning process The charge accumulation layer 3200 is formed.
  • a third gate insulating layer 3114 is formed on the second gate insulating layer 3112 on which the charge accumulation layer 3200 is formed to surround the charge accumulation layer 3200.
  • the third gate insulating layer 3114 may be formed of an oxide insulating layer or an organic insulating layer that is transparent to visible light, and may be formed by a thin film forming process method used in a conventional semiconductor device manufacturing process.
  • the second and third gate insulating layers 3112 and 3114 are etched to form a plurality of via holes H1 exposing the plurality of source and drain electrodes 3106, respectively.
  • the process of forming the via hole H1 is preferably performed by an etching process using photolithography and a wet etching process using a predetermined wet etching solution.
  • a plurality of contact plugs 3116 connected to the plurality of source and drain electrodes 3106 are formed by filling a conductive film in the plurality of via holes H1.
  • the plurality of contact plugs 3116 are formed to penetrate through the second and third gate insulating layers 3112 and 3114.
  • a plurality of source and drain electrode pads 3118 are formed on the plurality of contact plugs 3116.
  • the plurality of source and drain electrode pads 3118 are electrically connected to the plurality of source and drain electrodes 3106 through contact plugs 3116, respectively.
  • the source and drain electrode pads 3118 may be formed by a sputtering method.
  • the second gate electrode 3120 for the memory transistor is formed on the third gate insulating layer 3114 formed in the gate electrode region of the memory transistor.
  • the memory transistor portion is described as being stacked on the upper portion of the driving transistor portion, but the driving transistor portion may be implemented in the form of being stacked on the upper layer of the memory transistor portion.
  • FIG. 28 is a cross-sectional view of a nonvolatile memory cell according to another embodiment of the present invention.
  • a first gate electrode 3202 for the memory transistor 310 is formed on the transparent substrate 3100.
  • the first gate insulating layer 3204 is formed on the substrate 3200 to surround the first gate electrode 3202.
  • the charge accumulation layer 3300 is provided on the first gate insulating layer 3204, and the second gate insulating layer 3206 is formed to surround the charge accumulation layer 3300 on the first gate insulating layer 3204. Is formed.
  • the source and drain electrodes 3208 and the oxide semiconductor thin film layer 3210 are formed on the second gate insulating film layer 3206, and the auxiliary insulating film layer 3212 is formed on the oxide semiconductor thin film layer 3210.
  • a third gate insulating layer 3214 is formed on the source and drain electrodes 3208 and the oxide semiconductor layer, and a second gate electrode 3220 for the driving transistor 320 is formed on the third gate insulating layer 3214. Is formed.
  • a contact plug 3216 is formed through the third gate insulating layer 3214 and electrically connected to the source and drain electrodes 3208, and is electrically connected to the source and drain electrodes 3208 through the contact plug 3216.
  • Source and drain electrode pads 3218 to be connected are formed on the third gate insulating layer layer 3214.

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Abstract

본 발명은 산화물 반도체 박막 트랜지스터와 복층의 전하 축적층을 이용하여 투명하면서도 유연한 메모리 소자를 구현할 수 있는 비휘발성 메모리 셀에 관한 것으로, 투명한 기판; 상기 투명한 기판 상에 형성되고 산화물 반도체 물질을 이용하고 채널 형성 영역을 가지는 산화물 반도체층과 게이트 전극으로 구성되는 산화물 반도체 트랜지스터; 및 상기 게이트 전극과 상기 산화물 반도체층 사이의 게이트 절연층 상에 복층 구조로 형성되고, 상기 복층 중 적어도 하나의 층은 다른 층에 비해 도전성이 낮은 물질로 구성되어 전하를 축적하는 전하 축적층을 포함한다.

Description

[규칙 제26조에 의한 보정 06.09.2013]　투명 유연 메모리
본 발명은 투명 유연 메모리에 관한 것으로, 더욱 자세하게는 산화물 반도체 박막 트랜지스터와 복층의 전하 축적층을 이용하여 투명하면서도 유연한 메모리 소자를 구현할 수 있는 메모리에 관한 것이다.
현재까지의 전자 산업은 실리콘 소재를 기반으로 한 소재 및 소자 기술의 진보를 통해 발전해 왔다. 이 분야를 구성하는 전자 부품은 수많은 실리콘 단위 소자로 이루어져 있으며, 부품의 성능을 향상시키기 위해 소자의 미세화를 통해 가급적 많은 수의 소자를 단위 면적에 집적하는 방법을 채용하고 있다.
최근 전자 산업의 기술 발전 경향은 과거와는 조금 다른 방향으로 전개되고 있음을 알 수 있는데, 상기 기술한 실리콘 전자의 경향을 추종하는 분야와 지금까지는 존재하지 않던 새로운 개념이 도입된 신규 분야가 공존하는 형태로 발전하기 시작한 점이다.
새로운 개념이 도입된 신규 분야란 구체적으로 다음과 같은 특징을 가진다. 첫 번째는 기존의 실리콘 전자가 가지던 단단하고 깨지기 쉽다는 성질을 벗어나, 유연성을 가진 기판 위에 전자 소자 및 시스템을 제작하는 경향이다. 두 번째는 기존의 실리콘 기판 위에 또는 실리콘 소재를 기반으로 제작되는 소자가 가시광 영역에서 불투명하다는 성질을 벗어나, 투명한 전자 소자 및 시스템을 제작하는 경향이다. 이러한 두 가지 경향은 최근 소비자들의 요구가 점차 세분화되고 다양화되면서, 기존의 소자 개념으로는 대응이 불가능한 상황이 발생하고 있다는 점 및 개인 휴대기기가 급속하게 증가하고 멀티미디어 콘텐츠가 탑재된 세트 어플리케이션이 속속 등장하고 있다는 점과 밀접한 관련이 있다.
즉, 지금까지 고성능을 달성하기 위해 발전해 온 실리콘 전자에 대한 요구 이외에, 저비용, 일회용, 휴대성, 디자인 지향, 웰빙 지향 등과 같은 키워드를 실현하기 위한 새로운 전자에 대한 개념이 요청되고 있는 상황이다.
상기 첫 번째 분야는 유연 기판을 사용한다는 점에서 플렉서블 전자로 언급되고 있으며, 상기 두 번째 분야는 시스템이 투명하다는 점에서 투명 전자로 언급되고 있다. 최근 이 두 가지 분야의 기술 발전이 학계 및 산업계에서 매우 빠른 속도로 이루어지고 있으며, 센서, 디스플레이, 전자회로, 전지 등 다양한 어플리케이션 실현을 목표로 연구 개발이 진행 중이다.
상기 언급한 투명 전자 분야의 경우, 투명 박막 트랜지스터 기술 및 상기 소자를 구동회로로 사용하는 투명 디스플레이 기술이 빠른 속도로 개발되어 실용화를 위한 기술 성숙도 제고와 타겟 어플리케이션의 고안 단계에 진입해 있는 상태이며, 상기 투명 트랜지스터를 이용하여 투명 전자회로를 다양한 기판 위에 구현하기 위한 기술개발이 진행되고 있는 상황이다.
이와 같이 정보의 표시와 처리를 투명한 소자를 이용하여 구현하고자 하는 기술 개발이 비교적 활발하게 진행되고 있는 반면, 정보의 저장을 위한 메모리 소자의 경우, 관련 기술의 개발이 매우 뒤쳐진 형편이다. 물론 정보 저장 소자인 메모리 소자의 경우, 시스템 외부에 장착하여 소정의 기능을 실현할 수 있기 때문에 정보 표시 및 처리 소자에 비해 투명성의 확보 필요성이 상대적으로 적은 것은 사실이나, 만약 적절한 성능을 갖는 비휘발성 투명 메모리 소자를 시스템 내부에 탑재하여 제작할 수 있다면, 소자 기능 운용 및 소비전력 측면은 물론 실장 측면에서의 저비용화를 촉진시킴으로써 매우 새로운 기능을 갖는 시스템이 출현할 수 있을 것으로 기대된다.
이와 같은 요구에 따라 최근 산화물 반도체를 이용한 비휘발성 메모리 소자가 제안되고 있다. 일본 특허공개공보 2011-124563호에는 채널 형성 영역을 구성하는 반도체 재료로 산화물 반도체를 이용한 비휘발성 메모리 소자가 제안되어 있다. 2011-124563호에 제안된 비휘발성 메모리 소자는 제어 게이트와, 상기 제어 게이트 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 상기 제어 게이트가 겹치는 위치에 형성되는 전하 축적층과, 상기 전하 축적층 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 상기 전하 축적층과 겹치는 위치에 형성되고, 산화물 반도체 재료를 이용해 형성되며, 채널 형성 영역을 가지는 산화물 반도체층을 포함한다.
하지만, 이와 같은 2011-124563에 제안된 비휘발성 메모리 소자는 전하 축적층이 단층으로 구성되어 있어, 전하를 효과적으로 주입하는데 긴 시간이 필요할 뿐만 아니라 주입된 전하를 소거하고자 하는 경우 매우 큰 소거 전압을 인가하지 않으면 주입된 전하가 방출되지 않는 문제점이 있다.
또한 일본 특허공개공보 2011-124563호는 전하 축적층을 갖는 메모리 트랜지스터와 상기 메모리 트랜지스터를 구동하기 위한 구동 트랜지스터가 동일 평면상에 형성된다. 이와 같이 2011-124563호에 제안된 비휘발성 메모리 소자는 메모리 트랜지스터와 구동 트랜지스터가 동일 평면상에 존재하기 때문에 집적도 측면에서 많은 면적을 차지하는 문제점이 있다. 또한 2011-124563에 제안된 비휘발성 메모리 소자는 전하 축적층이 단층으로 구성되어 있어, 전하를 효과적으로 주입하는데 긴 시간이 필요할 뿐만 아니라 주입된 전하를 소거하고자 하는 경우 매우 큰 소거 전압을 인가하지 않으면 주입된 전하가 방출되지 않는 문제점이 있다.
한편, 휘발성 메모리 소자인 DRAM과 비휘발성 메모리 소자인 플래시 메모리의 단점들을 극복하고 장점들을 극대화시킬 수 있는 차세대 메모리 소자에 관한 연구가 활발히 진행되고 있다. 예를 들어, 물질의 상변화시에 저항 변화를 이용하는 PRAM (Phase change Random Access Memory), 강자성체의 거대 자기 저항 변화를 이용하는 MRAM (Magnetic Random Access Memory), 강유전체의 분극현상을 이용하는 FRAM (Ferroelectric Random Access Memory), 물질의 저항 변화 특성을 이용하는 ReRAM (Resistive Random Access Memory 또는 ReRAM) 등이 폭 넓게 연구되고 있다.
여기서 저항 변화 메모리(ReRAM)는, 일반적으로 금속 산화물을 이용하여 금속/금속 산화물/금속(MIM)의 구조를 갖고 있으며, 적당한 전기적 신호를 금속 산화물에 인가하면 금속 산화물의 저항이 큰 상태에서 저항이 작은 상태, 또는 그 반대의 상태로 바뀌게 되어 메모리 소자로서의 특성이 나타나게 된다.
그런데, 일반적으로 저항 변화 메모리(ReRAM)은 메모리 기판으로 단결정 실리콘 기판 및 SOI 기판 등이 이용되며, 이와 같은 기판을 이용하는 메모리의 경우에 투명하지 않기 때문에 투명 디스플레이 등에 적용될 수 있는 투명 전자 소자를 제작할 수 없었다.
이와 같은 문제점을 해결하기 위해 대한민국 특허공보 10-1016266호에는 투명한 기판 위에 순차적으로 적층된 하부 투명 전극층, 투명한 저항 변화 물질층으로 형성된 데이터 스토리지 영역 및 상부 투명 전극층으로 구성된 투명한 저항 변화 메모리 소자가 제안되어 있다.
특허 10-1016266호에 제안된 저항 변화 메모리는 투명한 저항 변화 물질층으로 가시광선 투과성을 가지며 투과율이 80% 이상이 되도록 전이 금속 산화물, 망간 산화물 또는 강유전체 물질 등을 적층하여 구성한다.
또한 하부 투명 전극층 및 상부 투명 전극층은 투명전극으로 많이 사용되는 산화인듐주석(ITO) 또는 가시광선 투과율이 80% 이상이며 전기 전도도가 우수한 물질로서 투명 전도성 산화물(transparent conducting oxide, TCO), 투명 전도성 폴리머 또는 투명 전도성 탄소나노튜브(carbon nano tube, CNT) 등으로 구성된다. 여기서 투명 전도성 산화물로는 산화아연(Zinc Oxide, ZnO), 산화주석(Tin Oxide, SnO2), 산화인듐아연(Indium Zinc Oxide, IZO), 산화인듐주석아연(Indium Tin Zinc Oxide, ITZO) 또는 산화인듐주석(Indium Tin Oxide, ITO)과 같은 물질을 이용할 수 있으며, 전도성 폴리머로 poly(3,4-ethylenedioxythiophene)-poly(styrene sulfonate)인 PEDOT-PSS, 폴리 아닐린(PANi)등이 사용될 수 있다.
그런데, 이와 같은 대한민국 특허 10-1016266호는 투명한 하부 전극층과 투명한 저항 변화 물질층과 투명한 상부 전극층으로 구성되어 투명한 저항 변화 메모리를 구성할 수 있지만, 유연한 플라스틱 기판에 저항 변화 메모리를 형성하는 경우 유연한 동작에 의해 하부 전극층 또는 상부 전극층이 손상되는 문제점이 발생될 수 있다. 다시 말해, 종래 기술은 투명성은 보장할 수 있지만 유연성 측면에서 전극이 손상되는 문제점이 발생될 수 있다.
따라서 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 산화물 반도체 박막 트랜지스터와 복층의 전하 축적층을 이용하여 투명하면서도 유연한 메모리 소자를 구현할 수 있는 비휘발성 메모리 셀을 제공하는데 일 목적이 있다.
또한 본 발명은 구동 트랜지스터와 전하 축적층을 갖는 메모리 트랜지스터가 적층 구조로 형성되고, 산화물 반도체 채널층을 구동 트랜지스터와 메모리 트랜지스터가 공통으로 이용하여 집적도를 향상시키면서 투명하고 유연한 메모리 소자를 구현할 수 있는 비휘발성 메모리 셀 및 그 제조 방법을 제공하는데 다른 목적이 있다.
또한 본 발명은 산화물 반도체를 이용하는 투명 저항성 변화 메모리에서 전극을 개선하여 유연한 제품에 적용되는 경우에도 가시광에 대한 투명도를 유지하면서 전극이 손상되지 않는 투명 유연 저항 변화 메모리 소자를 제공하는데 또 다른 목적이 있다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예는, 투명한 기판; 상기 투명한 기판 상에 형성되고 산화물 반도체 물질을 이용하고 채널 형성 영역을 가지는 산화물 반도체층과 게이트 전극으로 구성되는 산화물 반도체 트랜지스터; 및 상기 게이트 전극과 상기 산화물 반도체층 사이의 게이트 절연층 상에 복층 구조로 형성되고, 상기 복층 중 적어도 하나의 층은 다른 층에 비해 도전성이 낮은 물질로 구성되어 전하를 축적하는 전하 축적층을 포함한다.
또한 상기 목적을 달성하기 위한 본 발명의 다른 실시예는, 투명한 기판 상에 형성된 제1 산화물 반도체층과, 상기 제1 산화물 반도체층 상에 형성된 제1 보조 절연막층과, 상기 제1 보조 절연막층 상에 형성된 제1 게이트 절연막층과, 상기 제1 게이트 절연막층 상에 형성된 복층 구조의 전하 축적층과,상기 전하 축적층 및 상기 제1 게이트 절연막층 상에 형성된 제2 게이트 절연막층과, 상기 제2 게이트 절연막층 상에 형성된 제1 게이트 전극을 포함하는 메모리 트랜지스터; 및 상기 기판 상에 형성된 제2 산화물 반도체층과, 상기 제2 산화물 반도체층 상에 형성된 제2 보조 절연막층과, 상기 제2 게이트 절연막층 상에 형성된 제2 게이트 전극을 포함하는 구동 트랜지스터를 포함한다.
바람직하게는 상기 전하 축적층은, 게이트 절연층 상에 형성되고 도전성 물질로 형성되는 제1 층; 상기 제1 층 상에 형성되고 상기 제1 층보다 도전성이 낮은 물질로 형성되는 제2 층; 및 상기 제2 층 상에 형성되고 상기 제1 층과 동일한 도전성 물질로 형성되는 제3 층을 포함한다.
바람직하게는 상기 제1 층 및 제3 층은 전극층으로 이용되고 산화물 반도체의 조성물로 구성되고, 상기 제2 층은 전하 축적층으로 이용되고 상기 제1 및 제3 층보다 낮은 전도성 또는 절연성을 갖는 산화물 반도체 박막층으로 구성된다.
상기 전하 축적층에는 다치 정보를 저장할 수 있는데, 상기 게이트 전극에 인가되는 프로그래밍 전압 펄스의 총 인가 시간을 조절하거나, 상기 게이트 전극에 인가되는 프로그래밍 전압 펄스의 폭을 변경하거나, 상기 게이트 전극에 인가되는 프로그래밍 전압 펄스의 크기를 조절하는 방법으로 상기 전하 축적층에 다치 정보를 저장할 수 있다.
또한 본 발명에 따른 비휘발성 메모리 셀은, 투명한 기판; 상기 투명한 기판 상에 형성된 제1 게이트 전극; 상기 제1 게이트 전극 상부의 제1 게이트 절연막층 상에 형성된 소스 및 드레인 전극; 상기 소스 및 드레인 전극 사이에 형성되고 채널이 형성된 산화물 반도체 박막; 상기 산화물 반도체 박막 상에 형성된 보조 절연막; 상기 소스 및 드레인 전극과 상기 산화물 반도체 박막 상부의 제2 게이트 절연막층 상에 형성된 제2 게이트 전극; 및 적어도 상기 제1 게이트 전극과 상기 산화물 반도체 박막 사이 또는 상기 제2 게이트 전극과 상기 산화물 반도체 박막 사이의 상기 게이트 절연막층 내에 위치하여 전하를 축적하는 전하 축적층을 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 메모리 트랜지스터와 구동 트랜지스터를 갖는 비휘발성 메모리 셀의 제조 방법은, 투명한 기판 상에 구동 트랜지스터를 위한 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극을 감싸는 형태로 상기 기판 상에 제1 게이트 절연막층을 형성하는 단계; 상기 제1 게이트 절연막층 상에 채널 형성 영역을 사이에 두고 소스 및 드레인 전극을 형성하는 단계; 상기 소스 및 드레인 전극 사이에 산화물 반도체 박막으로 구성되는 채널층을 형성하는 단계; 상기 소스 및 드레인 전극과 상기 산화물 반도체 박막 상에 제2 게이트 절연막층을 형성하는 단계; 상기 제2 게이트 절연막층 상에 주입된 전하를 축적하거나 소거 가능한 전하 축적층을 형성하는 단계; 상기 전하 축적층을 감싸는 형태로 상기 제2 게이트 절연막층 상에 제3 게이트 절연막층을 형성하는 단계; 및 상기 제3 게이트 절연막층 상에 메모리 트랜지스터를 위한 제2 게이트 전극을 형성하는 단계를 포함한다.
또한 상기 목적을 달성하기 위한 본 발명에 따른 메모리 트랜지스터와 구동 트랜지스터를 갖는 비휘발성 메모리 셀의 제조 방법은, 투명한 기판 상에 메모리 트랜지스터를 위한 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극을 감싸는 형태로 상기 기판 상에 제1 게이트 절연막층을 형성하는 단계; 상기 제1 게이트 절연막층 상에 주입된 전하를 축적하거나 소거 가능한 전하 축적층을 형성하는 단계; 상기 전하 축적층을 감싸는 형태로 상기 제1 게이트 절연막층 상에 제2 게이트 절연막층을 형성하는 단계; 상기 제2 게이트 절연막층 상에 채널 형성 영역을 사이에 두고 소스 및 드레인 전극을 형성하는 단계; 상기 소스 및 드레인 전극 사이에 산화물 반도체 박막으로 구성되는 채널층을 형성하는 단계; 상기 소스 및 드레인 전극과 상기 산화물 반도체 박막 상에 제3 게이트 절연막층을 형성하는 단계; 상기 제3 게이트 절연막층 상에 구동 트랜지스터를 위한 제2 게이트 전극을 형성하는 단계를 포함한다.
바람직하게는 상기 전하 축적층은, 상기 게이트 절연막층 상에 형성되고 도전성 물질로 형성되는 제1 층; 상기 제1 층 상에 형성되고 상기 제1 층보다 도전성이 낮은 물질로 형성되는 제2 층; 및 상기 제2 층 상에 형성되고 상기 제1 층과 동일한 도전성 물질로 형성되는 제3 층을 포함한다.
바람직하게는 상기 제1 층 및 제3 층은 전극층으로 이용되고 산화물 반도체의 조성물로 구성되고, 상기 제2 층은 전하 축적층으로 이용되고 상기 제1 및 제3 층보다 낮은 전도성 또는 절연성을 갖는 산화물 반도체 박막층으로 구성된다.
바람직하게는 상기 제1 및 제2 게이트 전극은 가시광에 투명한 도전성 산화물 전극층 또는 도전성 유기물 전극층으로 구성된다.
또한 본 발명에 따른 또 다른 실시예는, 투명하면서도 유연한 저항 변화 메모리 소자에 있어서, 투명한 하부 전극층; 상기 하부 전극층 상에 형성되고, 산화물 반도체 박막층으로 구성되어 데이터 스토리지로 기능하는 저항 변화 물질층; 상기 저항 변화 물질층 상에 형성된 상부 전극층을 포함하고, 상기 하부 전극층 및 상기 상부 전극층은, 투명성 및 유연성을 동시에 만족하기 위해 전도성 산화물 박막층과 전도성 유기물 박막층의 적층 구조로 형성된다.
또한 본 발명에 따른 또 다른 실시예는, 투명하면서도 유연한 저항 변화 메모리 소자에 있어서, 투명한 하부 전극층; 상기 하부 전극층 상에 형성되고, 산화물 반도체 박막층으로 구성되어 데이터 스토리지로 기능하는 저항 변화 물질층; 상기 저항 변화 물질층 상에 형성된 상부 전극층을 포함하고, 상기 하부 전극층 및 상기 상부 전극층은, 투명성 및 유연성을 동시에 만족하기 위해 제1 전도성 산화물 박막층과, 금속 박막층과, 제2 전도성 산화물 박막층의 복층 구조로 형성된다.
바람직하게는 상기 저항 변화 물질층은, 아연 산화물(ZnO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O), 아연-주석 산화물(Zn-Sn-O), 아연-인듐 산화물(Zn-In-O) 중 어느 하나의 물질을 이용해 각 층별로 산소 조성비가 상이하도록 적층하여 형성되거나, 아연 산화물(ZnO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O), 아연-주석 산화물(Zn-Sn-O), 아연-인듐 산화물(Zn-In-O) 중 적어도 두개의 서로 다른 물질을 적층하여 형성된다.
바람직하게는 상기 전도성 산화물 박막층은, 산화아연(Zinc Oxide, ZnO), 산화주석(Tin Oxide, SnO2), 산화인듐아연(Indium Zinc Oxide, IZO), 산화인듐주석아연(Indium Tin Zinc Oxide, ITZO), 산화인듐주석(Indium Tin Oxide, ITO) 중 어느 하나를 이용해 형성된다.
바람직하게는 상기 전도성 유기물 박막층은, PEDOT-PSS, 탄소나노튜브, 그래핀 중 어느 하나를 이용해 형성된다. 바람직하게는 상기 금속 박막층은, 은(Ag)을 이용해 형성된다.
상기와 같은 본 발명은 산화물 반도체 박막층을 이용해 트랜지스터를 구성함으로써 저온 공정이 가능하고 저렴하게 제작이 가능하며, 복층의 전하 축적층 구조를 채용함으로써 메모리 박막 트랜지스터의 동작 전압을 낮출 수 있고, 동작 신뢰성을 향상시킬 수 있으며, 복층의 전하 축적층을 이용해 다치 정보를 저장할 수 있어 메모리의 집적도를 향상시킬 수 있는 효과가 있다.
또한 본 발명은 구동 트랜지스터와 메모리 트랜지스터를 적층 구조로 형성하고 산화물 반도체 채널층을 구동 트랜지스터와 메모리 트랜지스터가 공통으로 사용하도록 함으로써 집적도를 향상시킬 수 있을 뿐만 아니라 산화물 반도체 박막층을 이용해 트랜지스터를 구성함으로써 저온 공정이 가능하고 저렴하게 제작이 가능하다.
또한 본 발명은 메모리 트랜지스터에 복층의 전하 축적층 구조를 채용함으로써 메모리 박막 트랜지스터의 동작 전압을 낮출 수 있고, 동작 신뢰성을 향상시킬 수 있으며, 복층의 전하 축적층을 이용해 다치 정보를 저장할 수 있어 메모리의 집적도를 향상시킬 수 있는 효과가 있다.
또한 본 발명은 저항 변화 메모리 소자를 산화물 반도체 박막층을 이용해 구성함으로써 저온 공정이 가능하고 저렴하게 제작이 가능한 투명하면서도 유연 메모리 소자를 실현할 수 있다. 또한 본 발명은 저항 변화를 이용하는 박막층 소재로서 산화물 반도체 조성물을 적용함으로써, 저항 변화 메모리 소자와 산화물 반도체를 트랜지스터의 채널층으로 사용하는 구동 소자와의 집적을 용이하게 하는 효과를 제공할 수 있다. 또한 본 발명은 하부 전극층과 상부 전극층을 전도성 산화물 박막층과 전도성 유기물 박막층의 적층 구조로 형성하거나, 전도성 산화물 박막층과 금속 박막층과 전도성 산화물 박막층의 적층 구조로 형성하여, 전극층의 유연성을 개선하여 유연한 제품에서도 전극층이 손상되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 셀의 단면도이고,
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 셀의 단면도이며,
도 3 내지 도 11는 본 발명의 다른 실시예에 따른 비휘발성 메모리 셀의 제조 방법을 설명하기 위한 공정 단면도이고,
도 12은 본 발명에 따른 저항 변화 메모리 소자의 단면도이며,
도 13는 일반적인 크로스 포인트 구조를 이용하는 저항 변화 메모리 어레이의 실시 예시도이고,
도 14 및 도 15는 본 발명에 따른 투명하면서도 유연성을 개선한 전극 구조를 나타낸 단면도이며,
도 16은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 셀의 단면도이고,
도 17 내지 도 27은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 셀의 제조 방법을 설명하기 위한 공정 단면도이며,
도 28은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 셀의 단면도이다.

상술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되어 있는 상세한 설명을 통하여 보다 명확해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 셀의 단면도를 나타낸다.
도 1에 도시된 바와 같이, 본 발명에 따른 비휘발성 메모리 셀은 투명 유연 기판(1100) 상에 형성된 산화물 반도체 박막층(1104)과, 보조 절연막층(1106)과, 복층 구조의 전하 축적층(1120), 게이트 전극(1116)을 포함한다. 또한 기판(1100) 상에 소정 간격으로 형성된 복수의 소스 및 드레인 전극(1102)과, 복수의 소스 및 드레인 전극(1102)에 각각 연결된 복수의 콘택 플러그(1112) 및 복수의 콘택 플러그(1112)를 통해 복수의 소스 및 드레인 전극(1102)에 각각 연결된 복수의 소스 및 드레인 전극 패드(1114)를 더 포함한다.
기판(1100)은 가시광에서 투명한 기판 또는 구부림이 가능한 유연한 기판으로, 유리 기판 또는 플라스틱 기판일 수 있다.
기판(1100) 상에 형성되는 메모리 박막 트랜지스터의 소스 및 드레인 전극(1102)은 가시광에서 투명한 특성을 갖는 도전성 산화물 전극 또는 도전성 유기물 전극 등으로 구성될 수 있다. 여기서 소스 및 드레인 전극(1102)은 기판(1100) 상에 전기적으로 분리된 두 개의 영역에 소정 간격으로 형성된 소스 전극 및 드레인 전극으로 구성된다. 소스 전극과 드레인 전극(1102) 사이의 기판(1100)이 메모리 트랜지스터의 채널 영역이 된다. 따라서, 소스 및 드레인 전극(1102)의 패턴 폭 및 패턴 간 거리에 의해 메모리 트랜지스터의 채널 폭 및 길이가 결정된다.
소스 및 드레인 전극(1102) 사이에는 산화물 반도체 박막층(1104)이 형성된다. 산화물 반도체 박막층(1104)의 일부는 기판(1100)과 직접 접촉하고, 또한 일부는 양단에서 소스 및 드레인 전극(1102)과 접촉된다. 산화물 반도체 박막층(1104)은 가시광에서 투명한 산화물 반도체로 구성되며, 200oC 이하의 온도에서 형성되는 것이 바람직하다. 다시 말해, 산화물 반도체 박막층(1104)은 에너지 밴드 갭이 넓어 가시광 영역에서 투명한 성질을 갖는 산화물이면서 전기적으로 반도체의 성질을 갖는 투명한 전도성 산화물 박막으로 형성되는 것이 바람직하다. 예를 들어, 아연 산화물(1ZnO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O), 아연-주석 산화물(Zn-Sn-O)로 형성되거나, 아연, 인듐, 갈륨, 주석, 알루미늄 중 적어도 두 개 이상의 원소를 포함하는 산화물로 형성될 수 있다. 또는 앞서 언급한 산화물에 다양한 원소를 도핑하여 형성될 수 있다.
산화물 반도체 박막층(1104) 상부에는 보조 절연막층(1106)이 형성된다. 보조 절연막층(1106)은 산화물 반도체 박막층(1104)의 패턴 형성 공정에서 산화물 반도체 박막층(1104)의 물리적인 특성을 보호하는 역할 및 산화물 반도체 박막층(1104)의 특성을 개선하는 역할을 하며, 본 발명에서 제안하는 산화물 반도체를 이용한 전하 주입형 메모리 박막 트랜지스터를 구성하는 중요한 특징 중의 하나이다. 보조 절연막층(1106)은 절연 특성이 우수한 산화물 절연막으로 구성할 수 있으며, 막 두께는 10nm 이내로 한다. 즉, 보조 절연막층(1106)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘산질화막(SiON) 등의 실리콘 계열 절연막으로 형성되거나, 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 마그네슘 산화막(MgO), 티타늄 산화막(TiO2), 탄탈륨 산화막(Ta2O5), 란타늄 산화막(La2O3), 스트론튬-티타늄 산화막(SrTiO3)으로 형성될 수 있다. 또는 앞서 언급된 산화물을 구성하는 금속 원소와 실리콘이 혼합된 실리케이트 절연막으로 형성될 수 있다. 물론, 일반적인 박막 트랜지스터의 제작에 있어서 게이트 절연막 재료로 사용 가능한 절연막 소재들로 형성될 수 있다.
보조 절연막층(1106) 상부 및 소스 및 드레인 전극(1102) 상부에는 제1 게이트 절연막층(1108)이 형성된다. 제1 게이트 절연막층(1108)은 본 발명의 전하 주입형 메모리 박막 트랜지스터의 터널 절연막층(tunneling oxide)의 역할을 한다. 제1 게이트 절연막층(1108)은 가시광에서 투명한 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있다.
제1 게이트 절연막층(1108) 상부에는 본 발명의 특징인 복층 구조의 전하 축적층(1120)이 형성된다. 복층 구조의 전하 축적층(1120)은 하부 전극층(1123), 중간 전하 축적층(1122), 상부 전극층(1121)의 형태로 구성될 수 있다. 전하 축적층을 구성하는 하부 전극층(1123) 및 상부 전극층(1121)은 산화물 반도체의 조성물로 구성될 수 있으며, 중간 전하 축적층(1122)에 비해 높은 전도성을 갖는다. 전하 축적층을 구성하는 중간 전하 축적층(1122)은 상부 및 하부 전극층(1121, 1123)보다 낮은 전도성 물질 또는 절연성을 갖는 산화물 반도체 박막층으로 구성될 수 있다. 전하 축적층(1120)은 소스 및 드레인 전극(1102)의 간격으로 결정되는 게이트 길이에 해당하는 크기의 패턴으로 형성된다.
제1 게이트 절연막층(1108) 상부에는 전하 축적층(1120)을 감싸는 형태로 제2 게이트 절연막층(1110)이 형성된다. 제2 게이트 절연막층(1110)은 본 발명의 전하 주입형 메모리 박막 트랜지스터의 차단 절연막층(blocking oxide)의 역할을 한다. 제2 게이트 절연막층(1110)은 제1 게이트 절연막층(1108)과 동일한 소재로 구성될 수 있다.
소스 및 드레인 전극(1102) 상부에는 제1 게이트 절연막층(1108) 및 제2 게이트 절연막층(1110)을 관통하는 형태로 콘택 플러그(1112)가 형성된다. 콘택 플러그(1112)는 제2 게이트 절연막층(1110) 상부에 형성되는 소스 및 드레인 전극 패드(1114)와 소스 및 드레인 전극(1102)을 전기적으로 연결하는 역할을 한다.
제2 게이트 절연막층(1110) 상부에 형성되는 소스 및 드레인 전극 패드(1114)는 콘택 플러그(1112)를 형성하기 위해 비아 홀을 도전 물질로 매립하면서 패드 형태로 형성된다.
제2 게이트 절연막층(1110) 상부에는 소스 및 드레인 전극(1102)의 간격으로 결정되는 게이트의 길이 영역과 전하 축적층(1120)과 동시에 정렬되는 형태로 게이트 전극(1116)이 형성된다.
소스 및 드레인 전극 패드(1114)와 게이트 전극(1116)은 가시광에서 투명한 특징을 갖는 도전성 산화물 전극층 또는 도전성 유기물 전극층으로 구성될 수 있다.
한편, 이상에서 설명한 바와 같이 본 발명은 전하 축적층(1120)을 상하층에 위치하는 상대적으로 도전성이 높은 층과 중앙에 위치하는 상대적으로 도전성이 낮은 층의 복층 구조로 구성함으로써, 프로그램 전압의 크기 또는 폭을 변경함에 따라 전하 축적층(1120)에 저장되는 전하의 양을 정량적으로 조절할 수 있다.
그 이유는 다음과 같이 설명할 수 있다. 게이트 전극(1116)에 인가되는 프로그램 전압에 의해 전하 축적층(1120)에 주입되는 전하는 차단 절연막층인 제2 게이트 절연막층(1110)과 전하 축적층(1120) 사이에 형성되는 장벽 높이의 크기에 따라 그 양이 변화하게 되는데, 상기 장벽의 높이는 전하 축적층(1120)의 도전성과 밀접한 관련이 있다. 즉, 도전성이 높은 경우에는 장벽의 높이가 낮아지고, 도전성이 낮은 경우에는 상대적으로 장벽의 높이가 높다. 따라서, 소정의 프로그램 전압에 의해 우선적으로 장벽의 높이가 낮은 도전성이 높은 전하 축적층(1121, 1123)에 전하를 저장할 수 있으며, 이렇게 저장된 전하는 차단 절연막층인 제2 게이트 절연막층(1110)과 도전성이 낮은 전하 축적층(1122) 사이의 안정된 에너지 준위에 위치하게 된다.
전하 축적층에 저장할 전하의 양을 증가시키기 위해서는 프로그램 전압보다 높은 값의 전압을 인가함으로써, 상대적으로 높은 장벽을 갖는 도전성이 낮은 중앙의 전하 축적층(1122)에도 전하를 저장할 수 있게 된다. 이러한 방법을 이용하면 프로그램 전압 값의 변화를 통해 몇 단계의 전하 저장 상태를 구현할 수 있으며, 이를 통해 다치 정보 저장을 용이하게 구현할 수 있다.
한편, 이러한 저장 전하의 조절은 프로그램 전압의 크기뿐만 아니라, 프로그램 전압 펄스의 폭을 변경하는 방법으로도 구현할 수 있다. 또한, 각 층에 저장되는 전하의 양은 각 층의 두께를 변경하는 방법으로도 조절할 수 있으며, 구현하고자 하는 다치 정보의 크기를 보다 용이하게 설계할 수 있는 구조를 제공할 수 있다.
여기서 복층 구조의 전하 축적층(1120)에 다치 정보를 저장하는 방법에 대해 간단히 설명한다.
첫째, 본 발명의 전하주입형 메모리 박막 트랜지스터에 다치의 정보를 저장하기 위해 게이트 전극(1116)에 인가되는 프로그래밍 전압 펄스의 총 인가 시간을 조절할 수 있다. 구체적으로 설명하면, 프로그래밍 전압 펄스의 폭을 전하 축적층(1120)에 저장할 수 있는 전하의 포화량에 이르는 시간보다 매우 짧게 설정하고, 인가하는 펄스 신호의 수를 변경함으로써 저장되는 전하의 양을 조절할 수 있다. 결과적으로 저장되는 전하의 양을 조절함으로써 다치의 정보를 저장할 수 있다.
둘째, 첫째 방법은 프로그래밍 전압 펄스의 폭 그 자체를 변경하는 방법으로도 실현될 수 있다. 구체적으로 설명하면, 본 발명의 전하주입형 메모리 박막 트랜지스터의 전하 축적층(1120)에 저장되는 전하의 양을 변경하기 위해 프로그래밍 전압 펄스의 폭을 변경하여 전하의 주입 시간을 제어함으로써 저장 전하의 양을 조절할 수 있다. 결과적으로 저장되는 전하의 양을 조절함으로써 다치의 정보를 저장할 수 있다.
셋째, 본 발명의 전하주입형 메모리 박막 트랜지스터에 다치의 정보를 저장하는 또 다른 방법은 게이트 전극(1116)에 인가되는 프로그래밍 전압 펄스의 크기를 조절하는 것이다. 구체적으로 설명하면, 전하 축적층(1120)에 전하를 주입하기 위해 필요한 충분한 시간의 폭을 가진 전압 펄스를 사용하고, 상기 전압 펄스의 전압 크기를 변경하면, 저장 전하의 양을 조절할 수 있다. 결과적으로 저장되는 전하의 양을 제어함으로써 다치의 정보를 저장할 수 있다.
한편, 종래와 같이 단층 구조의 전하 축적층을 사용하는 경우, 차단 절연막층과 전하 축적층 사이에 형성되는 장벽의 높이는 상기 두 물질의 밴드 구조에 따라 결정되며, 이를 동적으로 변경할 수는 없다. 하지만, 본 발명과 같이 전하 축적층을 복층 구조로 형성하는 경우에는, 전하 주입에 따른 상대적인 장벽 높이를 낮추고, 결과적으로 게이트 전극에서 주입되는 전하를 차단 절연막층을 통과하여 전하 축적층으로 주입하기 쉽다. 이렇게 저장된 전하는 추가적인 프로그램 전압 인가에 의해 단계적으로 장벽을 넘어 중앙의 전하 축적층까지 도달할 수 있다. 중앙의 전하 축적층에 저장된 전하는 전하 주입 과정과 동일한 원리로부터 하부의 도전성이 높은 전하 축적층으로 방출하기 쉬운 구조를 제공할 수 있다.
다시 말해, 본 발명은 상대적으로 높이가 낮은 두 단계 장벽 구조를 상하 대칭적으로 가지는 복층 구조의 전하 축적층을 제공함으로써, 전하 주입형 메모리 소자의 구동 과정에서 전하의 주입 및 방출 효율을 개선할 수 있다. 특히 전하 축적층을 산화물 반도체로 구성하는 경우, 도전성이 각각 다른 복층 구조의 전하 축적층을 산화물 반도체의 조성 변화에 따라 매우 용이하게 제공할 수 있다는 장점을 제공할 수 있다.
도 2는 본 발명의 제2 실시예에 따른 비휘발성 메모리 셀의 단면도를 나타낸 것으로, 도 2는 메모리 트랜지스터와 구동 트랜지스터의 구조를 나타낸 것이다.
도 2를 참조하면, 본 발명에 따른 비휘발성 메모리 셀은 투명하고 유연한 특성을 갖는 산화물 반도체 기반의 전하 주입형 메모리 트랜지스터(1110)와, 메모리 트랜지스터(1110)의 프로그래밍 동작 및 스위칭 동작을 담당하는 구동 트랜지스터(1120)를 포함한다. 구동 트랜지스터(1120)는 산화물 반도체 박막층을 채널층으로 이용하는 산화물 반도체 트랜지스터이다.
비휘발성 메모리 소자 어레이를 구성하는 경우, 그 단위 회로로서 구동 트랜지스터(1120)와 메모리 트랜지스터(1110)가 일체된 메모리 셀을 제공할 수 있으며, 상기 메모리 셀을 구성하는 구동 트랜지스터(1120) 및 메모리 트랜지스터(1110)는 동일 기판 상에 형성된다.
도 2에 도시된 메모리 트랜지스터는 도 1을 참조하여 설명한 메모리 구조와 동일하기 때문에 도 2를 참조하여 제2 실시예를 설명함에 있어 메모리 트랜지스터에 대해서는 구체적인 설명을 생략한다.
도 2에 도시된 바와 같이, 구동 트랜지스터(120)는 기판(1100) 상에 형성된 산화물 반도체 박막층(1104), 보조 절연막층(1106), 제1 및 제2 게이트 절연막층(1108, 1110) 및 게이트 전극(1116)을 포함한다. 또한, 기판(1100) 상에 소정 간격으로 형성된 복수의 소스 및 드레인 전극(1102), 복수의 소스 및 드레인 전극(1102)에 각각 연결된 복수의 콘택 플러그(1112) 및 복수의 콘택 플러그(1112)를 통해 복수의 소스 및 드레인 전극에 각각 연결된 복수의 소스 및 드레인 전극 패드(1114)를 더 포함한다. 이와 같은 구조를 갖는 구동 트랜지스터(120)는 메모리 트랜지스터(110)를 구동하기 위한 구동 소자로서의 역할을 수행한다. 즉, 메모리 트랜지스터(110)와 구동 트랜지스터(120)는 동일한 구조를 갖되 메모리 트랜지스터(110)에만 전하 축적층(1120)이 마련된다.
도 2를 참조하면, 본 발명에 따른 비휘발성 메모리 셀을 형성하는 기판(1100)은 가시광에서 투명한 기판 또는 구부림이 가능한 유연한 기판으로 구성된다.
기판(1100) 상에는 구동 트랜지스터 및 메모리 트랜지스터의 소스 및 드레인 전극(1102)이 각각 형성된다. 소스 및 드레인 전극(1102)은 가시광에서 투명한 특성을 갖는 도전성 산화물 전극 또는 도전성 유기물 전극으로 구성될 수 있다.
소스 및 드레인 전극 사이에는 산화물 반도체 박막층(1104)이 형성된다. 산화물 반도체 박막층(1104)은 본 발명의 비휘발성 메모리 셀을 구성하는 구동 트랜지스터 및 메모리 트랜지스터의 채널층의 역할을 한다. 산화물 반도체 박막층(1104)의 일부는 기판(1100)과 직접 접촉하고, 또한 일부는 양단에서 소스 및 드레인 전극(1102)과 접촉한다. 산화물 반도체 박막층(1104)은 가시광에서 투명한 산화물 반도체로 구성되며, 200oC 이하의 온도에서 형성된다.
산화물 반도체 박막층(1104) 상부에는 보조 절연막층(1106)이 형성된다. 보조 절연막층(1106)은 산화물 반도체 박막층의 패턴 형성 공정에서 산화물 반도체 박막층의 물리적인 특성을 보호하는 역할을 하며, 본 발명에서 제안하는 비휘발성 메모리 셀의 구동 트랜지스터 및 메모리 트랜지스터를 구성하는 중요한 특징 중의 하나이다. 보조 절연막층(1106)은 절연 특성이 우수한 산화물 절연막층으로 구성할 수 있으며, 막 두께는 10nm 이내로 한다.
보조 절연막층(1106)의 패턴 상부에는 제1 게이트 절연막층(1108)이 형성된다. 제1 게이트 절연막층(1108)은 본 발명의 메모리 셀을 구성하는 전하주입형 메모리 트랜지스터의 터널 절연막층(tunneling oxide)의 역할을 한다. 또한 제1 게이트 절연막층(1108)은 본 발명의 메모리 셀을 구성하는 구동 트랜지스터의 게이트 절연막층의 하부층으로 작용한다. 제1 게이트 절연막층(1108)은 가시광에서 투명한 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있다.
제1 게이트 절연막층(1108) 상부에는 본 발명의 메모리 셀을 구성하는 전하주입형 메모리 트랜지스터의 특징인 전하 축적층(1120)이 형성된다. 또한 제1 게이트 절연막층(1108) 상부에는 전하 축적층(1120)을 감싸는 형태로 제2 게이트 절연막층(1110)이 형성된다. 제2 게이트 절연막층(1110)은 본 발명의 메모리 셀을 구성하는 전하 주입형 메모리 트랜지스터의 차단 절연막층(blocking oxide)의 역할을 한다. 또한 제2 게이트 절연막층(1110)은 본 발명의 메모리 셀을 구성하는 구동 트랜지스터의 게이트 절연막층의 상부층으로 작용한다. 제2 게이트 절연막층(1110)은 제1 게이트 절연막층(1108)과 동일한 소재로 구성될 수 있다.
소스 및 드레인 전극(1102) 상부에는 제1 게이트 절연막층(1108) 및 제2 게이트 절연막층(1110)을 관통하는 형태로 콘택 플러그(1112)가 각각 형성된다. 콘택 플러그(1112)는 제2 게이트 절연막층(1110) 상부에 형성되는 소스 및 드레인 전극 패드(1114)와 소스 및 드레인 전극(1102)을 전기적으로 연결하는 역할을 한다.
제2 게이트 절연막층(1110) 상부에는 소스 및 드레인 전극 패드(1114)가 콘택 플러그(1112)를 형성하기 위해 비아 홀을 매립하면서 패드 형태로 형성된다.
제2 게이트 절연막층(1110) 상부에는 소스 및 드레인 전극의 간격으로 결정되는 게이트의 길이 영역과 상기 전하 축적층과 동시에 정렬되는 형태로 게이트 전극층(1116)이 형성된다.
소스 및 드레인 전극 패드, 게이트 전극은 가시광에서 투명한 특징을 갖는 도전성 산화물 전극층 또는 도전성 유기물 전극층으로 구성될 수 있다.
한편, 소스 및 드레인 전극 패드, 게이트 전극의 형성 과정에서 본 발명의 비휘발성 메모리 셀이 구성되도록 구동 트랜지스터와 메모리 트랜지스터를 소정의 회로 구성에 따라 연결되도록 하는 배선을 함께 형성할 수 있다.
도 3 내지 도 11는 본 발명의 제2 실시예에 따른 비휘발성 메모리 셀의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3에 도시된 바와 같이, 메모리 트랜지스터 및 구동 트랜지스터를 집적시키기 위한 기판(1300)을 제공한다. 여기서, 기판(1300)은 앞서 설명한 바와 같이 유리 또는 플라스틱 기판일 수 있다. 플라스틱 기판일 경우, 기판(1300) 자체의 평활도 개선을 위해 적절한 전처리 과정을 수행한 후에 제공되는 것이 바람직하다.
도 4에 도시된 바와 같이, 기판(1300) 상에 소스 및 드레인 전극용 도전막을 형성한 후, 이를 패터닝하여 복수의 소스 및 드레인 전극(1302)을 형성한다. 여기서, 소스 및 드레인 전극용 도전막은 스퍼터링 방식에 의해 형성될 수 있으며, 패터닝 공정은 습식 식각 또는 건식 식각 공정에 의해 수행될 수 있다.
도 5에 도시된 바와 같이, 소스 및 드레인 전극(1302)이 형성된 결과물의 전면을 따라 산화물 반도체 박막층(1304)을 형성한 후, 산화물 반도체 박막층(1304) 상에 보조 절연막층(1306)을 형성한다. 여기서, 산화물 반도체 박막층(1304)의 두께는 메모리 트랜지스터 및 구동 트랜지스터의 동작 조건을 결정하는 중요한 소자 변수로 작용하므로, 다음을 고려하여 산화물 반도체 박막층(1304)의 증착 두께를 결정하는 것이 바람직하다.
첫째, 메모리 트랜지스터 및 구동 트랜지스터의 동작 특성을 확보할 수 있는 범위 내에서 산화물 반도체 박막층(1304)의 두께를 결정한다. 둘째, 메모리 트랜지스터의 메모리 동작이 보다 낮은 전압에서 수행될 수 있도록 산화물 반도체 박막층(1304)의 두께를 결정하는 것이 바람직하다. 또한 산화물 반도체 박막층(1304)은 가시광에서 투명한 산화물 반도체 박막으로 200oC 이하의 온도에서 형성되는 것이 바람직하다.
또한, 보조 절연막층(1306)의 두께는 메모리 트랜지스터의 동작 특성을 결정 짓는 중요한 소자 변수로 작용하므로, 다음의 사항을 고려하여 보조 절연막층(1306)의 증착 두께를 결정하는 것이 바람직하다.
첫째, 메모리 트랜지스터의 동작 전압이 너무 증가시키지 않는 범위에서 결정되어야 한다. 즉, 보조 절연막층(1306)의 두께가 너무 두꺼운 경우, 메모리 트랜지스터의 구동 전압의 일부가 트랜지스터의 게이트 스택의 일부를 구성하는 버퍼막에 의해 생기는 직렬 커패시터에서 소모되어 전체적으로 동작 전압을 상승시키는 원인이 될 수 있기 때문이다. 따라서, 첫 번째 사항을 고려할 때 보조 절연막층(1306)의 두께는 10nm 이하의 범위에서 결정되는 것이 바람직하다.
둘째, 산화물 반도체 박막층(1304)의 식각 공정 중 공정 열화를 충분히 억제할 수 있는 범위에서 결정되어야 한다. 이를 고려할 때 보조 절연막층(1306)의 두께는 4nm 이상인 것이 바람직하다. 결과적으로 첫 번째 및 두 번째 사항을 동시에 고려할 때, 보조 절연막층(1306)의 두께는 4 내지 10nm의 범위에서 결정되는 것이 바람직하다.
한편, 산화물 반도체 박막층(1304) 및 보조 절연막층(1306)은 반도체 장치 제조 공정에서 통상적으로 사용되는 박막 형성 방식에 의해 형성될 수 있는데, 예를 들어, 원자층 증착법(Atomic Layer Deposition;ALD), 화학 기상 증착법(Chemical Vapor Deposition;CVD), 반응성 스퍼터링법(Reactive Sputtering) 등에 의해 형성될 수 있다. 이때, 구체적인 공정 조건은 하부에 형성된 산화물 반도체 박막층(1304)의 특성을 열화시키지 않도록 공정 온도, 플라즈마 사용 여부, 박막 형성 원료 등을 결정하는 것이 바람직하다. 특히, 산화물 반도체 박막층(1304)과 보조 절연막층(1306)의 형성 공정은 동일한 장비 내에서 연속적으로 수행되는 것이 더욱 바람직하다.
도 6에 도시된 바와 같이, 보조 절연막층(1306) 및 산화물 반도체 박막층(1304)을 식각하여, 메모리 트랜지스터 및 구동 트랜지스터의 채널 영역 상에 보조 절연막(1306A) 및 산화물 반도체 박막(1304A)을 형성한다. 여기서, 식각 공정은 포토 리소그래피 공정에 의해 수행될 수 있다. 예를 들어, 소정의 습식 식각 용액을 사용하여 습식 식각 공정을 수행하거나, 플라즈마를 이용하여 건식 식각 공정을 수행할 수 있다. 이와 같은 식각 공정 수행시, 보조 절연막(1306A)은 산화물 반도체 박막(1304A)이 열화되는 것을 효과적으로 억제하는 역할을 한다.
도 7에 도시된 바와 같이, 산화물 반도체 박막(1304A) 및 보조 절연막(1306A)이 형성된 결과물의 전체 구조상에 제1 게이트 절연막층(1308)을 형성한다. 제1 게이트 절연막층(1308)은 가시광에서 투명한 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있으며, 통상의 반도체 장치 제조 공정에서 사용되는 박막 형성 공정 방법에 의해 형성될 수 있다.
도 8에 도시된 바와 같이, 메모리 트랜지스터의 제1 게이트 절연막층(1308) 상부에만 전하 축적층을 형성하기 위해 순차적으로 하부전극층(1323), 중간 전하 축적층(1322), 상부 전극층(1321)을 형성하고, 패터닝 공정을 통해 복층 구조의 전하 축적층(1320)을 형성한다.
도 9에 도시된 바와 같이, 전하 축적층(1320)이 형성된 제1 게이트 절연막층(1308) 상부에 전하 축적층(1320)을 감싸도록 제2 게이트 절연막층(1310)을 형성한다. 제2 게이트 절연막층(1310)은 가시광에서 투명한 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있으며, 통상의 반도체 장치 제조 공정에서 사용되는 박막 형성 공정 방법에 의해 형성될 수 있다.
도 10에 도시된 바와 같이, 제1 및 제2 게이트 절연막층(1308, 1310)을 식각하여 복수의 소스 및 드레인 전극(1302)을 각각 노출시키는 복수의 비아 홀(H1)을 형성한다. 여기서, 비아 홀(H1)의 형성 공정은 포토 리소그래피를 이용한 식각 공정 및 소정의 습식 식각 용액을 이용한 습식 식각 공정에 의해 수행되는 것이 바람직하다.
도 11에 도시된 바와 같이, 복수의 비아 홀(H1) 내에 도전막을 매립하여 복수의 소스 및 드레인 전극(1302)과 각각 연결되는 복수의 콘택 플러그(1312)를 형성한다. 여기서, 복수의 콘택 플러그(1312)는 제1 및 제2 게이트 절연막(1308, 1310)을 관통하도록 형성된다. 이어서, 복수의 콘택 플러그(1312) 상에 복수의 소스 및 드레인 전극 패드(1314)를 형성한다. 여기서, 복수의 소스 및 드레인 전극 패드(1314)는 콘택 플러그(1312)를 통해 복수의 소스 및 드레인 전극(1302)과 전기적으로 각각 연결된다. 여기서, 소스 및 드레인 전극 패드(1314)는 스퍼터링 방법에 의해 형성될 수 있다. 이어서, 메모리 트랜지스터의 게이트 전극 영역에 형성된 제2 게이트 절연막층(1310) 상에 게이트 전극(1316)을 형성한다. 또한, 구동 트랜지스터의 게이트 전극 영역에 형성된 제2 게이트 절연막(1310) 상에 게이트 전극(1316)을 형성한다.
한편, 이상에서 설명한 본 발명은 탑 게이트 구조에 대해 설명하고 있지만, 게이트 전극이 기판(1100)상에 위치하고 산화물 반도체 채널이 상부에 위치하는 버텀 게이트 구조에도 적용될 수 있다.
도 12은 본 발명에 따른 저항 변화 메모리 소자의 단면도를 나타낸다.
본 발명에 따른 저항 변화 메모리 소자는 투명한 기판(2100) 상에 형성된 투명하면서도 유연한 하부 전극층(2102)과, 하부 전극층(2102) 상에 형성되고, 산화물 반도체로 구성되는 저항 변화 물질층(2104)과, 저항 변화 물질층(2104) 상에 형성되는 상부 전극층(2106)을 포함한다.
본 발명의 저항 변화 메모리 소자를 형성하는 투명한 기판(2100)은 가시광에서 투명하고 구부림이 가능한 유연한 기판으로, 폴리머 또는 플라스틱 기판으로 구성된다.
상기 투명한 기판 상부에는 하부 전극층(2102)이 형성된다. 하부 전극층(2102)은 일반적으로 투명한 전도성 산화물 박막층으로 구성될 수 있는데, 예를 들어 인듐-주석 산화물(ITO)로 구성할 수 있지만, 충분히 낮은 저항을 가지면서 충분한 투명도 특성을 가진 전도성 산화물 박막층 소재로 구성할 수 있다. 또한 하부 전극층(2102)은 투명한 전도성 유기물 박막층으로 구성될 수 있다. 유기물 박층의 예로 PEDOT-PSS, 탄소나노튜브, 그래핀 등이 있을 수 있다.
일반적으로 하부 전극층(2102)으로 전도성 산화물 박막층을 이용하는 경우에는 실온에서 스퍼터링 방법을 통해 하부 전극층을 형성할 수 있다. 또한 하부 전극층(2102)으로 전도성 유기물 박막층을 이용하는 경우 전도성 유기물 박막 중 PEDOT-PSS, 탄소나노튜브, 그래핀 등은 도포 공정과 저온 열처리 공정을 통해 형성할 수 있다. 또한 전도성 유기물 박막 중 그래핀 등은 실온 전사 공정을 통해 형성할 수도 있다.
본 발명에서는 이와 같은 하부 전극층(2102)의 구조와 더불어 소자의 유연성 및 전기 전도성을 동시에 실현하기 위해 새로운 구조의 하부 전극층을 제안한다. 이에 대해서는 도 14 및 도 15를 참조하여 후술한다.
하부 전극층(2102) 상부에는 데이터 스토리지 영역으로 산화물 반도체 박막층(2104)이 형성된다. 산화물 반도체 박막층(2104)은 소자의 투명성을 실현하기 위해 다음과 같은 소재 및 제조 방법을 통해 형성할 수 있다.
산화물 반도체 박막층(2104)은 밴드갭이 넓어 투명한 성질을 가지는 산화물이면서 전기적으로 반도체의 성질을 갖는 다양한 산화물 재료를 사용할 수 있다. 예를 들어, 아연 산화물(ZnO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O), 아연-주석 산화물(Zn-Sn-O), 아연-인듐 산화물(Zn-In-O) 등이 있으며, 아연, 인듐, 갈륨, 주석, 알루미늄 중 적어도 두 개 이상의 원소가 포함되어 형성되는 산화물과, 경우에 따라서는 상기 산화물 재료에 다양한 원소가 도핑된 재료를 포함할 수 있다. 산화물 반도체 박막층(2104)은 실온에서 스퍼터링 방법을 통해 형성할 수 있다.
산화물 반도체 박막층(2104)의 저항 변화 현상을 보다 용이하게 구현하기 위해 산화물 반도체 박막층의 적층구조를 형성할 수 있다. 적층구조를 형성하는 첫 번째 방법은, 두께 방향으로 그 조성이 연속적으로 변화하는 산화물 반도체 박막층을 형성하는 방법이다. 적층 구조를 형성하는 두 번째 방법은, 전도도가 서로 다른 두 층의 산화물 반도체 박막층을 형성하는 방법이다. 적층구조를 형성하는 세 번째 방법은, 산화물 반도체 박막층 내부로 확산이 가능한 금속 박막층과 산화물 반도체 박막층을 상하 구조로 형성하는 방법이다. 산화물 반도체 박막층의 적층 구조를 추가적으로 적용함으로써, 본 발명에 따른 저항 변화 메모리 소자의 동작 성능을 개선할 수 있다.
두께 방향으로 그 조성이 연속적으로 변화하는 산화물 반도체 박막층을 본 발명의 저항 변화 메모리 소자에 이용하면, 조성의 변화에 따른 상부 영역과 하부 영역의 초기 저항값의 차이에 따라 메모리 온오프 마진을 높일 수 있을 뿐만 아니라, 고저항 상태에서 저저항 상태로의 전이 및 저저항 상태에서 고저항 상태로의 전이에 필요한 프로그램 전압의 값을 절감할 수 있다.
한편, 두께 방향으로 변화시키는 조성의 범위는 산화물 반도체 박막층의 형성 방법에 의해 용이하게 조절할 수 있으며, 산화물 반도체 박막층 조성물의 조성을 적절하게 선택하여, 변경된 조성 범위에 대한 초기 저항값의 범위를 설계할 수 있다.
전도도가 서로 다른 두 층의 산화물 반도체 박막층 복층 구조를 본 발명의 저항 변화 메모리 소자에 이용하는 경우에도, 조성의 변화에 따른 상부 영역과 하부 영역의 초기 저항값의 차이에 따라 메모리 온오프 마진을 높일 수 있을 뿐만 아니라, 고저항 상태에서 저저항 상태로의 전이 및 저저항 상태에서 고저항 상태로의 전이에 필요한 프로그램 전압의 값을 절감할 수 있다.
한편, 전도도가 서로 다른 두 층의 산화물 반도체 박막층 복층 구조를 이용하면, 기지의 서로 다른 초기 저항값을 갖는 복층 구조를 보다 용이하게 형성할 수 있다. 산화물 반도체 박막층의 복층 구조는 동일 조성의 산화물 반도체 조성물의 조성 변화를 통해서 실현할 수 있으며, 또는 상이 조성의 산화물반도체 조성물을 적층 구조로 형성하는 방법을 통해서도 실현할 수 있다.
산화물 반도체 박막층(2104) 상부에는 상부 전극층(2106)이 형성된다. 상부 전극층(2106)은 소자의 투명성 및 유연성을 실현하기 위해, 하부 전극층과 동일한 소재 및 제조 방법으로 형성될 수 있다. 또한 상부 전극층(2106)을 구성하는 소재는 본 발명에 따른 저항 변화 메모리 소자의 성능 제어를 위해 하부 전극층(2102)과는 상이한 소재로 형성할 수 있다. 이와 같은 상부 전극층(2106)의 구체적인 구조에 대해서는 도 14 및 도 15를 참조하여 후술한다.
한편, 상부 전극층(2106)은 하부에 위치하는 산화물 반도체 박막층(2104)이 저항변화 현상을 나타내기 위해 필요한 성능을 저해하지 않는 방법으로 제조하는 것이 바람직하다. 따라서, 상부 전극층(2106)이 도전성 산화물 박막층인 경우, 플라즈마 손상을 최소화 할 수 있는 방법을 통해 상기 상부 전극층을 형성하는 것이 바람직하다. 또한 상부 전극층(2106)이 도전성 유기물 박막층인 경우, 도포 공정 후에 진행되는 저온 열처리 공정은 상기 산화물 반도체 박막층의 표면 특성이 크게 변화되지 않는 온도 범위에서 제조하는 것이 바람직하다.
또한 상기 상부 전극층의 전극 패턴을 형성하는 공정은 산화물 반도체 박막층(2104)이 저항변화 현상을 나타내기 위해 필요한 성능을 저해하지 않는 방법으로 구성되는 것이 바람직하다.
도 13는 일반적인 크로스 포인트 구조를 이용하는 저항 변화 메모리 어레이의 실시 예시도를 나타낸 것이다.
도 13에 도시된 바와 같이, 수직 방향으로 서로 평행하며 일정 간격씩 이격되어 복수개의 투명 비트 전극라인(BL)을 배치하고, 수평 방향으로 서로 평행하며 일정 간격씩 이격되어 복수개의 투명 워드 전극라인(WL)을 배치하며, 투명 비트 전극라인(BL)과 투명 워드 전극라인(WL)이 교차되는 지점에 투명 저항 변화 물질층(2104)이 위치하여 하나의 메모리 소자(210)가 형성된다.
이때 투명 비트 전극라인(BL)이 상부 투명 전극층(2106)이 되고, 투명 워드 전극라인(WL)이 하부 투명 전극층(2102)이 되어 저항변화 물질층(2102)에 전압을 인가하여 투명 저항 변화 물질층에 전위차를 발생시켜 저항 변화 물질이 저항 변화 메모리로서 구동되게 된다.
도 14 및 도 15는 본 발명에 따른 투명하면서도 유연성을 개선한 전극 구조를 나타낸 단면도이다.
본 발명은 소자의 유연성 및 전기 전도성을 동시에 실현하기 위해 다음과 같은 하부 전극층(2102)을 제안한다.
먼저 도 14에 도시된 바와 같이 전도성 산화물 박막층과 전도성 유기물 박막층의 적층 구조로 하부 전극층(2102)을 형성한다. 도 14를 참조하면, 투명 기판(2100) 상에 먼저 전도성 산화물 박막층(2301)을 형성하고, 전도성 산화물 박막층(2301) 상에 전도성 유기물 박막층(2302)을 형성한다. 여기서 전도성 산화물로는 산화아연(Zinc Oxide, ZnO), 산화주석(Tin Oxide, SnO2), 산화인듐아연(Indium Zinc Oxide, IZO), 산화인듐주석아연(Indium Tin Zinc Oxide, ITZO) 또는 산화인듐주석(Indium Tin Oxide, ITO)과 같은 물질이 있다. 그리고 전도성 유기물로는 poly(3,4-ethylenedioxythiophene)-poly(styrene sulfonate)인 PEDOT-PSS, 탄소나노튜브, 그래핀 등이 있다.
이와 같은 본 발명에서는 하부 전극층(2102)을 전도성 산화물 박막층과 전도성 유기물 박막층의 적층 구조로 구성함으로써, 하부 전극층의 유연성을 개선할 수 있다.
다음 도 15에 도시된 바와 같이 하부 전극층은 전도성 산화물 박막층과 금속 박막층과 전도성 산화물 박막층의 복층 구조로 형성될 수 있다. 다시 말해, 도 15에 도시된 바와 같이 투명 기판 상에 제1 전도성 산화물 박막층(2311)을 형성하고, 제1 전도성 산화물 박막층(2311) 상에 금속 박막층(2312)을 형성한다. 그리고, 금속 박막층(2312) 상에 제2 전도성 산화물 박막층(2313)을 형성한다. 여기서 금속 박막층(2312)의 두께는 전체 하부 전극층의 가시광 투과도를 크게 저해하지 않는 범위에서 얇게 조정할 수 있다. 또한 금속 박막층은 은(Ag) 박막층 등을 사용할 수 있다.
이와 같이 하부 전극층(2102)을 제1 전도성 산화물 박막층(2311)과, 금속 박막층(2312)과, 제2 전도성 산화물 박막층(2313)의 적층 구조로 구성함으로써, 높은 전기 전도성과 투명성을 실현함과 동시에 유연성을 동시에 달성할 수 있다.
한편, 상부 전극층(2106) 또한 하부 전극층(2102)과 동일하게 구성될 수 있다. 상부 전극층(2106)에 대해 살펴보면 다음과 같다.
도 14에 도시된 바와 같이 상부 전극층(2106)은 전도성 산화물 박막층과 전도성 유기물 박막층의 적층 구조로 형성될 수 있다. 다시 말해, 상부 전극층(2106)을 형성하기 위해, 산화물 반도체 박막층(2104) 상에 먼저 전도성 산화물 박막층(2301)을 형성하고, 전도성 산화물 박막층(2301) 상에 전도성 유기물 박막층(2302)을 형성한다. 이와 같이 상부 전극층(2106)을 전도성 산화물 박막층과 전도성 유기물 박막층의 적층 구조로 구성함으로써, 상부 전극층(2106)의 유연성을 개선할 수 있다.
한편, 도 15에 도시된 바와 같이 상부 전극층(2106)은 전도성 산화물 박막층과 금속 박막층과 전도성 산화물 박막층의 복층 구조로 형성될 수 있다. 다시 말해, 상부 전극층(2106)을 형성하기 위해 산화물 반도체 박막층(2104) 상에 제1 전도성 산화물 박막층(2311)을 형성하고, 제1 전도성 산화물 박막층(2311) 상에 금속 박막층(2312)을 형성하며, 금속 박막층(2312) 상에 제2 전도성 산화물 박막층(2313)을 형성한다. 여기서 금속 박막층(2312)은 전체 하부 전극층의 가시광 투과도를 크게 저해하지 않는 범위에서 얇게 형성하며, 은(Ag) 박막층 이용하는 것이 바람직하다. 여기서 은 박막층은 다른 물질에 비해 투명도가 높고 유연성이 좋기 때문이다.
이와 같이 상부 전극층(2106)을 제1 전도성 산화물 박막층(2311)과, 금속 박막층(2312)과, 제2 전도성 산화물 박막층(2313)의 적층 구조로 구성함으로써, 높은 전기 전도성과 투명성을 실현함과 동시에 유연성을 동시에 달성할 수 있다.
도 16은 본 발명에 따른 비휘발성 메모리 셀의 단면도를 나타낸다.
도 16에 도시된 바와 같이, 본 발명에 따른 비휘발성 메모리 셀은 구동 트랜지스터(320)와 전하 축적층(3200)을 갖는 메모리 트랜지스터(310)로 구성되며, 구동 트랜지스터와 메모리 트랜지스터(310)는 동일 평면 상에 존재하는 것이 아니라 수직 형태로 적층된 구조를 갖는다. 이에 따라 본 발명에 따른 비휘발성 메모리 셀은 구동 트랜지스터의 경우 버텀 게이트 구조를 갖게 되며, 메모리 트랜지스터의 경우 탑 게이트 구조를 갖게 된다.
도 16을 참조하면, 비휘발성 메모리 셀은, 투명 유연 기판(3100) 상에 형성된 제1 게이트 전극(3102)과, 제1 게이트 전극(3102)을 감싸는 형태로 기판(3100) 상에 형성된 제1 게이트 절연막층(33104)과, 제1 게이트 절연막층(3104) 상에 형성되고 소스 및 드레인 전극(33106)과 산화물 반도체 박막층(3108)으로 구성된 산화물 반도체 채널과, 산화물 반도체 박막층(3108) 상에 형성된 보조 절연막층(3110)과, 보조 절연막층(3110) 및 소스 및 드레인 전극(3106) 상에 형성된 제2 게이트 절연막층(3112)과, 제2 게이트 절연막층(3112) 상에 형성된 단층 또는 복층 구조의 전하 축적층(3200), 전하 축적층(3200)을 감싸는 형태로 제2 게이트 절연막층(3112) 상에 형성된 제3 게이트 절연막층(3114) 및 제3 게이트 절연막층(3114) 상에 형성된 제2 게이트 전극(3120)을 포함한다.
또한 본 발명은 소스 및 드레인 전극(3106)에 각각 연결된 복수의 콘택 플러그(3116) 및 복수의 콘택 플러그(3116)를 통해 소스 및 드레인 전극(3106)에 각각 연결된 소스 및 드레인 전극 패드(3118)를 더 포함한다.
기판(3100)은 가시광에서 투명한 기판 또는 구부림이 가능한 유연한 기판으로, 유리 기판 또는 플라스틱 기판일 수 있다.
기판(3100) 상에 구동 트랜지스터를 위한 제1 게이트 전극(3102)이 형성된다. 여기서 제1 게이트 전극(3102)은 가시광에서 투명한 특징을 갖는 도전성 산화물 전극층 또는 도전성 유기물 전극층으로 구성될 수 있다.
기판(3100) 상부에는 제1 게이트 전극(3102)을 감싸는 형태로 제1 게이트 절연막층(3104)이 형성된다. 제1 게이트 절연막층(3104)은 가시광에서 투명한 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있다. 제1 게이트 절연막층(3104)은 본 발명의 메모리 셀을 구성하는 구동 트랜지스터의 게이트 절연막층의 역할을 수행한다.
제1 게이트 절연막층(3104) 상부에는 소스 및 드레인 전극(3106)이 형성된다. 소스 및 드레인 전극(3106)은 본 발명의 메모리 셀을 구성하는 버텀 게이트 구조의 구동 트랜지스터 및 탑 게이트 구조의 메모리 트랜지스터에서 공통의 소스 및 드레인 전극의 역할을 한다. 소스 및 드레인 전극(3106)은 가시광에서 투명한 특성을 갖는 도전성 산화물 전극 또는 도전성 유기물 전극 등으로 구성될 수 있다. 여기서 소스 및 드레인 전극(3106)은 제1 게이트 절연막층(3104) 상에 전기적으로 분리된 두 개의 영역에 소정 간격으로 형성된 소스 전극 및 드레인 전극으로 구성된다. 소스 전극과 드레인 전극(3106) 사이의 제1 게이트 절연막층(3104)이 트랜지스터의 채널 영역이 된다. 따라서, 소스 및 드레인 전극(3106)의 패턴 폭 및 패턴 간 거리에 의해 트랜지스터의 채널 폭 및 길이가 결정된다.
소스 및 드레인 전극(3106) 사이에는 산화물 반도체 박막층(3108)이 형성된다. 산화물 반도체 박막층(3108)의 일부는 제1 게이트 절연막층(3104)과 직접 접촉하고, 또한 일부는 양단에서 소스 및 드레인 전극(3106)과 접촉된다. 산화물 반도체 박막층(3108)은 본 발명의 비휘발성 메모리 셀을 구성하는 구동 트랜지스터 및 메모리 트랜지스터의 채널층의 역할을 한다.
산화물 반도체 박막층(3108)은 가시광에서 투명한 산화물 반도체로 구성되며, 200oC 이하의 온도에서 형성되는 것이 바람직하다. 다시 말해, 산화물 반도체 박막층(3108)은 에너지 밴드 갭이 넓어 가시광 영역에서 투명한 성질을 갖는 산화물이면서 전기적으로 반도체의 성질을 갖는 투명한 전도성 산화물 박막으로 형성되는 것이 바람직하다. 예를 들어, 아연 산화물(ZnO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O), 아연-주석 산화물(Zn-Sn-O)로 형성되거나, 아연, 인듐, 갈륨, 주석, 알루미늄 중 적어도 두 개 이상의 원소를 포함하는 산화물로 형성될 수 있다. 또는 앞서 언급한 산화물에 다양한 원소를 도핑하여 형성될 수 있다.
산화물 반도체 박막층(3108) 상부에는 보조 절연막층(3110)이 형성된다. 보조 절연막층(3110)은 산화물 반도체 박막층(3108)의 패턴 형성 공정에서 산화물 반도체 박막층(3108)의 물리적인 특성을 보호하는 역할 및 산화물 반도체 박막층(3108)의 특성을 개선하는 역할을 하며, 본 발명에서 제안하는 산화물 반도체를 이용한 전하 주입형 메모리 박막 트랜지스터를 구성하는 중요한 특징 중의 하나이다.
보조 절연막층(3110)은 절연 특성이 우수한 산화물 절연막으로 구성할 수 있으며, 막 두께는 10nm 이내로 한다. 즉, 보조 절연막층(3110)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘산질화막(SiON) 등의 실리콘 계열 절연막으로 형성되거나, 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 마그네슘 산화막(MgO), 티타늄 산화막(TiO2), 탄탈륨 산화막(Ta2O5), 란타늄 산화막(La2O3), 스트론튬-티타늄 산화막(SrTiO3)으로 형성될 수 있다. 또는 앞서 언급된 산화물을 구성하는 금속 원소와 실리콘이 혼합된 실리케이트 절연막으로 형성될 수 있다. 물론, 일반적인 박막 트랜지스터의 제작에 있어서 게이트 절연막 재료로 사용 가능한 절연막 소재들로 형성될 수 있다.
보조 절연막층(3110) 상부 및 소스 및 드레인 전극(3106) 상부에는 제2 게이트 절연막층(3112)이 형성된다. 제2 게이트 절연막층(3112)은 본 발명의 전하 주입형 메모리 박막 트랜지스터의 터널 절연막층(tunneling oxide)의 역할을 한다. 제2 게이트 절연막층(3112)은 가시광에서 투명한 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있다.
제2 게이트 절연막층(3112) 상부에는 단층 또는 복층 구조의 전하 축적층(3200)이 형성된다. 전하 축적층이 복층 구조로 형성되는 경우, 전하 축적층(3200)은 하부 전극층(제1 층), 중간 전하 축적층(제2 층), 상부 전극층(제3 층)의 형태로 구성될 수 있다. 전하 축적층을 구성하는 하부 전극층 및 상부 전극층은 산화물 반도체의 조성물로 구성될 수 있으며, 중간 전하 축적층에 비해 높은 전도성을 갖는다. 전하 축적층을 구성하는 중간 전하 축적층은 상부 및 하부 전극층보다 낮은 전도성 물질 또는 절연성을 갖는 산화물 반도체 박막층으로 구성될 수 있다. 전하 축적층(3200)은 소스 및 드레인 전극(3106)의 간격으로 결정되는 게이트 길이에 해당하는 크기의 패턴으로 형성된다.
제2 게이트 절연막층(3112) 상부에는 전하 축적층(3200)을 감싸는 형태로 제3 게이트 절연막층(3114)이 형성된다. 제3 게이트 절연막층(3114)은 본 발명의 전하 주입형 메모리 박막 트랜지스터의 차단 절연막층(blocking oxide)의 역할을 한다. 제3 게이트 절연막층(3114)은 제2 게이트 절연막층(3112)과 동일한 소재로 구성될 수 있다.
소스 및 드레인 전극(3106) 상부에는 제2 게이트 절연막층(3112) 및 제3 게이트 절연막층(3114)을 관통하는 형태로 콘택 플러그(3116)가 형성된다. 콘택 플러그(3116)는 제3 게이트 절연막층(3114) 상부에 형성되는 소스 및 드레인 전극 패드(3118)와 소스 및 드레인 전극(3106)을 전기적으로 연결하는 역할을 한다.
제3 게이트 절연막층(3114) 상부에 형성되는 소스 및 드레인 전극 패드(3118)는 콘택 플러그(3116)를 형성하기 위해 비아 홀을 도전 물질로 매립하면서 패드 형태로 형성된다.
제3 게이트 절연막층(3114) 상부에는 소스 및 드레인 전극(3106)의 간격으로 결정되는 게이트의 길이 영역과 전하 축적층(3200)과 동시에 정렬되는 형태로 제2 게이트 전극(3120)이 형성된다. 제2 게이트 전극(3120)은 메모리 트랜지스터의 게이트 전극으로 이용된다.
소스 및 드레인 전극 패드(3118)와 제2 게이트 전극(3120)은 가시광에서 투명한 특징을 갖는 도전성 산화물 전극층 또는 도전성 유기물 전극층으로 구성될 수 있다.
한편, 이상에서 설명한 바와 같이 본 발명은 전하 축적층(3200)을 상하층에 위치하는 상대적으로 도전성이 높은 제1 및 제3 층과 중앙에 위치하는 제1 및 제3 층보다 도전성이 낮은 제2 층의 복층 구조로 구성함으로써, 프로그램 전압의 크기 또는 폭을 변경함에 따라 전하 축적층(3200)에 저장되는 전하의 양을 정량적으로 조절할 수 있다.
그 이유는 다음과 같이 설명할 수 있다. 제2 게이트 전극(3120)에 인가되는 프로그램 전압에 의해 전하 축적층(3200)에 주입되는 전하는 차단 절연막층인 제3 게이트 절연막층(3114)과 전하 축적층(3200) 사이에 형성되는 장벽 높이의 크기에 따라 그 양이 변화하게 되는데, 장벽의 높이는 전하 축적층(3200)의 도전성과 밀접한 관련이 있다. 즉, 도전성이 높은 경우에는 장벽의 높이가 낮아지고, 도전성이 낮은 경우에는 상대적으로 장벽의 높이가 높다. 따라서, 소정의 프로그램 전압에 의해 우선적으로 장벽의 높이가 낮은 도전성이 높은 전하 축적층(제1 및 제3 층)에 전하를 저장할 수 있으며, 이렇게 저장된 전하는 차단 절연막층인 제3 게이트 절연막층(3114)과 도전성이 낮은 전하 축적층(제2 층) 사이의 안정된 에너지 준위에 위치하게 된다.
전하 축적층에 저장할 전하의 양을 증가시키기 위해서는 프로그램 전압보다 높은 값의 전압을 인가함으로써, 상대적으로 높은 장벽을 갖는 도전성이 낮은 중앙의 전하 축적층(제2 층)에도 전하를 저장할 수 있게 된다. 이러한 방법을 이용하면 프로그램 전압 값의 변화를 통해 몇 단계의 전하 저장 상태를 구현할 수 있으며, 이를 통해 다치 정보 저장을 용이하게 구현할 수 있다.
한편, 이러한 저장 전하의 조절은 프로그램 전압의 크기뿐만 아니라, 프로그램 전압 펄스의 폭을 변경하는 방법으로도 구현할 수 있다. 또한, 각 층에 저장되는 전하의 양은 각 층의 두께를 변경하는 방법으로도 조절할 수 있으며, 구현하고자 하는 다치 정보의 크기를 보다 용이하게 설계할 수 있는 구조를 제공할 수 있다.
여기서 복층 구조의 전하 축적층(3200)에 다치 정보를 저장하는 방법에 대해 간단히 설명한다.
첫째, 본 발명의 전하주입형 메모리 박막 트랜지스터에 다치의 정보를 저장하기 위해 제2 게이트 전극(3120)에 인가되는 프로그래밍 전압 펄스의 총 인가 시간을 조절할 수 있다. 구체적으로 설명하면, 프로그래밍 전압 펄스의 폭을 전하 축적층(3200)에 저장할 수 있는 전하의 포화량에 이르는 시간보다 매우 짧게 설정하고, 인가하는 펄스 신호의 수를 변경함으로써 저장되는 전하의 양을 조절할 수 있다. 결과적으로 저장되는 전하의 양을 조절함으로써 다치의 정보를 저장할 수 있다.
둘째, 첫째 방법은 프로그래밍 전압 펄스의 폭 그 자체를 변경하는 방법으로도 실현될 수 있다. 구체적으로 설명하면, 본 발명의 전하주입형 메모리 박막 트랜지스터의 전하 축적층(3200)에 저장되는 전하의 양을 변경하기 위해 프로그래밍 전압 펄스의 폭을 변경하여 전하의 주입 시간을 제어함으로써 저장 전하의 양을 조절할 수 있다. 결과적으로 저장되는 전하의 양을 조절함으로써 다치의 정보를 저장할 수 있다.
셋째, 본 발명의 전하주입형 메모리 박막 트랜지스터에 다치의 정보를 저장하는 또 다른 방법은 제2 게이트 전극(3120)에 인가되는 프로그래밍 전압 펄스의 크기를 조절하는 것이다. 구체적으로 설명하면, 전하 축적층(3200)에 전하를 주입하기 위해 필요한 충분한 시간의 폭을 가진 전압 펄스를 사용하고, 전압 펄스의 전압 크기를 변경하면, 저장 전하의 양을 조절할 수 있다. 결과적으로 저장되는 전하의 양을 제어함으로써 다치의 정보를 저장할 수 있다.
한편, 종래와 같이 단층 구조의 전하 축적층을 사용하는 경우, 차단 절연막층과 전하 축적층 사이에 형성되는 장벽의 높이는 상기 두 물질의 밴드 구조에 따라 결정되며, 이를 동적으로 변경할 수는 없다. 하지만, 본 발명과 같이 전하 축적층을 복층 구조로 형성하는 경우에는, 전하 주입에 따른 상대적인 장벽 높이를 낮추고, 결과적으로 게이트 전극에서 주입되는 전하를 차단 절연막층을 통과하여 전하 축적층으로 주입하기 쉽다. 이렇게 저장된 전하는 추가적인 프로그램 전압 인가에 의해 단계적으로 장벽을 넘어 중앙의 전하 축적층까지 도달할 수 있다. 중앙의 전하 축적층에 저장된 전하는 전하 주입 과정과 동일한 원리로부터 하부의 도전성이 높은 전하 축적층으로 방출하기 쉬운 구조를 제공할 수 있다.
다시 말해, 본 발명은 상대적으로 높이가 낮은 두 단계 장벽 구조를 상하 대칭적으로 가지는 복층 구조의 전하 축적층을 제공함으로써, 전하 주입형 메모리 소자의 구동 과정에서 전하의 주입 및 방출 효율을 개선할 수 있다. 특히 전하 축적층을 산화물 반도체로 구성하는 경우, 도전성이 각각 다른 복층 구조의 전하 축적층을 산화물 반도체의 조성 변화에 따라 매우 용이하게 제공할 수 있다는 장점을 제공할 수 있다.
도 17 내지 도 27는 본 발명에 따른 비휘발성 메모리 셀의 제조 방법을 설명하기 위한 공정 단면도이다.
도 17에 도시된 바와 같이, 메모리 트랜지스터 및 구동 트랜지스터를 집적시키기 위한 기판(3100)을 제공한다. 여기서, 기판(3100)은 앞서 설명한 바와 같이 유리 또는 플라스틱 기판일 수 있다. 플라스틱 기판일 경우, 기판(3100) 자체의 평활도 개선을 위해 적절한 전처리 과정을 수행한 후에 제공되는 것이 바람직하다.
도 18에 도시된 바와 같이, 투명 기판(3100) 상에 게이트 전극용 도전층을 형성한 후, 이를 패터닝하여 구동 트랜지스터를 위한 제1 게이트 전극(3102)을 형성한다. 여기서 제1 게이트 전극(3102)은 가시광에서 투명한 특징을 갖는 도전성 산화물 전극층 또는 도전성 유기물 전극층으로 구성될 수 있다. 또한 게이트 전극용 도전층은 스퍼터링 방식에 의해 형성될 수 있으며, 패터닝 공정은 습식 식각 또는 건식 식각 공정에 의해 수행될 수 있다.
도 19에 도시된 바와 같이, 투명 기판(3100) 상부에 제1 게이트 전극(3102)을 감싸는 형태로 제1 게이트 절연막층(3104)을 형성한다. 제1 게이트 절연막층(3104)은 가시광에서 투명한 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있다. 제1 게이트 절연막층(3104)은 본 발명의 메모리 셀을 구성하는 구동 트랜지스터의 게이트 절연막층의 역할을 수행한다.
도 20에 도시된 바와 같이, 제1 게이트 절연막층(3104) 상에 소스 및 드레인 전극용 도전막을 형성한 후, 이를 패터닝하여 복수의 소스 및 드레인 전극(3106)을 형성한다. 여기서, 소스 및 드레인 전극(3106)은 구동 트랜지스터(320) 및 메모리 트랜지스터(310)가 공동으로 사용한다. 소스 및 드레인 전극용 도전막은 스퍼터링 방식에 의해 형성될 수 있으며, 패터닝 공정은 습식 식각 또는 건식 식각 공정에 의해 수행될 수 있다.
도 21에 도시된 바와 같이, 소스 및 드레인 전극(3103)이 형성된 결과물의 전면을 따라 산화물 반도체 박막층(3108)을 형성한 후, 산화물 반도체 박막층(3108) 상에 보조 절연막층(3110)을 형성한다. 여기서, 산화물 반도체 박막층(3108)의 두께는 메모리 트랜지스터 및 구동 트랜지스터의 동작 조건을 결정하는 중요한 소자 변수로 작용하므로, 다음을 고려하여 산화물 반도체 박막층(3108)의 증착 두께를 결정하는 것이 바람직하다.
첫째, 메모리 트랜지스터 및 구동 트랜지스터의 동작 특성을 확보할 수 있는 범위 내에서 산화물 반도체 박막층(3108)의 두께를 결정한다. 둘째, 메모리 트랜지스터의 메모리 동작이 보다 낮은 전압에서 수행될 수 있도록 산화물 반도체 박막층(3108)의 두께를 결정하는 것이 바람직하다. 또한 산화물 반도체 박막층(3108)은 가시광에서 투명한 산화물 반도체 박막으로 200oC 이하의 온도에서 형성되는 것이 바람직하다.
또한, 보조 절연막층(3110)의 두께는 메모리 트랜지스터의 동작 특성을 결정 짓는 중요한 소자 변수로 작용하므로, 다음의 사항을 고려하여 보조 절연막층(3110)의 증착 두께를 결정하는 것이 바람직하다.
첫째, 메모리 트랜지스터의 동작 전압이 너무 증가시키지 않는 범위에서 결정되어야 한다. 즉, 보조 절연막층(3110)의 두께가 너무 두꺼운 경우, 메모리 트랜지스터의 구동 전압의 일부가 트랜지스터의 게이트 스택의 일부를 구성하는 버퍼막에 의해 생기는 직렬 커패시터에서 소모되어 전체적으로 동작 전압을 상승시키는 원인이 될 수 있기 때문이다. 따라서, 첫 번째 사항을 고려할 때 보조 절연막층(3110)의 두께는 10nm 이하의 범위에서 결정되는 것이 바람직하다.
둘째, 산화물 반도체 박막층(3108)의 식각 공정 중 공정 열화를 충분히 억제할 수 있는 범위에서 결정되어야 한다. 이를 고려할 때 보조 절연막층(3110)의 두께는 4nm 이상인 것이 바람직하다. 결과적으로 첫 번째 및 두 번째 사항을 동시에 고려할 때, 보조 절연막층(3110)의 두께는 4 내지 10nm의 범위에서 결정되는 것이 바람직하다.
한편, 산화물 반도체 박막층(3108) 및 보조 절연막층(3110)은 반도체 장치 제조 공정에서 통상적으로 사용되는 박막 형성 방식에 의해 형성될 수 있는데, 예를 들어, 원자층 증착법(Atomic Layer Deposition; ALD), 화학 기상 증착법(Chemical Vapor Deposition; CVD), 반응성 스퍼터링법(Reactive Sputtering) 등에 의해 형성될 수 있다. 이때, 구체적인 공정 조건은 하부에 형성된 산화물 반도체 박막층(3108)의 특성을 열화시키지 않도록 공정 온도, 플라즈마 사용 여부, 박막 형성 원료 등을 결정하는 것이 바람직하다. 특히, 산화물 반도체 박막층(3108)과 보조 절연막층(3110)의 형성 공정은 동일한 장비 내에서 연속적으로 수행되는 것이 더욱 바람직하다.
도 22에 도시된 바와 같이, 보조 절연막층(3110) 및 산화물 반도체 박막층(3108)을 식각하여, 메모리 트랜지스터 및 구동 트랜지스터를 위한 트랜지스터의 채널 영역 상에 보조 절연막(3110A) 및 산화물 반도체 박막(3108A)을 형성한다. 여기서, 식각 공정은 포토 리소그래피 공정에 의해 수행될 수 있다. 예를 들어, 소정의 습식 식각 용액을 사용하여 습식 식각 공정을 수행하거나, 플라즈마를 이용하여 건식 식각 공정을 수행할 수 있다. 이와 같은 식각 공정 수행시, 보조 절연막(3110A)은 산화물 반도체 박막(3108A)이 열화되는 것을 효과적으로 억제하는 역할을 한다.
도 23에 도시된 바와 같이, 산화물 반도체 박막(3108A) 및 보조 절연막(3110A)이 형성된 결과물의 전체 구조상에 제2 게이트 절연막층(3112)을 형성한다. 제2 게이트 절연막층(3112)은 가시광에서 투명한 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있으며, 통상의 반도체 장치 제조 공정에서 사용되는 박막 형성 공정 방법에 의해 형성될 수 있다.
도 24에 도시된 바와 같이, 제2 게이트 절연막층(3112) 상부에 메모리 셀을 위한 전하 축적층(3200)을 형성한다. 이때 전하 축적층(3200)은 단층 또는 복층으로 구성될 수 있다. 바람직하게는 본 발명은 전하 축적층(3200)을 복층으로 구성하는 것을 제안한다. 전하 축적층(3200)을 복층으로 구성하기 위해 순차적으로 하부전극층(제1 층), 중간 전하 축적층(제2 층), 상부 전극층(제3 층)을 형성하고, 패터닝 공정을 통해 복층 구조의 전하 축적층(3200)을 형성한다.
도 25에 도시된 바와 같이, 전하 축적층(3200)이 형성된 제2 게이트 절연막층(3112) 상부에 전하 축적층(3200)을 감싸도록 제3 게이트 절연막층(3114)을 형성한다. 제3 게이트 절연막층(3114)은 가시광에서 투명한 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있으며, 통상의 반도체 장치 제조 공정에서 사용되는 박막 형성 공정 방법에 의해 형성될 수 있다.
도 26에 도시된 바와 같이, 제2 및 제3 게이트 절연막층(3112, 3114)을 식각하여 복수의 소스 및 드레인 전극(3106)을 각각 노출시키는 복수의 비아 홀(H1)을 형성한다. 여기서, 비아 홀(H1)의 형성 공정은 포토 리소그래피를 이용한 식각 공정 및 소정의 습식 식각 용액을 이용한 습식 식각 공정에 의해 수행되는 것이 바람직하다.
도 27에 도시된 바와 같이, 복수의 비아 홀(H1) 내에 도전막을 매립하여 복수의 소스 및 드레인 전극(3106)과 각각 연결되는 복수의 콘택 플러그(3116)를 형성한다. 여기서, 복수의 콘택 플러그(3116)는 제2 및 제3 게이트 절연막층(3112, 3114)을 관통하도록 형성된다. 이어서, 복수의 콘택 플러그(3116) 상에 복수의 소스 및 드레인 전극 패드(3118)를 형성한다. 여기서, 복수의 소스 및 드레인 전극 패드(3118)는 콘택 플러그(3116)를 통해 복수의 소스 및 드레인 전극(3106)과 전기적으로 각각 연결된다. 소스 및 드레인 전극 패드(3118)는 스퍼터링 방법에 의해 형성될 수 있다.
이어서, 메모리 트랜지스터의 게이트 전극 영역에 형성된 제3 게이트 절연막층(3114) 상에 메모리 트랜지스터를 위한 제2 게이트 전극(3120)을 형성한다.
이상에서 설명한 본 발명은 메모리 트랜지스터 부분이 구동 트랜지스터 부분의 상층에 적층되는 것으로 설명하였지만, 반대로 구동 트랜지스터 부분이 메모리 트랜지스터 부분의 상층에 적층되는 형태로 구현 가능하다.
도 28은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 셀의 단면도이다.
도 28을 참조하면, 투명 기판(3100) 상에 메모리 트랜지스터(310)를 위한 제1 게이트 전극(3202)이 형성된다. 그리고, 제1 게이트 전극(3202)을 감싸는 형태로 기판(3200) 상에 제1 게이트 절연막층(3204)이 형성된다. 그리고 제1 게이트 절연막층(3204) 상에 전하 축적층(3300)이 마련되고, 제1 게이트 절연막층(3204) 상에 전하 축적층(3300)을 감싸는 형태로 제2 게이트 절연막층(3206)이 형성된다.
다음 제2 게이트 절연막층(3206) 상에 소스 및 드레인 전극(3208)과 산화물 반도체 박막층(3210)이 형성되며, 산화물 반도체 박막층(3210) 상에 보조 절연막층(3212)이 형성된다. 그리고 소스 및 드레인 전극(3208)과 산화물 반도체층 상에 제3 게이트 절연막층(3214)이 형성되고, 제3 게이트 절연막층(3214) 상에 구동 트랜지스터(320)를 위한 제2 게이트 전극(3220)이 형성된다.
또한 제3 게이트 절연막층(3214)을 관통하여 소스 및 드레인 전극(3208)에 전기적으로 연결되는 콘택 플러그(3216)가 형성되며, 콘택 플러그(3216)를 통해 소스 및 드레인 전극(3208)과 전기적으로 연결되는 소스 및 드레인 전극 패드(3218)가 제3 게이트 절연막층(3214) 상에 형성된다.
따라서 본 발명의 청구범위는 특정 실시예에 한정되는 것은 아니며, 본 발명과 관련하여 통상의 지식을 가진자에게 자명한 범위내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다. 따라서, 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (19)

  1. 투명한 기판;
    상기 투명한 기판 상에 형성되고 산화물 반도체 물질을 이용하고 채널 형성 영역을 가지는 산화물 반도체층과 게이트 전극으로 구성되는 산화물 반도체 트랜지스터; 및
    상기 게이트 전극과 상기 산화물 반도체층 사이의 게이트 절연층 상에 복층 구조로 형성되고, 상기 복층 중 적어도 하나의 층은 다른 층에 비해 도전성이 낮은 물질로 구성되어 전하를 축적하는 전하 축적층을 포함하는 비휘발성 메모리 셀.

  2. 제 1 항에 있어서,
    상기 전하 축적층은,
    상기 게이트 절연층 상에 형성되고 도전성 물질로 형성되는 제1 층;
    상기 제1 층 상에 형성되고 상기 제1 층보다 도전성이 낮은 물질로 형성되는 제2 층; 및
    상기 제2 층 상에 형성되고 상기 제1 층과 동일한 도전성 물질로 형성되는 제3 층을 포함하는 비휘발성 메모리 셀.

  3. 제 2 항에 있어서,
    상기 제1 층 및 제3 층은 전극층으로 이용되고 산화물 반도체의 조성물로 구성되는 비휘발성 메모리 셀.

  4. 제 2 항에 있어서,
    상기 제2 층은 전하 축적층으로 이용되고 상기 제1 및 제3 층보다 낮은 전도성 또는 절연성을 갖는 산화물 반도체 박막층으로 구성되는 비휘발성 메모리 셀.

  5. 제 2 항에 있어서,
    상기 전하 축적층은 다치 정보를 저장하는 비휘발성 메모리 셀.

  6. 제 5 항에 있어서,
    상기 전하 축적층에 저장되는 다치 정보는 상기 게이트 전극에 인가되는 프로그래밍 전압 펄스의 총 인가 시간을 조절하는 것에 의해 달성되는 비휘발성 메모리 셀.

  7. 제 5 항에 있어서,
    상기 전하 축적층에 저장되는 다치 정보는 상기 게이트 전극에 인가되는 프로그래밍 전압 펄스의 폭을 변경하는 것에 의해 달성되는 비휘발성 메모리 셀.

  8. 제 5 항에 있어서,
    상기 전하 축적층에 저장되는 다치 정보는 상기 게이트 전극에 인가되는 프로그래밍 전압 펄스의 크기를 조절하는 것에 의해 달성되는 비휘발성 메모리 셀.

  9. 제 1 항에 있어서,
    상기 산화물 반도체층 상에 형성되어 식각 공정에 의한 상기 산화물 반도체층의 손상을 방지하는 보조 절연막층을 더 포함하는 비휘발성 메모리 셀.

  10. 제 1 항에 있어서,
    상기 게이트 전극은 가시광에 투명한 도전성 산화물 전극층 또는 도전성 유기물 전극층으로 구성되는 비휘발성 메모리 셀.

  11. 투명한 기판 상에 형성된 제1 산화물 반도체층과, 상기 제1 산화물 반도체층 상에 형성된 제1 보조 절연막층과, 상기 제1 보조 절연막층 상에 형성된 제1 게이트 절연막층과, 상기 제1 게이트 절연막층 상에 형성된 복층 구조의 전하 축적층과,상기 전하 축적층 및 상기 제1 게이트 절연막층 상에 형성된 제2 게이트 절연막층과, 상기 제2 게이트 절연막층 상에 형성된 제1 게이트 전극을 포함하는 메모리 트랜지스터; 및
    상기 기판 상에 형성된 제2 산화물 반도체층과, 상기 제2 산화물 반도체층 상에 형성된 제2 보조 절연막층과, 상기 제2 게이트 절연막층 상에 형성된 제2 게이트 전극을 포함하는 구동 트랜지스터를 포함하는 비휘발성 메모리 셀.

  12. 제 11 항에 있어서,
    상기 전하 축적층은,
    상기 제1 게이트 절연층 상에 형성되고 도전성 물질로 형성되는 제1 층;
    상기 제1 층 상에 형성되고 상기 제1 층보다 도전성이 낮은 물질로 형성되는 제2 층; 및
    상기 제2 층 상에 형성되고 상기 제1 층과 동일한 도전성 물질로 형성되는 제3 층을 포함하는 비휘발성 메모리 셀.

  13. 제 12 항에 있어서,
    상기 제1 층 및 제3 층은 전극층으로 이용되고 산화물 반도체의 조성물로 구성되는 비휘발성 메모리 셀.

  14. 제 12 항에 있어서,
    상기 제2 층은 전하 축적층으로 이용되고 상기 제1 및 제3 층보다 낮은 전도성 또는 절연성을 갖는 산화물 반도체 박막층으로 구성되는 비휘발성 메모리 셀.

  15. 제 12 항에 있어서,
    상기 전하 축적층은 다치 정보를 저장하는 비휘발성 메모리 셀.

  16. 제 15 항에 있어서,
    상기 전하 축적층에 저장되는 다치 정보는 상기 게이트 전극에 인가되는 프로그래밍 전압 펄스의 총 인가 시간을 조절하는 것에 의해 달성되는 비휘발성 메모리 셀.

  17. 제 15 항에 있어서,
    상기 전하 축적층에 저장되는 다치 정보는 상기 게이트 전극에 인가되는 프로그래밍 전압 펄스의 폭을 변경하는 것에 의해 달성되는 비휘발성 메모리 셀.

  18. 제 15 항에 있어서,
    상기 전하 축적층에 저장되는 다치 정보는 상기 게이트 전극에 인가되는 프로그래밍 전압 펄스의 크기를 조절하는 것에 의해 달성되는 비휘발성 메모리 셀.

  19. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 전극은 가시광에 투명한 도전성 산화물 전극층 또는 도전성 유기물 전극층으로 구성되는 비휘발성 메모리 셀.

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