KR20090016993A - 박막 트랜지스터 및 그 제조방법, 이를 포함하는 표시장치 - Google Patents
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Abstract
본 발명은 기판 상에 위치하는 보조전극, 상기 보조전극을 덮는 소오스 전극 및 드레인 전극, 상기 소오스 전극 및 드레인 전극과 전기적으로 연결되며, 산화물을 포함하는 반도체층, 상기 반도체층 상에 위치하는 게이트 절연막 및 상기 게이트 절연막 상에 위치하며, 상기 반도체층의 일정 영역과 대응되는 게이트 전극을 포함하는 박막 트랜지스터를 제공한다.
산화물 반도체, 박막 트랜지스터
Description
도 1은 본 발명의 일 실시예에 따른 표시장치를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 박막 트랜지스터 및 이를 포함하는 표시장치의 제조방법을 설명하기 위한 공정별 단면도.
도 3a 및 3b는 본 발명의 실험예 및 비교예에 따른 박막 트랜지스터의 온/오프 특성을 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 110a, 110b : 보조전극
120a, 120b : 소오스 전극 및 드레인 전극
130 : 반도체층 140 : 게이트 절연막
150 : 게이트 전극 160 : 패시베이션막
170 : 제 1 전극 180 : 화소 정의막
190 : 발광층 200 : 제 2 전극
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근, 평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 디스플레이(Liquid Crystal Display: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 유기전계발광표시장치(Organic Light Emitting Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다.
특히, 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고 자체 발광이다. 또한, 시야각에 문제가 없어서 장치의 크기에 상관없이 동화상 표시 매체로서 장점이 있다. 또한, 저온 제작이 가능하고, 기존의 반도체 공정 기술을 바탕으로 제조 공정이 간단하므로 향후 차세대 평판 표시 장치로 주목받고 있다.
전술한 표시장치를 구동하기 위한 박막 트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막 트랜지스터의 반도체층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.
한편, 산화물로 반도체층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막 트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.
종래 산화물을 포함하는 반도체층으로 이루어진 박막 트랜지스터는 기판 상에 ITO로 이루어진 소오스 전극 및 드레인 전극을 형성하고, 소오스 전극 및 드레인 전극 상에 몰리브덴(Mo) 등의 금속층을 적층하여 소오스 전극 및 드레인 전극의 보조전극을 형성한다. 그리고, 소오스 전극 및 드레인 전극과 전기적으로 연결되며, 산화물을 포함하는 반도체층을 형성한다.
그러나, 상기와 같은 박막 트랜지스터는 소오스 전극 및 드레인 전극을 형성한 이후에, 금속층을 적층하고 패터닝하여 보조전극을 형성하고 소오스 전극 및 드레인 전극과 연결되는 반도체층을 형성하게 되는데, 이때, 금속층이 적층되었던 영역에 반도체층이 위치하게 되어, 금속층의 잔류물들로 인해 반도체층의 전기적 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 반도체층의 전기적 특성을 향상시킬 수 있는 박막 트랜지 스터 및 이를 포함하는 표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 박막 트랜지스터는 기판 상에 위치하는 보조전극, 상기 보조전극을 덮는 소오스 전극 및 드레인 전극, 상기 소오스 전극 및 드레인 전극과 전기적으로 연결되며, 산화물을 포함하는 반도체층, 상기 반도체층 상에 위치하는 게이트 절연막 및 상기 게이트 절연막 상에 위치하며, 상기 반도체층의 일정 영역과 대응되는 게이트 전극을 포함할 수 있다.
또한, 상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법은 기판 상에 보조전극을 형성하는 단계, 상기 보조전극을 덮는 소오스 전극 및 드레인 전극을 형성하는 단계, 상기 소오스 전극 및 드레인 전극과 전기적으로 연결되며, 산화물을 포함하는 반도체층을 형성하는 단계, 상기 반도체층 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 상기 반도체층의 일정 영역과 대응되는 게이트 전극을 형성하는 단계를 포함할 수 있다.
또한, 상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 기판 상에 위치하는 보조전극, 상기 보조전극을 덮는 소오스 전극 및 드레인 전극, 상기 소오스 전극 및 드레인 전극과 전기적으로 연결되며, 산화물을 포함하는 반도체층, 상기 반도체층 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 상기 반도체층의 일정 영역과 대응되는 게이트 전극 및 상기 소오스 전 극 또는 드레인 전극 중 어느 하나와 전기적으로 연결되는 제 1 전극을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세하게 설명하도록 한다.
<실시예>
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터를 포함하는 표시장치를 도시한 단면도이다.
도 1을 참조하면, 기판(100) 상에 보조전극(110a, 110b)이 위치하고, 보조전극(110a, 110b) 상부를 덮는 소오스 전극(120a) 및 드레인 전극(120b)이 위치한다.
소오스 전극(120a) 및 드레인 전극(120b)과 전기적으로 연결되며, 산화물을 포함하는 반도체층(130)이 위치한다. 여기서, 반도체층(120)은 아연 산화물(ZnO)을 포함한 산화물 반도체층(130)일 수 있으며, 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4)을 더 포함할 수 있다.
반도체층(130)을 포함하는 기판(100) 상에 게이트 절연막(140)이 위치하고, 게이트 절연막(140) 상에 반도체층(130)의 일정 영역과 대응되도록 게이트 전극(150)이 위치한다.
게이트 전극(150)을 포함하는 기판(100) 상에 패시베이션막(160)이 위치한 다. 패시베이션막(160)에는 패시베이션막(160)을 관통하여 드레인 전극(120b)의 일부 영역을 노출시키는 비어홀(165)이 위치한다. 패시베이션막(160) 상에는 비어홀(165)을 통해 드레인 전극(120b)과 전기적으로 연결되는 제 1 전극(170)이 위치한다.
제 1 전극(170)을 포함하는 기판(100) 상에 제 1 전극(170)의 일부 영역을 노출시키는 개구부(185)를 포함하는 뱅크층(180)이 위치하고, 개구부(185)에 의해 노출된 제 1 전극(170) 상에 발광층(190)이 위치한다.
발광층(190)을 포함하는 기판(100) 상에 제 2 전극(200)이 위치한다.
이하에서는 도 2a 내지 도 2e를 참조하여, 상기와 같은 구조를 갖는 본 발명의 실시 예에 따른 박막 트랜지스터 및 이를 포함하는 표시장치의 제조방법을 상세히 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따른 박막 트랜지스터 및 이를 포함하는 표시장치의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 2a를 참조하면, 유리, 플라스틱 또는 금속을 포함하는 기판(300) 상에 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 은(Ag) 또는 알루미늄(Al) 중 어느 하나를 적층하고 패터닝하여 보조전극(310a, 310b)을 형성한다. 보조전극(310a, 310b)은 추후 소오스 전극 및 드레인 전극의 콘택저항 또는 배선저항을 낮추기 위한 보조적인 역할을 할 수 있다.
보조전극(310a, 310b)이 형성된 기판(300) 상에 ITO 또는 IZO를 형성하고, 적어도 보조전극(310a, 310b)의 상부를 모두 덮도록 패터닝하여 소오스 전극(320a) 및 드레인 전극(320b)을 형성한다.
이때, 소오스 전극(320a) 및 드레인 전극(320b)을 형성하는 패터닝 공정 시 식각액에 의해 도면에 도시된 A 영역, 즉 추후 반도체층이 형성될 영역에 남아있는 금속 잔류물들이 동시에 제거되게 된다.
즉, 보조전극(310a, 310b) 형성 시, 기판(300) 전면에 금속층이 적층되고 패터닝되기 때문에, 기판(300)의 A 영역에 금속 잔류물들이 남아있게 된다. 이후에, ITO로 이루어진 소오스 전극(320a) 및 드레인 전극(320b)을 패터닝 할 때, ITO 식각액에 의해 금속 잔류물들이 모두 제거될 수 있다.
이는 몰리브덴(Mo) 등의 금속층의 식각액은 다량의 인산(80%), 질산(5%) 및 초산(5%) 등으로 이루어진 것과는 달리 ITO 등의 산화물의 식각액은 질산 또는 염산 등으로 이루어져 식각 특성이 강하기 때문에 금속 잔류물들을 제거할 수 있게 된다.
따라서, 박막 트랜지스터의 제조 시, 보조전극(310a, 310b)을 먼저 형성하고 소오스 전극(320a) 및 드레인 전극(320b)을 형성함으로써, 추후 반도체층이 형성될 영역에 금속 잔류물들이 잔존하여 반도체층의 전기적 특성이 저하되는 것을 방지할 수 있는 이점이 있다.
이어, 도 2b를 참조하면, 소오스 전극(320a) 및 드레인 전극(320b)이 형성된 기판(300) 상에 산화물을 포함하는 반도체층(330)을 형성한다. 반도체층(330)은 소오스 전극(320a) 및 드레인 전극(320b)과 전기적으로 연결될 수 있다.
또한, 반도체층(330)은 아연 산화물(ZnO)을 포함한 아연 주석 산화물(ZnSnO)로 형성할 수 있으며, 그 외, 전기 전도도 등 특성을 향상시키기 위하여 인듐(In) 또는 갈륨(Ga) 등을 도핑함으로써, 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4)을 더 포함하도록 형성할 수 있다.
이어, 반도체층(330)을 포함하는 기판(300) 상에 게이트 절연막(340)을 형성한다. 게이트 절연막(340)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다.
다음, 게이트 절연막(340)이 형성된 기판(300) 상에 크롬(Cr), 몰리브덴(Mo) 또는 알루미늄(Al)과 같은 금속막을 적층한다. 그런 다음, 포토리소그래피(photolithography) 공정을 이용해서 이를 패터닝하여 게이트 전극(350)을 형성하여 박막 트랜지스터를 완성한다.
여기서, 본 발명의 일 실시 예에서는 보조전극, 보조전극 상에 위치하는 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 예로 설명하였지만, 이와는 달리, 도 2c에 도시된 바와 같이, 보조전극(310a, 310b)의 하부에 소오스 전극 및 드레인 전극의 콘택저항 또는 배선저항을 낮춰줄 수 있는 역할을 할 수 있는 ITO 등의 투명도전막(305a, 305b)을 더 형성할 수 있다.
다음, 도 2d를 참조하면, 박막 트랜지스터가 형성된 기판(300) 상에 패시베이션막(360)을 형성한다. 패시베이션막(360)은 하부 구조의 단차를 완화시키는 역할을 할 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물 또는 실리콘 산화물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 무기물을 사용하여 형성할 수도 있다.
그런 다음, 패시베이션막(360)을 식각하여, 소오스 전극(320a) 및 드레인 전극(320b) 중 어느 하나를 노출시키는 비어홀(365)을 형성한다.
이어, 비어홀(365)을 포함하는 기판(300) 상에 ITO 또는 IZO 중 어느 하나를 적층하고 패터닝하여 제 1 전극(370)을 형성한다. 제 1 전극(370)은 비어홀(365)을 채우며 드레인 전극(320b)과 전기적으로 연결될 수 있다.
다음, 도 2e를 참조하면, 제 1 전극(370)을 포함하는 기판(300) 상에 뱅크층(380)을 형성한다. 이때, 뱅크층(380)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate)를 스핀 코팅법을 이용하여 형성할 수 있다.
다음, 상기 뱅크층(380)의 일정 영역을 식각하여 제 1 전극(370)의 일정 영역을 노출시키는 개구부(385)를 형성한다.
이어, 개구부(385)에 의해 노출된 제 1 전극(370) 상에 발광층(390)을 형성한다. 발광층(390)은 진공증착법, 레이저 열 전사법, 스크린 프린팅법 등을 이용하 여 형성할 수 있다. 또한, 발광층(390)의 상부 또는 하부에 전자주입층, 전자수송층, 정공주입층 또는 정공수송층을 더 형성할 수 있다.
다음, 발광층(390)이 형성된 기판(300) 상에 제 2 전극(400)을 형성한다. 제 2 전극(400)은 칼슘(Ca), 마그네슘(Mg), 세슘(Cs), 리튬(Li), 알루미늄-플루오르화 리튬 또는 이들의 합금을 사용할 수 있다. 이때, 제 2 전극(400)은 스퍼터링 또는 열증착법으로 형성될 수 있으며, 5 내지 100Å의 두께로 형성될 수 있다.
따라서, 전술한 공정에 의해 본 발명의 일 실시 예에 따른 박막 트랜지스터 및 이를 포함하는 표시장치를 완성한다.
이하, 본 발명의 박막 트랜지스터에 따른 실시 예들을 개시한다. 다만, 하기의 실시 예는 본 발명의 바람직한 일 실시 예일 뿐, 본 발명이 하기의 실시 예에 의해 한정되는 것은 아니다.
<실험예 1>
유리 기판 상에 몰리브덴(Mo)을 스퍼터링법으로 100nm의 두께로 증착한 후, 패터닝하여 보조전극을 형성하였다. 보조전극이 형성된 기판 상에 ITO를 스퍼터링법으로 50nm의 두께로 증착한 후, 패터닝하여 상기 보조전극을 덮는 소오스 전극 및 드레인 전극을 형성하였다. 소오스 전극 및 드레인 전극이 형성된 기판 상에 IGZO를 스퍼터링법으로 증착한 후 패터닝하여 반도체층을 형성하였다.
반도체층이 형성된 기판 상에 PECVD법을 이용하여 200nm 두께의 SiO2를 증착하여 게이트 절연막을 형성하였다. 게이트 절연막이 형성된 기판 상에 몰리브덴(Mo)을 스퍼터링법으로 100nm의 두께로 증착한 후 패터닝하여 게이트 전극을 형성하여 박막 트랜지스터를 제조하였다.
<실험예 2>
상기 실험예 1에 의해 제조된 박막 트랜지스터 상에 PECVD법을 이용하여 200nm의 SiO2 패시베이션막을 형성하였다.
<비교예 1>
유리 기판 상에 ITO를 스퍼터링법으로 50nm의 두께로 증착한 후, 패터닝하여 소오스 전극 및 드레인 전극을 형성하였다. 소오스 전극 및 드레인 전극이 형성된 기판 상에 몰리브덴(Mo)을 스퍼터링법으로 100nm의 두께로 증착한 후, 패터닝하여 보조전극을 형성하였다. 보조전극이 형성된 기판 상에 IGZO를 스퍼터링법으로 증착한 후 패터닝하여 반도체층을 형성하였다.
반도체층이 형성된 기판 상에 PECVD법을 이용하여 200nm 두께의 SiO2를 증착하여 게이트 절연막을 형성하였다. 게이트 절연막이 형성된 기판 상에 몰리브덴(Mo)을 스퍼터링법으로 100nm의 두께로 증착한 후 패터닝하여 게이트 전극을 형성하여 박막 트랜지스터를 제조하였다.
<비교예 2>
상기 비교예 1에 의해 제조된 박막 트랜지스터 상에 PECVD법을 이용하여 200nm의 SiO2 패시베이션막을 형성하였다.
상기 실험예 1, 2, 비교예 1 및 2에 의해 제조된 박막 트랜지스터의 온/오프 특성, 문턱전압, 전하 이동도를 측정하여 하기의 표 1 및 도 3a 및 3b에 나타내었다. 도 3a 및 3b의 가로축은 게이트 전압(Vg)이고, 세로축은 드레인 전류량(Id)을 나타내었다.
| 문턱 전압(V) | 전하 이동도(㎠/Vs) | |
| 비교예 1 | 8.06 | 0.706 |
| 비교예 2 | 8.02 | 0.062 |
| 실험예 1 | 3.67 | 5.100 |
| 실험예 2 | 2.11 | 4.318 |
상기 표 1, 도 3a 및 도 3b에서 나타나는 바와 같이, 본 발명의 실험예 1 및 2에 따른 박막트랜지스터는 비교예 1 및 2에 비해 문턱 전압 및 전하 이동도 특성이 향상되는 것을 알 수 있다.
보다 자세하게는, 비교예 1에 의해 제조된 박막 트랜지스터에 후속 공정으로 패시베이션막을 형성하게 되면, 비교예 2에서 나타나는 바와 같이 전하 이동도가 현저하게 저하되는 것을 알 수 있다. 그러나, 본 발명의 실험예 1에 의해 제조된 박막 트랜지스터에 후속 공정으로 패시베이션막을 형성하여도 실험예 2에서 나타나는 바와 같이 박막 트랜지스터의 특성이 현저하게 저하되지 않는 것을 알 수 있다.
따라서, 본 발명의 박막 트랜지스터 및 이를 포함하는 표시장치는 기판 상에 잔존하는 금속 잔류물을 제거하여 박막 트랜지스터의 전기적 특성이 저하되는 것을 방지할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 바와 같이, 본 발명의 박막 트랜지스터 및 이를 포함하는 표시장치는 기판 상에 잔존하는 금속 잔류물을 제거하여 박막 트랜지스터의 전기적 특성이 저하되는 것을 방지할 수 있는 이점이 있다.
Claims (10)
- 기판 상에 위치하는 보조전극;상기 보조전극을 덮는 소오스 전극 및 드레인 전극;상기 소오스 전극 및 상기 드레인 전극과 전기적으로 연결되며, 산화물을 포함하는 반도체층;상기 반도체층 상에 위치하는 게이트 절연막; 및상기 게이트 절연막 상에 위치하며, 상기 반도체층의 일정 영역과 대응되는 게이트 전극을 포함하는 박막 트랜지스터.
- 제 1항에 있어서,상기 보조전극은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 은(Ag) 또는 알루미늄(Al)인 박막 트랜지스터.
- 제 1항에 있어서,상기 소오스 전극 및 상기 드레인 전극은 ITO 또는 IZO인 박막 트랜지스터.
- 제 1항에 있어서,상기 보조전극 하부에 투명도전막을 더 포함하는 박막 트랜지스터.
- 제 1항에 있어서,상기 반도체층은 아연산화물(ZnO), 인듐아연산화물(InZnO), 인듐갈륨아연산화물(InGaZnO) 및 아연주석산화물(ZnSnO)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 박막 트랜지스터.
- 기판 상에 보조전극을 형성하는 단계;상기 보조전극을 덮는 소오스 전극 및 드레인 전극을 형성하는 단계;상기 소오스 전극 및 상기 드레인 전극과 전기적으로 연결되며, 산화물을 포함하는 반도체층을 형성하는 단계;상기 반도체층 상에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 상기 반도체층의 일정 영역과 대응되는 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
- 제 6항에 있어서,상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계는상기 보조전극을 패터닝한 후, 상기 보조전극 상에 소오스 전극 및 드레인 전극물질을 적층한 후 상기 보조전극을 덮도록 패터닝하는 박막 트랜지스터의 제조방법.
- 제 6항에 있어서,상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계는,상기 보조전극을 형성하기 이전에, 투명도전막을 더 형성하는 박막 트랜지스터의 제조방법.
- 제 6항에 있어서,상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계는,기판 상에 ITO 또는 IZO를 증착한 후 질산 또는 염산을 포함하는 식각액을 이용하여 패터닝하는 박막 트랜지스터의 제조방법.
- 기판 상에 위치하는 보조전극;상기 보조전극을 덮는 소오스 전극 및 드레인 전극;상기 소오스 전극 및 상기 드레인 전극과 전기적으로 연결되며, 산화물을 포함하는 반도체층;상기 반도체층 상에 위치하는 게이트 절연막;상기 게이트 절연막 상에 위치하며, 상기 반도체층의 일정 영역과 대응되는 게이트 전극; 및상기 소오스 전극 또는 드레인 전극 중 어느 하나와 전기적으로 연결되는 제 1 전극을 포함하는 표시장치.
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|---|---|---|---|
| KR1020070081380A KR20090016993A (ko) | 2007-08-13 | 2007-08-13 | 박막 트랜지스터 및 그 제조방법, 이를 포함하는 표시장치 |
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|---|---|---|---|
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| KR20090016993A true KR20090016993A (ko) | 2009-02-18 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100974884B1 (ko) * | 2008-05-26 | 2010-08-11 | 한국전자통신연구원 | 접촉 저항을 개선한 무인듐 투명 전도막을 포함한 다층전자 소자 및 그의 제조방법 |
| US8476106B2 (en) | 2009-03-26 | 2013-07-02 | Electronics And Telecommunications Research Institute | Transparent nonvolatile memory thin film transistor and method of manufacturing the same |
| US11049733B2 (en) | 2010-02-26 | 2021-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US12033867B2 (en) | 2010-02-26 | 2024-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
-
2007
- 2007-08-13 KR KR1020070081380A patent/KR20090016993A/ko active IP Right Grant
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