KR20100107404A - 반도체 장치 및 그 제조방법 - Google Patents

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히로키 나카무라
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니혼 유니산티스 에렉트로닉스 가부시키가이샤
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Abstract

본 발명은 한 개의 섬형상 반도체를 이용하여 인버터를 구성함으로써, 고집적의 SGT를 이용한 CMOS 인버터 회로로 이루어진 반도체 장치를 제공한다.
섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막; 제1 게이트 절연막의 주위를 둘러싼 게이트 전극; 게이트 전극의 주위를 둘러싼 제2 게이트 절연막; 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층; 섬형상 반도체층의 상부에 배치된 제1의 제1 도전형 고농도 반도체층; 섬형상 반도체층의 하부에 배치된 제2의 제1 도전형 고농도 반도체층; 통형상 반도체층의 상부에 배치된 제1의 제2 도전형 고농도 반도체층; 및 통형상 반도체층의 하부에 배치된 제2의 제2 도전형 고농도 반도체층을 갖는 것을 특징으로 하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND PRODUCTION METHOD THEREFOR}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치, 그 중에서도 MOS 트랜지스터를 사용한 집적회로는 고집적화의 일변도로 가고 있다. 이러한 고집적화에 따라, 그 안에서 사용되고 있는 MOS 트랜지스터는 나노 영역으로까지 미세화가 진행되고 있다. 디지털 회로의 기본 회로는 인버터 회로인데, 이러한 인버터 회로를 구성하는 MOS 트랜지스터의 미세화가 진행되면 누설 전류의 억제가 어렵고, 핫 캐리어 효과로 인한 신뢰성의 저하가 발생하며, 또 필요한 전류의 양을 확보하려는 요청으로부터 회로의 점유 면적을 좀처럼 줄일 수 없는 문제가 있다. 이와 같은 문제를 해결하기 위해, 기판에 대해 소스, 게이트, 드레인이 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조의 Surrounding Gate Transistor(SGT)가 제안되었고, SGT를 이용한 CMOS 인버터 회로가 제안되었다(예컨대, 비특허문헌 1).
도 1은 인버터 회로도이다. 인버터는 pMOS 트랜지스터와 nMOS 트랜지스터로 구성된다. 홀 이동도(hall mobility)는 전자 이동도(electron mobility)의 절반이므로, 인버터 회로에서 pMOS 트랜지스터의 게이트 폭은 nMOS 트랜지스터의 게이트 폭의 2배로 만들 필요가 있다. 그러므로, 종래의 SGT를 이용한 CMOS 인버터 회로는 두 개의 pMOS SGT와 한 개의 nMOS SGT로 구성되어 있다. 즉, 종래의 SGT를 이용한 CMOS 인버터 회로는 모두 세 개의 섬형상 반도체로 구성되어 있다.
S. Watanabe, K. Tsuchida, D. Takashima, Y. Oowaki, A. Nitayama, K. Hieda, H. Takato, K. Sunouchi, F. Horiguchi, K. Ohuchi, F. Masuoka, H. Hara, "A Nobel Circuit Technology with Surrounding Gate Transistors (SGT's) for Ultra High Density DRAM's", IEEE JSSC, Vol. 30, No. 9, 1995.
따라서, 본 발명은 한 개의 섬형상 반도체를 이용하여 인버터를 구성함으로써, 고집적의 SGT를 이용한 CMOS 인버터 회로로 이루어진 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 일형태에서는, 제1 섬형상 반도체층의 주위상에 적어도 일부와 접하여 제1 게이트 절연막이 존재하고, 상기 제1 게이트 절연막에 게이트 전극의 일면이 접하고, 상기 게이트 전극의 다른 면에 제2 게이트 절연막이 접하고, 상기 제2 게이트 절연막에 적어도 제2 반도체층이 접하며, 상기 제1 섬형상 반도체층의 상부에 배치된 제1의 제1 도전형 고농도 반도체층; 상기 제1 섬형상 반도체층의 하부에 배치된 제2의 제1 도전형 고농도 반도체층; 상기 제2 반도체층의 상부에 배치된 제1의 제2 도전형 고농도 반도체층; 및 상기 제2 반도체층의 하부에 배치된 제2의 제2 도전형 고농도 반도체층을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 바람직한 형태에서는, 섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막; 상기 제1 게이트 절연막의 주위를 둘러싼 게이트 전극; 상기 게이트 전극의 주위를 둘러싼 제2 게이트 절연막; 상기 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층; 상기 섬형상 반도체층의 상부에 배치된 제1의 제1 도전형 고농도 반도체층; 상기 섬형상 반도체층의 하부에 배치된 제2의 제1 도전형 고농도 반도체층; 상기 통형상 반도체층의 상부에 배치된 제1의 제2 도전형 고농도 반도체층; 및 상기 통형상 반도체층의 하부에 배치된 제2의 제2 도전형 고농도 반도체층을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 바람직한 형태에서는, 섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막; 상기 제1 게이트 절연막의 주위를 둘러싼 게이트 전극; 상기 게이트 전극의 주위를 둘러싼 제2 게이트 절연막; 상기 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층; 상기 섬형상 반도체층의 상부에 배치된 제1의 제1 도전형 고농도 반도체층; 상기 섬형상 반도체층의 하부에 배치된 제2의 제1 도전형 고농도 반도체층; 상기 통형상 반도체층의 상부에 배치된 제1의 제2 도전형 고농도 반도체층; 상기 통형상 반도체층의 하부에 배치된 제2의 제2 도전형 고농도 반도체층; 상기 제2의 제1 도전형 고농도 반도체층과 상기 제2의 제2 도전형 고농도 반도체층의 하부에 배치된 제3의 제1 도전형 고농도 반도체층; 상기 제2의 제2 도전형 고농도 반도체층과 상기 제3의 제1 도전형 고농도 반도체층의 측벽 일부에 형성된 제1 반도체와 금속의 화합물층; 상기 제1의 제1 도전형 고농도 반도체층의 상부에 형성된 제2 반도체와 금속의 화합물층; 및 상기 제1의 제2 도전형 고농도 반도체층의 상부에 형성된 제3 반도체와 금속의 화합물층을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 바람직한 형태에서는, 섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막; 상기 제1 게이트 절연막의 주위를 둘러싼 게이트 전극; 상기 게이트 전극의 주위를 둘러싼 제2 게이트 절연막; 상기 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층; 상기 섬형상 반도체층의 상부에 배치된 제1 n+형 반도체층; 상기 섬형상 반도체층의 하부에 배치된 제2 n+형 반도체층; 상기 통형상 반도체층의 상부에 배치된 제1 p+형 반도체층; 및 상기 통형상 반도체층의 하부에 배치된 제2 p+형 반도체층을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 바람직한 형태에서는, 섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막; 상기 제1 게이트 절연막의 주위를 둘러싼 게이트 전극; 상기 게이트 전극의 주위를 둘러싼 제2 게이트 절연막; 상기 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층; 상기 섬형상 반도체층의 상부에 배치된 제1 n+형 반도체층; 상기 섬형상 반도체층의 하부에 배치된 제2 n+형 반도체층; 상기 통형상 반도체층의 상부에 배치된 제1 p+형 반도체층; 상기 통형상 반도체층의 하부에 배치된 제2 p+형 반도체층; 상기 제2 n+형 반도체층과 상기 제2 p+형 반도체층의 하부에 배치된 제3 n+형 반도체층; 상기 제2 p+형 반도체층과 상기 제3 n+형 반도체층의 측벽 일부에 형성된 제1 반도체와 금속의 화합물층; 상기 제1 n+형 반도체층의 상부에 형성된 제2 반도체와 금속의 화합물층; 및 상기 제1 p+형 반도체층의 상부에 형성된 제3 반도체와 금속의 화합물층을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 바람직한 형태에서는, 상기 통형상 반도체층의 안쪽둘레 길이를 Wp로 하고, 상기 섬형상 반도체층의 바깥둘레 길이를 Wn으로 할 때, Wp≒2Wn인 것을 특징으로 하는 상기 기재된 반도체 장치이다.
또한, 본 발명의 바람직한 형태에서는, 상기 통형상 반도체층의 안지름을 Rp로 하고, 상기 섬형상 반도체층의 반지름을 Rn으로 할 때, Rp≒2Rn인 것을 특징으로 하는 상기 기재된 반도체 장치이다.
또한, 본 발명의 바람직한 형태에서는, 상기 통형상 반도체층의 채널 길이를 Lp로 하고, 상기 섬형상 반도체층의 채널 길이를 Ln으로 할 때, Lp≒Ln인 것을 특징으로 하는 상기 기재된 반도체 장치이다.
또한, 본 발명의 바람직한 형태에서는, 상기 제1 게이트 절연막은, 섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막, 상기 제1 게이트 절연막의 주위를 둘러싼 게이트 전극, 상기 섬형상 반도체층의 상부에 배치된 제1 n+형 반도체층, 및 상기 섬형상 반도체층의 하부에 배치된 제2 n+형 반도체층으로 구성되는 nMOS 트랜지스터를 인핸스먼트(enhancement)형으로 하는 절연막이고; 상기 제2 게이트 절연막은, 게이트 전극, 상기 게이트 전극의 주위를 둘러싼 제2 게이트 절연막, 상기 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층, 상기 통형상 반도체층의 상부에 배치된 제1 p+형 반도체층, 및 상기 통형상 반도체층의 하부에 배치된 제2 p+형 반도체층으로 구성되는 pMOS 트랜지스터를 인핸스먼트형으로 하는 절연막이고; 상기 게이트 전극은, nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하는 재료로 형성된 게이트 전극인 것을 특징으로 하는 상기 기재된 반도체 장치이다.
또한, 본 발명의 바람직한 형태에서는, 상기 반도체와 금속의 화합물층은 실리콘과 금속의 화합물층인 상기 기재된 반도체 장치이다.
또한, 본 발명의 바람직한 형태에서는, 상기 섬형상 반도체층은 섬형상 실리콘층이고, 상기 통형상 반도체층은 통형상 실리콘층이고, 상기 n+형 반도체층은 n+형 실리콘층이고, 상기 p+형 반도체층은 p+형 실리콘층인 것을 특징으로 하는 상기 기재된 반도체 장치이다.
또한, 본 발명의 바람직한 형태에서는, 상기 섬형상 실리콘층은 p형 또는 비도핑(non-doped) 섬형상 실리콘층이고, 상기 통형상 실리콘층은 n형 또는 비도핑 통형상 실리콘층인 것을 특징으로 하는 상기 기재된 반도체 장치이다.
또한, 본 발명의 바람직한 형태에서는, 산화막상에 형성된 p형 또는 비도핑 실리콘층에 비소를 주입하여 제3 n+형 실리콘층을 형성하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 형태에서는, n형 실리콘층을 형성하기 위한 레지스트를 형성하고, 인을 주입하여 n형 실리콘층을 형성하고, 상기 레지스트를 박리하고, 열 처리를 수행하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 형태에서는, 산화막을 퇴적시키고, 질화막을 퇴적시키고, 섬형상 실리콘층 형성을 위한 레지스트를 형성하고, 질화막, 산화막을 식각하고, 섬형상 실리콘층 형성을 위한 질화막 하드마스크를 형성하고, 상기 레지스트를 박리하고, 산화막을 퇴적시키고, 산화막을 식각하여 이후에 게이트 형성부가 되는 산화막 측벽을 형성하고, 질화막을 퇴적시키고, 질화막을 식각하여 이후에 통형상 실리콘층이 되는 질화막 측벽을 형성하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 형태에서는, 출력단자를 위한 레지스트를 형성하고, n형 또는 비도핑 실리콘층을 식각하여 출력단자부를 형성하고, 상기 레지스트를 박리하고, 산화막 측벽을 식각하고, p형 또는 비도핑 실리콘층과 n형 또는 비도핑 실리콘층을 식각하여 섬형상 실리콘층, 통형상 실리콘층을 형성하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 형태에서는, 질화막, 산화막을 박리하고, 산화막을 퇴적시키고, 산화막을 식각하여 이후의 이온 주입시에 채널을 보호하기 위한 산화막 측벽을 형성하고, 제1 n+형 실리콘층과 제2 n+형 실리콘층을 형성하기 위한 레지스트를 형성하고, 비소를 주입하여 제1 n+형 실리콘층과 제2 n+형 실리콘층을 형성하고, 상기 레지스트를 박리하고, 제1 p+형 실리콘층과 제2 p+형 실리콘층을 형성하기 위한 레지스트를 형성하고, 붕소(boron)를 주입하여 제1 p+형 실리콘층과 제2 p+형 실리콘층을 형성하고, 상기 레지스트를 박리하고, 열 처리를 수행하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 형태에서는, 산화막을 퇴적시켜 평탄화하고, 에치백을 수행하여 제1 n+형 실리콘층과 제1 p+형 실리콘층을 노출시키고, 게이트 형성부의 산화막을 식각하기 위한 레지스트를 형성하고, 게이트 형성부의 산화막을 식각하고, 상기 레지스트를 박리하고, 산화 하프늄과 같은 고유전체막 즉 제1 게이트 절연막을 퇴적시키고, 질화 티타늄, 질화 탄탈과 같은 게이트 전극을 퇴적시키고, 평탄화를 수행하고, 질화막을 퇴적시키고, 게이트 패드 형성을 위한 레지스트를 형성하고, 질화막을 식각하고, 상기 레지스트를 박리하고, 게이트 전극을 식각하고, 질화막을 퇴적시키고, 질화막을 식각하여 질화막 측벽을 형성하고, 제1 게이트 절연막을 식각하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 형태에서는, 산화막을 식각하기 위한 레지스트를 형성하고, 산화막을 건식 식각하고, 상기 레지스트를 박리하고, 산화막을 습식 식각하여 제2 p+형 실리콘층을 노출시키고, 질화막을 퇴적시키고, 질화막을 식각하여 질화막 측벽을 형성하고, 산화막을 습식 식각하여 제3 n+형 실리콘층을 노출시키고, 니켈이나 코발트와 같은 금속을 퇴적시키고, 열 처리를 수행하여 미반응 금속막을 제거함으로써, 상기 제2 p+형 실리콘층과 상기 제3 n+형 실리콘층의 측벽 일부에 제1 실리콘과 금속의 화합물층을 형성하고, 상기 제1 n+형 실리콘층의 상부에 제2 실리콘과 금속의 화합물층을 형성하고, 상기 제1 p+형 실리콘층의 상부에 제3 실리콘과 금속의 화합물층을 형성하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 형태에서는, 층간막으로서 산화막을 형성하고, 상기 제2 실리콘과 금속의 화합물층상에 콘택홀을, 상기 제3 실리콘과 금속의 화합물층상에 콘택홀을, 게이트 전극상에 콘택홀을 형성하고, 상기 제1 실리콘과 금속의 화합물층이 노출되도록 콘택홀을 형성하고, 텅스텐과 같은 금속을 퇴적시켜 콘택을 형성하고, 입력단자, 출력단자, VSS 전원선, VDD 전원선을 형성하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법이다.
본 발명에서는, 제1 섬형상 반도체층의 주위상에 적어도 일부와 접하여 제1 게이트 절연막이 존재하고, 제1 게이트 절연막에 게이트 전극의 일면이 접하고, 상기 게이트 전극의 다른 면에 제2 게이트 절연막이 접하고, 제2 게이트 절연막에 적어도 제2 반도체층이 접하며, 제1 섬형상 반도체층의 상부에 배치된 제1의 제1 도전형 고농도 반도체층; 제1 섬형상 반도체층의 하부에 배치된 제2의 제1 도전형 고농도 반도체층; 제2 반도체층의 상부에 배치된 제1의 제2 도전형 고농도 반도체층; 및 제2 반도체층의 하부에 배치된 제2의 제2 도전형 고농도 반도체층을 갖는 것을 특징으로 하는 반도체 장치를 통해 고집적의 SGT를 이용한 CMOS 인버터 회로로 이루어진 반도체 장치를 제공할 수 있다.
또한, 본 발명에서는, 섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막; 제1 게이트 절연막의 주위를 둘러싼 게이트 전극; 게이트 전극의 주위를 둘러싼 제2 게이트 절연막; 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층; 섬형상 반도체층의 상부에 배치된 제1의 제1 도전형 고농도 반도체층; 섬형상 반도체층의 하부에 배치된 제2의 제1 도전형 고농도 반도체층; 통형상 반도체층의 상부에 배치된 제1의 제2 도전형 고농도 반도체층; 및 통형상 반도체층의 하부에 배치된 제2의 제2 도전형 고농도 반도체층을 갖는 것을 특징으로 하는 반도체 장치를 통해 고집적의 SGT를 이용한 CMOS 인버터 회로로 이루어진 반도체 장치를 제공할 수 있다.
또한, 본 발명에서는, 섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막; 제1 게이트 절연막의 주위를 둘러싼 게이트 전극; 게이트 전극의 주위를 둘러싼 제2 게이트 절연막; 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층; 섬형상 반도체층의 상부에 배치된 제1의 제1 도전형 고농도 반도체층; 섬형상 반도체층의 하부에 배치된 제2의 제1 도전형 고농도 반도체층; 통형상 반도체층의 상부에 배치된 제1의 제2 도전형 고농도 반도체층; 통형상 반도체층의 하부에 배치된 제2의 제2 도전형 고농도 반도체층; 제2의 제1 도전형 고농도 반도체층과 제2의 제2 도전형 고농도 반도체층의 하부에 배치된 제3의 제1 도전형 고농도 반도체층; 제2의 제2 도전형 고농도 반도체층과 제3의 제1 도전형 고농도 반도체층의 측벽 일부에 형성된 제1 반도체와 금속의 화합물층; 제1의 제1 도전형 고농도 반도체층의 상부에 형성된 제2 반도체와 금속의 화합물층; 및 제1의 제2 도전형 고농도 반도체층의 상부에 형성된 제3 반도체와 금속의 화합물층을 갖는 것을 특징으로 하는 반도체 장치를 통해 고집적의 SGT를 이용한 CMOS 인버터 회로로 이루어진 반도체 장치를 제공할 수 있다.
또한, 본 발명에서는, 섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막; 제1 게이트 절연막의 주위를 둘러싼 게이트 전극; 게이트 전극의 주위를 둘러싼 제2 게이트 절연막; 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층; 섬형상 반도체층의 상부에 배치된 제1 n+형 반도체층; 섬형상 반도체층의 하부에 배치된 제2 n+형 반도체층; 통형상 반도체층의 상부에 배치된 제1 p+형 반도체층; 및 통형상 반도체층의 하부에 배치된 제2 p+형 반도체층을 갖는 것을 특징으로 하는 반도체 장치를 통해 고집적의 SGT를 이용한 CMOS 인버터 회로로 이루어진 반도체 장치를 제공할 수 있다.
또한, 본 발명에서는, 섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막; 제1 게이트 절연막의 주위를 둘러싼 게이트 전극; 게이트 전극의 주위를 둘러싼 제2 게이트 절연막; 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층; 섬형상 반도체층의 상부에 배치된 제1 n+형 반도체층; 섬형상 반도체층의 하부에 배치된 제2 n+형 반도체층; 통형상 반도체층의 상부에 배치된 제1 p+형 반도체층; 통형상 반도체층의 하부에 배치된 제2 p+형 반도체층; 제2 n+형 반도체층과 제2 p+형 반도체층의 하부에 배치된 제3 n+형 반도체층; 제2 p+형 반도체층과 제3 n+형 반도체층의 측벽 일부에 형성된 제1 반도체와 금속의 화합물층; 제1 n+형 반도체층의 상부에 형성된 제2 반도체와 금속의 화합물층; 및 제1 p+형 반도체층의 상부에 형성된 제3 반도체와 금속의 화합물층을 갖는 것을 특징으로 하는 반도체 장치를 통해 고집적의 SGT를 이용한 CMOS 인버터 회로로 이루어진 반도체 장치를 제공할 수 있다.
또한, 본 발명에서는, 통형상 반도체층의 안쪽둘레 길이를 Wp로 하고, 섬형상 반도체층의 바깥둘레 길이를 Wn으로 할 때, Wp≒2Wn인 것을 특징으로 하는 상기 기재된 반도체 장치를 통해 pMOS 트랜지스터의 게이트 폭이 nMOS 트랜지스터의 게이트 폭의 2배인 고집적의 SGT를 이용한 CMOS 인버터 회로로 이루어진 반도체 장치를 제공할 수 있다.
또한, 본 발명에서는, 통형상 반도체층의 안지름을 Rp로 하고, 섬형상 반도체층의 반지름을 Rn으로 할 때, Rp≒2Rn인 것을 특징으로 하는 상기 기재된 반도체 장치를 통해 pMOS 트랜지스터의 게이트 폭이 nMOS 트랜지스터의 게이트 폭의 2배인 고집적의 SGT를 이용한 CMOS 인버터 회로로 이루어진 반도체 장치를 제공할 수 있다.
또한, 본 발명에서는, 통형상 반도체층의 채널 길이를 Lp로 하고, 섬형상 반도체층의 채널 길이를 Ln으로 할 때, Lp≒Ln인 것을 특징으로 하는 상기 기재된 반도체 장치를 통해 고집적의 SGT를 이용한 CMOS 인버터 회로로 이루어진 반도체 장치를 제공할 수 있다.
또한, 본 발명의 바람직한 형태에서는, 제1 게이트 절연막은, 섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막, 제1 게이트 절연막의 주위를 둘러싼 게이트 전극, 섬형상 반도체층의 상부에 배치된 제1 n+형 반도체층, 및 섬형상 반도체층의 하부에 배치된 제2 n+형 반도체층으로 구성되는 nMOS 트랜지스터를 인핸스먼트(enhancement)형으로 하는 절연막이고; 제2 게이트 절연막은, 게이트 전극, 게이트 전극의 주위를 둘러싼 제2 게이트 절연막, 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층, 통형상 반도체층의 상부에 배치된 제1 p+형 반도체층, 및 통형상 반도체층의 하부에 배치된 제2 p+형 반도체층으로 구성되는 pMOS 트랜지스터를 인핸스먼트형으로 하는 절연막이고; 게이트 전극은, nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하는 재료로 형성된 게이트 전극인 것을 특징으로 하는 상기 기재된 반도체 장치를 통해 pMOS 트랜지스터, nMOS 트랜지스터 모두 인핸스먼트형으로 할 수 있다.
또한, 본 발명에서는, 산화막상에 형성된 p형 또는 비도핑 실리콘층에 비소를 주입하여 제3 n+형 실리콘층을 형성하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법을 통해 제3 n+형 실리콘층을 형성할 수 있다.
또한, 본 발명에서는, n형 실리콘층을 형성하기 위한 레지스트를 형성하고, 인을 주입하여 n형 실리콘층을 형성하고, 레지스트를 박리하고, 열 처리를 수행하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법을 통해 n형 실리콘층을 형성할 수 있다.
또한, 본 발명에서는, 산화막을 퇴적시키고, 질화막을 퇴적시키고, 섬형상 실리콘층 형성을 위한 레지스트를 형성하고, 질화막, 산화막을 식각하고, 섬형상 실리콘층 형성을 위한 질화막 하드마스크를 형성하고, 레지스트를 박리하고, 산화막을 퇴적시키고, 산화막을 식각하여 이후에 게이트 형성부가 되는 산화막 측벽을 형성하고, 질화막을 퇴적시키고, 질화막을 식각하여 이후에 통형상 실리콘층이 되는 질화막 측벽을 형성하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법을 통해 섬형상 실리콘층을 형성하기 위한 하드마스크와 통형상 실리콘층을 형성하기 위한 하드마스크를 형성할 수 있다.
또한, 본 발명에서는, 출력단자를 위한 레지스트를 형성하고, n형 또는 비도핑 실리콘층을 식각하여 출력단자부를 형성하고, 레지스트를 박리하고, 산화막 측벽을 식각하고, p형 또는 비도핑 실리콘층과 n형 또는 비도핑 실리콘층을 식각하여 섬형상 실리콘층, 통형상 실리콘층을 형성하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법을 통해 출력단자부, 섬형상 실리콘층, 통형상 실리콘층을 형성할 수 있다.
또한, 본 발명에서는, 질화막, 산화막을 박리하고, 산화막을 퇴적시키고, 산화막을 식각하여 이후의 이온 주입시에 채널을 보호하기 위한 산화막 측벽을 형성하고, 제1 n+형 실리콘층과 제2 n+형 실리콘층을 형성하기 위한 레지스트를 형성하고, 비소를 주입하여 제1 n+형 실리콘층과 제2 n+형 실리콘층을 형성하고, 레지스트를 박리하고, 제1 p+형 실리콘층과 제2 p+형 실리콘층을 형성하기 위한 레지스트를 형성하고, 붕소를 주입하여 제1 p+형 실리콘층과 제2 p+형 실리콘층을 형성하고, 레지스트를 박리하고, 열 처리를 수행하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법을 통해 제1 n+형 실리콘층과 제2 n+형 실리콘층 및 제1 p+형 실리콘층과 제2 p+형 실리콘층을 형성할 수 있다.
또한, 본 발명에서는, 산화막을 퇴적시켜 평탄화하고, 에치백을 수행하여 제1 n+형 실리콘층과 제1 p+형 실리콘층을 노출시키고, 게이트 형성부의 산화막을 식각하기 위한 레지스트를 형성하고, 게이트 형성부의 산화막을 식각하고, 레지스트를 박리하고, 산화 하프늄과 같은 고유전체막 즉 제1 게이트 절연막을 퇴적시키고, 질화 티타늄, 질화 탄탈과 같은 게이트 전극을 퇴적시키고, 평탄화를 수행하고, 질화막을 퇴적시키고, 게이트 패드 형성을 위한 레지스트를 형성하고, 질화막을 식각하고, 레지스트를 박리하고, 게이트 전극을 식각하고, 질화막을 퇴적시키고, 질화막을 식각하여 질화막 측벽을 형성하고, 제1 게이트 절연막을 식각하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법을 통해 제1 게이트 절연막, 게이트 전극을 형성할 수 있다.
또한, 본 발명에서는, 산화막을 식각하기 위한 레지스트를 형성하고, 산화막을 건식 식각하고, 레지스트를 박리하고, 산화막을 습식 식각하여 제2 p+형 실리콘층을 노출시키고, 질화막을 퇴적시키고, 질화막을 식각하여 질화막 측벽을 형성하고, 산화막을 습식 식각하여 제3 n+형 실리콘층을 노출시키고, 니켈이나 코발트와 같은 금속을 퇴적시키고, 열 처리를 수행하여 미반응 금속막을 제거함으로써, 제2 p+형 실리콘층과 제3 n+형 실리콘층의 측벽 일부에 제1 실리콘과 금속의 화합물층을 형성하고, 제1 n+형 실리콘층의 상부에 제2 실리콘과 금속의 화합물층을 형성하고, 제1 p+형 실리콘층의 상부에 제3 실리콘과 금속의 화합물층을 형성하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법을 통해 제2 p+형 실리콘층과 제3 n+형 실리콘층의 측벽 일부에 제1 실리콘과 금속의 화합물층을 형성하고, 제1 n+형 실리콘층의 상부에 제2 실리콘과 금속의 화합물층을 형성하고, 제1 p+형 실리콘층의 상부에 제3 실리콘과 금속의 화합물층을 형성할 수 있다.
또한, 본 발명에서는, 층간막으로서 산화막을 형성하고, 제2 실리콘과 금속의 화합물층상에 콘택홀을, 제3 실리콘과 금속의 화합물층상에 콘택홀을, 게이트 전극상에 콘택홀을 형성하고, 제1 실리콘과 금속의 화합물층이 노출되도록 콘택홀을 형성하고, 텅스텐과 같은 금속을 퇴적시켜 콘택을 형성하고, 입력단자, 출력단자, VSS 전원선, VDD 전원선을 형성하는 것을 포함하는 상기 기재된 반도체 장치의 제조방법을 통해 콘택을 형성하고, 입력단자, 출력단자, VSS 전원선, VDD 전원선을 형성할 수 있다.
도 1은 인버터 회로도이다.
도 2의 (a)는 본 발명에 따른 반도체 장치의 평면도, (b)는 본 발명에 따른 반도체 장치의 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 Y-Y' 단면도이다.
도 3은 도 2의 Z 위치의 단면 평면도이다.
도 4의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 5의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 6의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 7의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 8의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 9의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 10의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 11의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 12의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 13의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 14의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 15의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 16의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 17의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 18의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 19의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 20의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 21의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 22의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 23의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 24의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 25의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 26의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 27의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 28의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 29의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 30의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 31의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 32의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 33의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 34의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 35의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 36의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 37의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 38의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 39의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 40의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 41의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 42의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 43의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 44의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 45의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 46의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 47의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 48의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 49의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 50의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 51의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 52의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 53의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 54의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
도 55의 (a)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도, (b)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y-Y' 단면도이다.
본 발명에 따른 반도체 장치의 평면도와 단면 구조를 각각 도 2의 (a), (b), (c), 도 3에 나타낸다. 도 2의 (a)는 평면도이고, 도 2의 (b)는 X-X' 단면도, 도 2의 (c)는 Y-Y' 단면도이고, 도 3은 도 2의 Z 위치의 단면 평면도이다.
이 실시예에서는, 섬형상 실리콘층(104)의 주위를 둘러싼 제1 게이트 절연막(105), 제1 게이트 절연막(105)의 주위를 둘러싼 게이트 전극(106), 게이트 전극(106)의 주위를 둘러싼 제2 게이트 절연막(105), 제2 게이트 절연막(105)의 주위를 둘러싼 통형상 실리콘층(107), 섬형상 실리콘층(104)의 상부에 배치된 제1 n+형 실리콘층(121), 섬형상 실리콘층(104)의 하부에 배치된 제2 n+형 실리콘층(103), 통형상 실리콘층(107)의 상부에 배치된 제1 p+형 실리콘층(108), 통형상 실리콘층(107)의 하부에 배치된 제2 p+형 실리콘층(109), 제2 n+형 실리콘층(103)과 제2 p+형 실리콘층(109)의 하부에 배치된 제3 n+형 실리콘층(102), 제2 p+형 실리콘층(109)과 제3 n+형 실리콘층(102)의 측벽 일부에 형성된 제1 실리콘과 금속의 화합물층(110), 제1 n+형 실리콘층(121)의 상부에 형성된 제2 실리콘과 금속의 화합물층(112), 및 제1 p+형 실리콘층(108)의 상부에 형성된 제3 실리콘과 금속의 화합물층(111)이 형성된다.
섬형상 실리콘층(104)의 주위를 둘러싼 제1 게이트 절연막(105), 제1 게이트 절연막(105)의 주위를 둘러싼 게이트 전극(106), 섬형상 실리콘층(104)의 상부에 배치된 제1 n+형 실리콘층(121), 및 섬형상 실리콘층(104)의 하부에 배치된 제2 n+형 실리콘층(103)으로 nMOS 트랜지스터(129)가 형성되고, 게이트 전극(106), 게이트 전극(106)의 주위를 둘러싼 제2 게이트 절연막(105), 제2 게이트 절연막(105)의 주위를 둘러싼 통형상 실리콘층(107), 통형상 실리콘층(107)의 상부에 배치된 제1 p+형 실리콘층(108), 및 통형상 실리콘층(107)의 하부에 배치된 제2 p+형 실리콘층(109)으로 pMOS 트랜지스터(130)가 형성된다.
게이트 전극(106)에 접속하도록 콘택(122)이 형성되고, 콘택(122)에 접속하도록 입력단자(123)가 형성된다. 제1 실리콘과 금속의 화합물층(110)에 접속하도록 콘택(124)이 형성되고, 콘택(124)에 접속하도록 출력단자(125)가 형성된다. 제2 실리콘과 금속의 화합물층(112)에 접속하도록 콘택(113)이 형성되고, 콘택(113)에 접속하도록 VSS 전원선(116)이 형성된다. 제3 실리콘과 금속의 화합물층(111)에 접속하도록 콘택(114)이 형성되고, 콘택(114)에 접속하도록 VDD 전원선(117)이 형성된다. 층간막으로서 산화막(118)이 형성된다.
통형상 실리콘층(107)의 안쪽둘레 길이를 Wp로 하고, 섬형상 실리콘층(104)의 바깥둘레 길이를 Wn으로 할 때, Wp≒2Wn으로 함으로써, pMOS 트랜지스터의 게이트 폭을 nMOS 트랜지스터의 게이트 폭의 2배로 만들 수 있다. 또한, 통형상 실리콘층(107)의 안지름을 Rp로 하고, 섬형상 실리콘층(104)의 반지름을 Rn으로 할 때, Rp≒2Rn으로 함으로써, pMOS 트랜지스터의 게이트 폭을 nMOS 트랜지스터의 게이트 폭의 2배로 만들 수 있다. 또한, 이때 통형상 실리콘층의 채널 길이를 Lp로 하고, 섬형상 실리콘층의 채널 길이를 Ln으로 할 때, Lp≒Ln인 것이 바람직하다.
이하에, 본 발명에 따른 반도체 장치의 구조를 형성하기 위한 제조공정의 일례를 도 4 내지 도 55를 참조하여 설명한다. 또, 이들 도면에서는 동일한 구성요소에 대해서는 동일한 부호가 부여되어 있다. 도 4 내지 도 55는 본 발명에 따른 반도체 장치의 제조예를 나타내고 있다. (a)는 평면도, (b)는 X-X' 단면도, (c)는 Y-Y' 단면도를 나타내고 있다.
도 4를 참조하면, 산화막(101)상에 형성된 p형 또는 비도핑 실리콘층(104)에 비소를 주입하여 제3 n+형 실리콘층(102)을 형성한다.
도 5를 참조하면, n형 실리콘층을 형성하기 위한 레지스트(201)를 형성한다. 비도핑을 이용할 경우, 이 공정은 불필요하다.
도 6을 참조하면, 인을 주입하여 n형 또는 비도핑 실리콘층(107)을 형성한다. 비도핑을 이용할 경우, 이 공정은 불필요하다.
도 7을 참조하면, 레지스트(201)를 박리하고, 열 처리를 수행한다. 비도핑을 이용할 경우, 이 공정은 불필요하다.
도 8을 참조하면, 산화막(202)을 퇴적시키고, 질화막(203)을 퇴적시킨다.
도 9를 참조하면, 섬형상 실리콘층 형성을 위한 레지스트(204)를 형성한다.
도 10을 참조하면, 질화막(203), 산화막(202)을 식각한다.
도 11을 참조하면, 레지스트(204)를 박리한다.
도 12를 참조하면, 산화막(205)을 퇴적시킨다. 이때, 산화막 두께는 이후의 산화막 식각 후에 질화막(203)의 반지름과 동일한 측벽의 폭이 되는 막두께가 바람직하다.
도 13을 참조하면, 산화막(205)을 식각하여 산화막 측벽을 형성한다. 이 산화막 측벽부가 이후에 게이트 형성부가 된다.
도 14를 참조하면, 질화막(206)을 퇴적시킨다. 이때, 질화막 두께는 이후의 질화막 에치백 후에 원하는 통형상 실리콘층의 두께가 되는 막두께가 바람직하다.
도 15를 참조하면, 질화막(206)을 식각하여 질화막 측벽을 형성한다. 이 질화막 측벽부가 이후에 통형상 실리콘층이 된다.
도 16을 참조하면, 출력단자를 위한 레지스트(207)를 형성한다.
도 17을 참조하면, n형 또는 비도핑 실리콘층(107)을 식각하여 출력단자부를 형성한다.
도 18을 참조하면, 레지스트(207)를 박리한다.
도 19를 참조하면, 잔여 산화막(205), 즉 산화막 측벽을 제거한다.
도 20을 참조하면, p형 또는 비도핑 실리콘층(104)과 n형 또는 비도핑 실리콘층(107)을 식각하여 섬형상 실리콘층(104), 통형상 실리콘층(107)을 형성한다.
도 21을 참조하면, 질화막(203, 206), 산화막(202)을 박리한다.
도 22를 참조하면, 산화막(208)을 퇴적시킨다.
도 23을 참조하면, 산화막(208)을 식각하여 이후의 이온 주입시에 채널을 보호하기 위한 산화막 측벽(126, 210, 209, 211)을 형성한다.
도 24를 참조하면, 제1 n+형 실리콘층과 제2 n+형 실리콘층을 형성하기 위한 레지스트(212)를 형성한다.
도 25를 참조하면, 비소를 주입하여 제1 n+형 실리콘층(121)과 제2 n+형 실리콘층(103)을 형성한다.
도 26을 참조하면, 레지스트(212)를 박리한다.
도 27을 참조하면, 제1 p+형 실리콘층과 제2 p+형 실리콘층을 형성하기 위한 레지스트(213)를 형성한다.
도 28을 참조하면, 붕소를 주입하여 제1 p+형 실리콘층(108)과 제2 p+형 실리콘층(109)을 형성한다.
도 29를 참조하면, 레지스트(213)를 박리하고, 열 처리를 수행한다.
도 30을 참조하면, 산화막을 퇴적시켜 평탄화하고, 에치백을 수행하여 제1 n+형 실리콘층(121)과 제1 p+형 실리콘층(108)을 노출시킨다. 이때, 통형상 실리콘층(107)의 외측에 산화막(127), 통형상 실리콘층(107)의 내측에 산화막(119)이 형성된다.
도 31을 참조하면, 게이트 형성부의 산화막을 식각하기 위한 레지스트(214)를 형성한다.
도 32를 참조하면, 게이트 형성부의 산화막을 식각한다.
도 33을 참조하면, 레지스트(214)를 박리한다.
도 34를 참조하면, 산화 하프늄과 같은 고유전체막 즉 제1 게이트 절연막(105)을 퇴적시키고, 질화 티타늄, 질화 탄탈과 같은 게이트 전극(106)을 퇴적시키고, 평탄화를 수행한다.
도 35를 참조하면, 질화막(128)을 퇴적시킨다.
도 36을 참조하면, 게이트 패드 형성을 위한 레지스트(215)를 형성한다.
도 37을 참조하면, 질화막(128)을 식각한다.
도 38을 참조하면, 레지스트(215)를 박리한다.
도 39를 참조하면, 게이트 전극(106)을 식각한다.
도 40을 참조하면, 질화막(115)을 퇴적시킨다.
도 41을 참조하면, 질화막(115)을 식각하여 질화막 측벽(115)을 형성한다.
도 42를 참조하면, 제1 게이트 절연막(105)을 식각한다.
도 43을 참조하면, 산화막(127)을 식각하기 위한 레지스트(216)를 형성한다.
도 44를 참조하면, 산화막(127)을 건식 식각한다.
도 45를 참조하면, 레지스트(216)를 박리한다.
도 46을 참조하면, 산화막(127)을 습식 식각하여 제2 p+형 실리콘층(109)을 노출시킨다.
도 47을 참조하면, 질화막(120)을 퇴적시킨다.
도 48을 참조하면, 질화막(120)을 식각하여 질화막 측벽(120)을 형성한다.
도 49를 참조하면, 산화막(127)을 습식 식각하여 제3 n+형 실리콘층(102)을 노출시킨다.
도 50을 참조하면, 니켈이나 코발트와 같은 금속을 퇴적시키고, 열 처리를 수행하여 미반응 금속막을 제거함으로써, 제2 p+형 실리콘층(109)과 제3 n+형 실리콘층(102)의 측벽 일부에 제1 실리콘과 금속의 화합물층(110)을 형성하고, 제1 n+형 실리콘층(121)의 상부에 제2 실리콘과 금속의 화합물층(112)을 형성하고, 제1 p+형 실리콘층(108)의 상부에 제3 실리콘과 금속의 화합물층(111)을 형성한다.
도 51을 참조하면, 층간막으로서 산화막(118)을 형성한다.
도 52를 참조하면, 제2 실리콘과 금속의 화합물층(112)상에 콘택홀(218)을, 제3 실리콘과 금속의 화합물층(111)상에 콘택홀(217)을, 게이트 전극(106)상에 콘택홀(219)을 형성한다.
도 53을 참조하면, 제1 실리콘과 금속의 화합물층(110)이 노출되도록 콘택홀(220)을 형성한다.
도 54를 참조하면, 텅스텐과 같은 금속을 퇴적시켜 콘택(113, 114, 122, 124)을 형성한다.
도 55를 참조하면, 입력단자(123), 출력단자(125), VSS 전원선(116), VDD 전원선(117)이 형성된다.
101, 118, 119, 127, 202, 205, 208: 산화막
102: 제3 n+형 실리콘층
103: 제2 n+형 실리콘층
104: p형 또는 비도핑 실리콘층, 섬형상 실리콘층
105: 제1 게이트 절연막, 제2 게이트 절연막
106: 게이트 전극
107: n형 또는 비도핑 실리콘층, 통형상 실리콘층
108: 제1 p+형 실리콘층
109: 제2 p+형 실리콘층
110: 제1 실리콘과 금속의 화합물층
111: 제3 실리콘과 금속의 화합물층
112: 제2 실리콘과 금속의 화합물층
113, 114, 122, 124: 콘택
115, 120: 질화막, 질화막 측벽
116: VSS 전원선
117: VDD 전원선
121: 제1 n+형 실리콘층
123: 입력단자
125: 출력단자
126, 209, 210, 211: 산화막 측벽
128, 203, 206: 질화막
129: nMOS 트랜지스터
130: pMOS 트랜지스터
201, 204, 207, 212, 213, 214, 215, 216: 레지스트
217, 218, 219, 220: 콘택홀

Claims (20)

  1. 제1 섬형상 반도체층의 주위상에 적어도 일부와 접하여 제1 게이트 절연막이 존재하고,
    상기 제1 게이트 절연막에 게이트 전극의 일면이 접하고,
    상기 게이트 전극의 다른 면에 제2 게이트 절연막이 접하고,
    상기 제2 게이트 절연막에 적어도 제2 반도체층이 접하며,
    상기 제1 섬형상 반도체층의 상부에 배치된 제1의 제1 도전형 고농도 반도체층;
    상기 제1 섬형상 반도체층의 하부에 배치된 제2의 제1 도전형 고농도 반도체층;
    상기 제2 반도체층의 상부에 배치된 제1의 제2 도전형 고농도 반도체층; 및
    상기 제2 반도체층의 하부에 배치된 제2의 제2 도전형 고농도 반도체층을 갖는
    반도체 장치.
  2. 섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막;
    상기 제1 게이트 절연막의 주위를 둘러싼 게이트 전극;
    상기 게이트 전극의 주위를 둘러싼 제2 게이트 절연막;
    상기 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층;
    상기 섬형상 반도체층의 상부에 배치된 제1의 제1 도전형 고농도 반도체층;
    상기 섬형상 반도체층의 하부에 배치된 제2의 제1 도전형 고농도 반도체층;
    상기 통형상 반도체층의 상부에 배치된 제1의 제2 도전형 고농도 반도체층; 및
    상기 통형상 반도체층의 하부에 배치된 제2의 제2 도전형 고농도 반도체층을 갖는
    반도체 장치.
  3. 섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막;
    상기 제1 게이트 절연막의 주위를 둘러싼 게이트 전극;
    상기 게이트 전극의 주위를 둘러싼 제2 게이트 절연막;
    상기 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층;
    상기 섬형상 반도체층의 상부에 배치된 제1의 제1 도전형 고농도 반도체층;
    상기 섬형상 반도체층의 하부에 배치된 제2의 제1 도전형 고농도 반도체층;
    상기 통형상 반도체층의 상부에 배치된 제1의 제2 도전형 고농도 반도체층;
    상기 통형상 반도체층의 하부에 배치된 제2의 제2 도전형 고농도 반도체층;
    상기 제2의 제1 도전형 고농도 반도체층과 상기 제2의 제2 도전형 고농도 반도체층의 하부에 배치된 제3의 제1 도전형 고농도 반도체층;
    상기 제2의 제2 도전형 고농도 반도체층과 상기 제3의 제1 도전형 고농도 반도체층의 측벽 일부에 형성된 제1 반도체와 금속의 화합물층;
    상기 제1의 제1 도전형 고농도 반도체층의 상부에 형성된 제2 반도체와 금속의 화합물층; 및
    상기 제1의 제2 도전형 고농도 반도체층의 상부에 형성된 제3 반도체와 금속의 화합물층을 갖는
    반도체 장치.
  4. 섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막;
    상기 제1 게이트 절연막의 주위를 둘러싼 게이트 전극;
    상기 게이트 전극의 주위를 둘러싼 제2 게이트 절연막;
    상기 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층;
    상기 섬형상 반도체층의 상부에 배치된 제1 n+형 반도체층;
    상기 섬형상 반도체층의 하부에 배치된 제2 n+형 반도체층;
    상기 통형상 반도체층의 상부에 배치된 제1 p+형 반도체층; 및
    상기 통형상 반도체층의 하부에 배치된 제2 p+형 반도체층을 갖는
    반도체 장치.
  5. 섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막;
    상기 제1 게이트 절연막의 주위를 둘러싼 게이트 전극;
    상기 게이트 전극의 주위를 둘러싼 제2 게이트 절연막;
    상기 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층;
    상기 섬형상 반도체층의 상부에 배치된 제1 n+형 반도체층;
    상기 섬형상 반도체층의 하부에 배치된 제2 n+형 반도체층;
    상기 통형상 반도체층의 상부에 배치된 제1 p+형 반도체층;
    상기 통형상 반도체층의 하부에 배치된 제2 p+형 반도체층;
    상기 제2 n+형 반도체층과 상기 제2 p+형 반도체층의 하부에 배치된 제3 n+형 반도체층;
    상기 제2 p+형 반도체층과 상기 제3 n+형 반도체층의 측벽 일부에 형성된 제1 반도체와 금속의 화합물층;
    상기 제1 n+형 반도체층의 상부에 형성된 제2 반도체와 금속의 화합물층; 및
    상기 제1 p+형 반도체층의 상부에 형성된 제3 반도체와 금속의 화합물층을 갖는
    반도체 장치.
  6. 제4항 또는 제5항에 있어서,
    상기 통형상 반도체층의 안쪽둘레 길이를 Wp로 하고, 상기 섬형상 반도체층의 바깥둘레 길이를 Wn으로 할 때, Wp≒2Wn인
    반도체 장치.
  7. 제4항 또는 제5항에 있어서,
    상기 통형상 반도체층의 안지름을 Rp로 하고, 상기 섬형상 반도체층의 반지름을 Rn으로 할 때, Rp≒2Rn인
    반도체 장치.
  8. 제4항 또는 제5항에 있어서,
    상기 통형상 반도체층의 채널 길이를 Lp로 하고, 상기 섬형상 반도체층의 채널 길이를 Ln으로 할 때, Lp≒Ln인
    반도체 장치.
  9. 제4항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 게이트 절연막은,
    섬형상 반도체층의 주위를 둘러싼 제1 게이트 절연막;
    상기 제1 게이트 절연막의 주위를 둘러싼 게이트 전극;
    상기 섬형상 반도체층의 상부에 배치된 제1 n+형 반도체층; 및
    상기 섬형상 반도체층의 하부에 배치된 제2 n+형 반도체층으로 구성되는 nMOS 트랜지스터를 인핸스먼트형으로 하는 절연막이고,
    상기 제2 게이트 절연막은,
    게이트 전극;
    상기 게이트 전극의 주위를 둘러싼 제2 게이트 절연막;
    상기 제2 게이트 절연막의 주위를 둘러싼 통형상 반도체층;
    상기 통형상 반도체층의 상부에 배치된 제1 p+형 반도체층; 및
    상기 통형상 반도체층의 하부에 배치된 제2 p+형 반도체층으로 구성되는 pMOS 트랜지스터를 인핸스먼트형으로 하는 절연막이고,
    상기 게이트 전극은,
    nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하는 재료로 형성된 게이트 전극인
    반도체 장치.
  10. 제5항에 있어서,
    상기 반도체와 금속의 화합물층은 실리콘과 금속의 화합물층인
    반도체 장치.
  11. 제4항 내지 제10항 중 어느 한 항에 있어서,
    상기 섬형상 반도체층은 섬형상 실리콘층이고,
    상기 통형상 반도체층은 통형상 실리콘층이고,
    상기 n+형 반도체층은 n+형 실리콘층이고,
    상기 p+형 반도체층은 p+형 실리콘층인
    반도체 장치.
  12. 제11항에 있어서,
    상기 섬형상 실리콘층은 p형 또는 비도핑 섬형상 실리콘층이고,
    상기 통형상 실리콘층은 n형 또는 비도핑 통형상 실리콘층인
    반도체 장치.
  13. 산화막상에 형성된 p형 또는 비도핑 실리콘층에 비소를 주입하여 제3 n+형 실리콘층을 형성하는 것을 포함하는
    제12항에 따른 반도체 장치의 제조방법.
  14. 제13항에 있어서,
    n형 실리콘층을 형성하기 위한 레지스트를 형성하고, 인을 주입하여 n형 실리콘층을 형성하고, 상기 레지스트를 박리하고, 열 처리를 수행하는 것을 포함하는
    반도체 장치의 제조방법.
  15. 제13항 또는 제14항에 있어서,
    산화막을 퇴적시키고, 질화막을 퇴적시키고, 섬형상 실리콘층 형성을 위한 레지스트를 형성하고,
    질화막, 산화막을 식각하고, 섬형상 실리콘층 형성을 위한 질화막 하드마스크를 형성하고, 상기 레지스트를 박리하고,
    산화막을 퇴적시키고, 산화막을 식각하여 이후에 게이트 형성부가 되는 산화막 측벽을 형성하고,
    질화막을 퇴적시키고, 질화막을 식각하여 이후에 통형상 실리콘층이 되는 질화막 측벽을 형성하는 것을 포함하는
    반도체 장치의 제조방법.
  16. 제15항에 있어서,
    출력단자를 위한 레지스트를 형성하고,
    n형 또는 비도핑 실리콘층을 식각하여 출력단자부를 형성하고,
    상기 레지스트를 박리하고, 산화막 측벽을 식각하고,
    p형 또는 비도핑 실리콘층과 n형 또는 비도핑 실리콘층을 식각하여 섬형상 실리콘층, 통형상 실리콘층을 형성하는 것을 포함하는
    반도체 장치의 제조방법.
  17. 제16항에 있어서,
    질화막, 산화막을 박리하고,
    산화막을 퇴적시키고, 산화막을 식각하여 이후의 이온 주입시에 채널을 보호하기 위한 산화막 측벽을 형성하고, 제1 n+형 실리콘층과 제2 n+형 실리콘층을 형성하기 위한 레지스트를 형성하고,
    비소를 주입하여 제1 n+형 실리콘층과 제2 n+형 실리콘층을 형성하고,
    상기 레지스트를 박리하고,
    제1 p+형 실리콘층과 제2 p+형 실리콘층을 형성하기 위한 레지스트를 형성하고,
    붕소를 주입하여 제1 p+형 실리콘층과 제2 p+형 실리콘층을 형성하고, 상기 레지스트를 박리하고, 열 처리를 수행하는 것을 포함하는
    반도체 장치의 제조방법.
  18. 제17항에 있어서,
    산화막을 퇴적시켜 평탄화하고, 에치백을 수행하여 제1 n+형 실리콘층과 제1 p+형 실리콘층을 노출시키고, 게이트 형성부의 산화막을 식각하기 위한 레지스트를 형성하고, 게이트 형성부의 산화막을 식각하고, 상기 레지스트를 박리하고,
    산화 하프늄과 같은 고유전체막 즉 제1 게이트 절연막을 퇴적시키고, 질화 티타늄, 질화 탄탈과 같은 게이트 전극을 퇴적시키고, 평탄화를 수행하고, 질화막을 퇴적시키고, 게이트 패드 형성을 위한 레지스트를 형성하고, 질화막을 식각하고, 상기 레지스트를 박리하고, 게이트 전극을 식각하고, 질화막을 퇴적시키고, 질화막을 식각하여 질화막 측벽을 형성하고, 제1 게이트 절연막을 식각하는 것을 포함하는
    반도체 장치의 제조방법.
  19. 제18항에 있어서,
    산화막을 식각하기 위한 레지스트를 형성하고, 산화막을 건식 식각하고, 상기 레지스트를 박리하고, 산화막을 습식 식각하여 제2 p+형 실리콘층을 노출시키고, 질화막을 퇴적시키고, 질화막을 식각하여 질화막 측벽을 형성하고, 산화막을 습식 식각하여 제3 n+형 실리콘층을 노출시키고, 니켈이나 코발트와 같은 금속을 퇴적시키고, 열 처리를 수행하여 미반응 금속막을 제거함으로써, 상기 제2 p+형 실리콘층과 상기 제3 n+형 실리콘층의 측벽 일부에 제1 실리콘과 금속의 화합물층을 형성하고, 상기 제1 n+형 실리콘층의 상부에 제2 실리콘과 금속의 화합물층을 형성하고, 상기 제1 p+형 실리콘층의 상부에 제3 실리콘과 금속의 화합물층을 형성하는 것을 포함하는
    반도체 장치의 제조방법.
  20. 제19항에 있어서,
    층간막으로서 산화막을 형성하고, 상기 제2 실리콘과 금속의 화합물층상에 콘택홀을, 상기 제3 실리콘과 금속의 화합물층상에 콘택홀을, 게이트 전극상에 콘택홀을 형성하고, 상기 제1 실리콘과 금속의 화합물층이 노출되도록 콘택홀을 형성하고, 텅스텐과 같은 금속을 퇴적시켜 콘택을 형성하고, 입력단자, 출력단자, VSS 전원선, VDD 전원선을 형성하는 것을 포함하는
    반도체 장치의 제조방법.
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