KR20100086995A

KR20100086995A - 전원 장치

Info

Publication number: KR20100086995A
Application number: KR1020107009740A
Authority: KR
Inventors: 다까쯔구 와찌
Original assignee: 로무 가부시키가이샤
Priority date: 2007-11-02
Filing date: 2008-10-16
Publication date: 2010-08-02
Also published as: WO2009057453A1; US20100176776A1; JP5118940B2; CN101689803A; TW200937824A; JP2009118578A; US8330440B2

Abstract

펄스 폭 변조 신호에 의해 스위칭 제어됨으로써, 입력 신호에 기초하여 구형파 형상의 스위치 전압을 출력하는 출력 트랜지스터와, 소정의 기준 전압을 생성하는 기준 전압 생성 회로와, 상기 스위치 전압에 의존하는 피드백 전압과, 상기 기준 전압이 입력되고, 양자의 차분을 증폭하여 오차 전압을 생성시킴과 함께, 상기 피드백 전압과 상기 기준 전압에 기초하여 내부에 생성되는 전류 신호에 따라서, 자신의 게인을 변화시키는 에러 앰프와, 발진 신호를 생성하는 발진기와, 상기 발진 신호와 상기 오차 전압이 입력되고, 이들을 비교함으로써 상기 펄스 폭 변조 신호를 출력하는 비교기를 갖는 전원 장치가 제공된다.

Description

전원 장치{POWER SUPPLY DEVICE}

본 발명은, 입력 전압으로부터 원하는 출력 전압을 생성하는 전원 장치에 관한 것이다.

종래부터, 입력 전압으로부터 원하는 출력 전압을 생성하는 수단으로서는, 고정밀도로 고효율이 얻어지는 스위칭 전원 장치가 널리 일반적으로 이용되고 있다.

또한, 상기에 관련되는 종래 기술의 일례로서는, 본원 출원인에 의한 특허 문헌 1, 2를 예로 들 수 있다.

특허 문헌 1 : 일본 특허 공개 제2002-172938호 공보 특허 문헌 2 : 일본 특허 공개 제2002-199406호 공보

그런데, 상기의 스위칭 전원 장치는, 스위칭 동작에 의해 얻어진 펄스 전압을 LC 필터로 평활화하여, 원하는 출력 전압을 생성한다. 그 때문에, 출력 전압의 발진을 방지하기 위해서는, 출력 전압의 피드백 제어 시에 적절한 위상 보상을 행할 필요가 있어, 종래의 스위칭 전원 장치에서는, LC 필터를 구성하는 인덕터와 출력 커패시터, 혹은, 에러 앰프(error amplifier)에 접속되는 위상 보상용의 저항과 커패시터와 같은, 고가이고 대형의 소자를 이용하지 않으면 안 되어, 비용 증가나 장치 규모의 증대가 초래되었다.

본 발명은, 상기의 문제점을 감안하여, 출력 전압의 피드백 제어 시에 적절한 위상 보상을 행하는 것이 가능한 전원 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명에 따른 전원 장치는, 펄스 폭 변조 신호에 의해 스위칭 제어됨으로써 입력 신호에 기초하여 구형파 형상의 스위치 전압을 출력하는 출력 트랜지스터와; 소정의 기준 전압을 생성하는 기준 전압 생성 회로와; 상기 스위치 전압에 의존하는 피드백 전압과, 상기 기준 전압이 입력되고, 양자의 차분을 증폭하여 오차 전압을 생성시킴과 함께, 상기 피드백 전압과 상기 기준 전압에 기초하여 내부에 생성되는 전류 신호에 따라서, 자신의 게인을 변화시키는 에러 앰프와; 발진 신호를 생성하는 발진기와; 상기 발진 신호와 상기 오차 전압이 입력되고, 이들을 비교함으로써 상기 펄스 폭 변조 신호를 출력하는 비교기를 포함하여 이루어지는 구성(제1 구성)으로 되어 있다.

또한, 상기 제1 구성으로 이루어지는 전원 장치에서, 상기 에러 앰프는, 상기 기준 전압과, 상기 피드백 전압이 입력되고, 전압 신호를 출력하는 입력단과; 상기 입력단의 전압 신호가 입력되고, 상기 전압 신호를 전류 신호로 변환하는 출력단을 갖고 이루어지고, 상기 출력단의 내부에는, 상기 전류 신호의 주파수에 기초하여 그 임피던스가 변화하는 부스트 회로(boost circuit)가 삽입되어 있는 구성(제2 구성)으로 하면 된다.

또한, 상기 제2 구성으로 이루어지는 전원 장치에서, 상기 출력단은, 전류 미러를 갖는 구성으로서, 상기 입력단의 전압 신호가 상기 전류 미러의 입력측 트랜지스터에 입력되고, 상기 전류 미러의 출력측 트랜지스터와 접지단 사이에, 상기 부스트 회로가 삽입되어 있는 구성(제3 구성)으로 하면 된다.

또한, 상기 제3 구성으로 이루어지는 전원 장치에서, 상기 부스트 회로는, 저항과 커패시터를 병렬 접속하여 이루어지는 구성(제4 구성)으로 하면 된다.

또한, 본 발명에 따른 전원 장치는, 펄스 폭 변조 신호에 의해 스위칭 제어됨으로써 입력 신호에 기초하여 구형파 형상의 스위치 전압을 출력하는 출력 트랜지스터와; 상기 스위치 전압을 출력하는 제1 단자와; 소정의 기준 전압을 생성하는 기준 전압 생성 회로와; 상기 스위치 전압에 의존하는 피드백 전압이 입력되는 제2 단자와; 상기 제2 단자로부터 입력된 상기 피드백 전압과, 상기 기준 전압이 입력되고, 양자의 차분을 증폭하여 오차 전압을 생성시킴과 함께, 상기 피드백 전압과 상기 기준 전압에 기초하여 내부에 생성되는 전류 신호에 따라서, 자신의 게인을 변화시키는 에러 앰프와; 발진 신호를 생성하는 발진기와; 상기 발진 신호와 상기 오차 전압이 입력되고, 이들을 비교함으로써 상기 펄스 폭 변조 신호를 출력하는 비교기를 포함하여 이루어지는 구성(제5 구성)으로 되어 있다.

또한, 상기 제5 구성으로 이루어지는 전원 장치는, 또한, 상기 제1 단자에 일단이 접속되는 인덕터와; 상기 인덕터의 타단에 접속되는 캐패시터를 포함하여 이루어지고, 상기 인덕터의 타단으로부터 부하에 출력 전압을 출력하는 구성(제6 구성)으로 하면 된다.

또한, 상기 제6 구성으로 이루어지는 전원 장치는, 상기 인덕터의 인덕턴스값이 1.5[μH]이며, 상기 캐패시터의 용량값이 10[μF]인 구성(제7 구성)으로 하면 된다.

본 발명에 따른 전원 장치이면, 저렴한 구성이면서, 출력 전압의 피드백 제어 시에 적절한 위상 보상을 행하는 것이 가능하게 된다.

도 1은 본 발명에 따른 반도체 장치의 일 실시 형태를 도시하는 블록도.
도 2는 반도체 장치(10)의 외형 치수도.
도 3은 외부 단자의 핀 번호, 단자명, 및, 기능을 도시한 대응표.
도 4는 외부 단자의 핀 번호, 단자명, 등가 회로, 및, 기능을 도시한 대응표.
도 5는 외부 단자의 단자 처리를 설명하기 위한 응용 회로도.
도 6은 반도체 장치(10)의 전기적 특성을 도시하는 표.
도 7은 리셋부(B)의 기동 동작을 설명하기 위한 타이밍차트.
도 8은 출력 전압의 기동 파형을 도시하는 타이밍차트.
도 9는 DC/DC 컨버터부(A)의 과전류 검출 동작을 설명하기 위한 타이밍차트.
도 10은 LED 드라이버부(C)에 내장된 전류 리미트 회로(C3)의 하나의 구성예를 도시하는 회로도.
도 11은 출력 전류 ILEDO와 출력 전압 LEDO의 관계를 도시하는 상관도.
도 12는 과전압 뮤트 기능을 설명하기 위한 타이밍차트.
도 13은 UVLO 기능을 설명하기 위한 타이밍차트.
도 14는 CS 단자를 이용한 셧 다운 기능을 설명하기 위한 타이밍차트.
도 15는 서멀 셧 다운 시의 스위칭 상태를 도시하는 회로도.
도 16은 바이패스 커패시터(CB1, CB2)의 하나의 배치예를 도시하는 모식도.
도 17은 에러 앰프의 하나의 구성예(특히 출력단 주변)를 도시하는 회로도.
도 18은 에러 앰프(A11)의 주파수 특성을 도시하는 도면.
도 19는 정전류원의 하나의 구성예를 도시하는 회로도.
도 20은 동작 주파수의 온도 특성을 도시하는 도면.
도 21은 DC/DC 컨버터부(A)의 출력 리플을 도시하는 도면.
도 22는 부하 전류와 변환 효율의 상관 관계를 도시하는 도면.
도 23은 DC/DC 컨버터부(A)의 출력 스파이크 노이즈를 도시하는 도면.
도 24는 DC/DC 컨버터부(A)의 출력 부하 응답을 도시하는 도면.

도 1은, 본 발명에 따른 반도체 장치의 일 실시 형태를 도시하는 블록도이다.

우선, 본 실시 형태의 반도체 장치(10)의 개요에 대해서 설명한다.

도 1에 도시한 반도체 장치(10)는, DVD[Digital Versatile Disc] 드라이브나 CD[Compact Disc] 드라이브 등, 광 디스크 드라이브 용도용의 시스템 전원 LSI이다. 제1 특징은, 3.3[V] 출력의 동기 정류형 강압 DC/DC 컨버터를 내장하고 있는 점이다. 제2 특징은, 1.5[V] 출력의 동기 정류형 강압 DC/DC 컨버터를 내장하고 있는 점이다. 제3 특징은, 각 채널의 DC/DC 컨버터를 역상 스위칭 동작시킴으로써 리플 간섭(ripple interference)을 억제하고 있는 점이다. 제4 특징은, 소프트 스타트 기능(1[㎳](Typ.))을 내장하고 있는 점이다. 제5 특징은, 출력 전류 리미터나 단락 보호 기능을 내장하고 있는 점이다. 제6 특징은, 에러 앰프의 위상 보상 기능을 내장하고 있는 점이다. 제7 특징은, 동작 주파수를 3.0[㎒](Typ.)으로 하고 있는 점이다. 제8 특징은, 리셋 회로를 내장하고 있는 점이다. 제9 특징은, 리셋 검출 시에, 아날로그 전원 전압 AVCC와 DC/DC 컨버터 출력을 감시하고 있는 점이다. 제10 특징은, 리셋 지연 시간(50[㎳](Typ.))을 카운트하기 위한 타이머 회로를 내장하고 있는 점이다. 제11 특징은, LED[Light Emitting Diode] 드라이버용의 P 채널형 MOS[Metal Oxide Semiconductor] 전계 효과 트랜지스터를 내장하고 있는 점이다. 제12 특징은, P 채널형 MOS 전계 효과 트랜지스터를 이용한 전류 스위치를 내장하고 있는 점이다. 제13 특징은, 셧 다운 기능을 내장하고 있는 점이다. 제14 특징은, 도 2에 도시한 패키지를 채용하고 있는 점이다. 또한, 도 2 중에 기재한 치수값의 단위는 밀리미터이다.

상기의 특징을 갖는 본 실시 형태의 반도체 장치(10)는, 도 1에 도시한 바와 같이, DC/DC 컨버터부(A)와, 리셋부(B)와, LED 드라이버부(C)와, 전류 스위치부(D)를 집적화하여 이루어진다.

DC/DC 컨버터부(A)는, 에러 앰프(A11, A12)와, PWM[Pulse Width Modulation] 비교기(A21, A22)와, 컨트롤 드라이버(A31, A32)와, 전류 리미트 회로(A41, A42)와, P 채널형 MOS 전계 효과 트랜지스터(A51, A52)와, N 채널형 MOS 전계 효과 트랜지스터(A61, A62)와, 기준 전압 생성 회로(A7)와, 발진기(A8)와, 소프트 스타트 회로(A9)를 갖고 이루어진다. 또한, DC/DC 컨버터부(A)는, 1.5[V]의 출력 전압을 생성하는 제1 DC/DC 컨버터와, 3.3[V]의 출력 전압을 생성하는 제2 DC/DC 컨버터를 이용하여, 2 채널의 출력 전압을 생성하는 것이다.

리셋부(B)는, 리셋 제어 회로(B1)와, 논리합 연산기(B2)와, npn형 바이폴라 트랜지스터(B3)를 갖고 이루어진다.

LED 드라이버부(C)는, 컨트롤러(C1)와, P 채널형 MOS 전계 효과 트랜지스터(C2)와, 전류 리미트 회로(C3)를 갖고 이루어진다.

전류 스위치부(D)는, 컨트롤러(D1)와, P 채널형 MOS 전계 효과 트랜지스터(D2)와, 전류 리미트 회로(D3)를 갖고 이루어진다.

또한, 본 실시 형태의 반도체 장치(10)는, 외부와의 전기적 접속을 확립하는 수단으로서, 20개의 외부 단자(1핀∼20핀)를 갖고 이루어진다.

도 3은 외부 단자의 핀 번호, 단자명, 및, 기능을 도시한 대응표이다. 또한, 도 4는 외부 단자의 핀 번호, 단자명, 등가 회로, 및, 기능을 도시한 대응표이다.

DCSW1 단자(1핀)는, 1.5[V]의 출력 전압을 생성하는 DC/DC 컨버터의 스위칭 단자이다. 또한, DCSW1 단자와 PGND1 단자(5핀) 사이에는, 정전 보호용 클램퍼가 접속되어 있다.

CSWON 단자(2핀)는, 전류 스위치 제어 단자이며, CSWON 단자가 하이 레벨로 되어 있을 때에, 전류 스위치부 C가 온 상태로 된다. 또한, CSWON 단자는, TTL[Transistor-Transistor-Logic] 레벨 입력 단자로 되어 있고, 그 신호 경로에는, 정전 보호용 저항(4[㏀](Typ.))이 접속되어 있다. 또한, CSWON 단자와 AVCC 단자(18핀) 사이, 및, CSWON 단자와 AGND 단자(14핀) 사이에는, 각각 정전 보호용 다이오드가 접속되어 있다. 또한, CSWON 단자와 AGND 단자 사이에는, 풀 다운 저항(100[㏀](Typ.))이 접속되어 있다.

PVCC1 단자(3핀)는, 1.5[V]의 출력 전압을 생성하는 DC/DC 컨버터용의 전원입력 단자이다. 또한, PVCC1 단자와 AVCC 단자 사이에는, 정전 보호용 다이오드가 접속되어 있다. 또한, PVCC1 단자와 PGND1 단자 사이나, AVCC 단자와 PGND1 단자 사이에는, 각각 정전 보호용 클램퍼가 접속되어 있다.

XLEDON 단자(4핀)는, LED 드라이버 제어 단자이며, XLEDON 단자가 로우 레벨로 되어 있을 때, LED 드라이버부(C)가 온 상태로 된다. 또한, XLEDON 단자는, TTL 레벨 입력 단자로 되어 있고, 그 신호 경로에는, 정전 보호용 저항(4[㏀](Typ.))이 접속되어 있다. 또한, XLEDON 단자와 AVCC 단자 사이, 및, XLEDON 단자와 AGND 단자 사이에는, 각각 정전 보호용 다이오드가 접속되어 있다. 또한, XLEDON 단자와 AGND 단자 사이에는, 풀 다운 저항(100[㏀](Typ.))이 접속되어 있다.

PGND1 단자(5핀)는, 1.5[V]의 출력 전압을 생성하는 DC/DC 컨버터용의 GND 단자이다.

PGND2 단자(6핀)는, 3.3[V]의 출력 전압을 생성하는 DC/DC 컨버터용의 GND 단자이다.

RESERVE1 단자(7핀)는, 통상 시에는 이용되지 않는 리저브 단자이며, 통상 시에는 접지해 두는 것이 바람직하다.

PVCC2 단자(8핀)는, 3.3[V]의 출력 전압을 생성하는 DC/DC 컨버터용의 전원입력 단자이다. 또한, PVCC2 단자와 AVCC 단자 사이에는, 정전 보호용 다이오드가 접속되어 있다. 또한, PVCC2 단자와 PGND2 단자 사이나, AVCC 단자와 PGND2 단자 사이에는, 각각 정전 보호용 클램퍼가 접속되어 있다.

CS 단자(9핀)는, 칩 셀렉터 단자이며, CS 단자가 하이 레벨일 때에, 반도체 장치(10)가 동작 상태로 된다. 또한, CS 단자는, TTL 레벨 입력 단자로 되어 있고, 그 신호 경로에는, 정전 보호용 저항(4[㏀](Typ.))이 접속되어 있다. 또한, CS 단자와 AVCC 단자 사이, 및, CS 단자와 AGND 단자 사이에는, 각각 정전 보호용 다이오드가 접속되어 있다.

DCSW2 단자(10핀)는, 3.3[V]의 출력 전압을 생성하는 DC/DC 컨버터의 스위칭 단자이다. 또한, DCSW2 단자와 PGND2 단자 사이에는, 정전 보호용 클램퍼가 접속되어 있다.

VDCO2 단자(11핀)는, 3.3[V]의 출력 전압을 생성하는 DC/DC 컨버터용의 피드백 단자이다.

RESERVE2 단자(12핀)는, 통상 시에는 이용되지 않는 리저브 단자이며, 통상 시에는 접지해 두는 것이 바람직하다.

XRESET 단자(13핀)는, 리셋 출력 단자이다. 또한, XRESET 단자는, 오픈 컬렉터 출력 형식으로 되어 있다. 또한, XRESET 단자와 AVCC 단자 사이, 및, XRESET 단자와 AGND 단자 사이에는, 각각 정전 보호용 다이오드가 접속되어 있다.

AGND 단자(14핀)는, 아날로그 GND 단자이다.

VDCO1 단자(15핀)는, 1.5[V]의 출력 전압을 생성하는 DC/DC 컨버터용의 피드백 단자이다.

XHRST 단자(16핀)는, 외부 리셋 단자이며, XHRST 단자가 로우 레벨로 되어 있을 때, 리셋부(B)가 리셋 상태로 된다. 또한, XHRST 단자는, TTL 레벨 히스테리시스 입력 단자로 되어 있고, 그 신호 경로에는, 정전 보호용 저항(4[㏀](Typ.))이 접속되어 있다. 또한, XHRST 단자와 AVCC 단자 사이, 및, XHRST 단자와 AGND 단자 사이에는, 각각 정전 보호용 다이오드가 접속되어 있다.

LEDO 단자(17핀)는, LED 드라이버 출력 단자이다.

AVCC 단자(18핀)는, 아날로그 전원 단자이다.

CSWI 단자(19핀)는, 전류 스위치 입력 단자이다.

CSWO 단자(20핀)는, 전류 스위치 출력 단자이다.

다음으로, 외부 단자의 단자 처리에 대해서, 도 5에 도시한 응용 회로도를 참조하면서, 상세한 설명을 행한다.

도 5는, 외부 단자의 단자 처리를 설명하기 위한 응용 회로도이다.

기판 패턴에 대해서, PVCC1 단자, PVCC2 단자, 및, AVCC 단자는, 기판 상의 전원에 접속하는 것이 바람직하다. 또한, PGND1 단자, PGND2 단자 및, AGND 단자는, 기판 상의 GND에 한 지점에서 접속하는 것이 바람직하다. 또한, PVCC1 단자, PVCC2 단자, 및, AVCC 단자에는, 굵고 짧은 배선을 행하여, 임피던스를 충분히 낮게 하는 것이 바람직하다. 또한, PGND1 단자, PGND2 단자, 및, AGND 단자에 대해서도, 굵고 짧은 배선을 행하여, 임피던스를 충분히 낮게 하는 것이 바람직하다. DC/DC 컨버터의 출력 전압(VDCO1, VDCO2)에 대해서는, 도시한 바와 같이 출력 커패시터(CO1, CO2)의 양단으로부터 취출하는 것이 바람직하다. 또한, DC/DC 컨버터는, 기판 패턴이나 주변 부품에 의해 성능이 영향을 받기 때문에, 주변 회로의 설계는 충분히 검토하는 것이 바람직하다.

외장 소자에 대해서, PVCC 단자와 PGND1 단자 및 PGND2 단자 사이에 접속되는 바이패스 커패시터(CB1, CB2)로서는, 등가 직렬 저항(equivalent series resistance)이 낮은 세라믹 커패시터를 사용하고, 또한, 가능한 한 반도체 장치(10)의 근방에 배치하는 것이 바람직하다. 또한, 이에 한하지 않고, 인덕터나 커패시터 등의 외장 소자는, 가능한 한 반도체 장치(10)의 근방에 배치하고, 특히 대전류가 흐르는 부분에 대해서는, 굵고 짧은 배선을 행하는 것이 바람직하다.

도 6은, 상기 구성으로 이루어지는 반도체 장치(10)의 전기적 특성을 도시하는 표이다. 또한, 도 6에 도시한 전기적 특성은, 특별히 지정하지 않는 한, PVCC1=PVCC2=AVCC=5.0[V], 주위 온도 Ta=25[℃]에서의 수치를 나타내고 있다.

다음으로, 상기 구성으로 이루어지는 반도체 장치(10)의 여러 가지 기능에 대해서 설명한다.

우선, DC/DC 컨버터부(A)의 기능에 대해서 설명한다.

DC/DC 컨버터부(A)는, 제1 출력 전압 VDCO1을 생성하는 제1 동기 정류형 DC/DC 컨버터와, 제2 출력 전압 VDCO2를 생성하는 제2 동기 정류형 DC/DC 컨버터를 갖고 이루어진다.

외장 소자로서는, 강압용의 인덕턴스(L1, L2)(추천 1.5[μH]), 출력 커패시터(CO1, CO2)(추천 10[μF]), 및, PVCC1 단자와 PGND1 단자 사이, 및, PVCC2 단자와 PGND2 단자 사이에 각각 접속되는 바이패스 커패시터(CB1, CB2)(추천 10[μF])를 필요로 한다(도 5를 참조).

DC/DC 컨버터부(A)는, UVLO[Under Voltage Lock Out] 해제 전압(3.75[V](Typ.))으로 동작을 개시한다.

에러 앰프(A11)는, 비반전 입력단(+)에 인가되는 기준 전압 VREF와, 반전 입력단(-)에 인가되는 출력 전압 VDCO1과의 차분을 증폭하여, 오차 전압 Verr1을 생성한다. PWM 비교기(A21)는, 제1 비반전 입력단(+)에 인가되는 오차 전압 Verr1과 제2 비반전 입력단(+)에 인가되는 소프트 스타트 전압 Vss 중 어느 하나 낮은 쪽과, 반전 입력단(-)에 인가되는 톱니파 전압 Vsaw를 비교하고, 그 결과에 따른 듀티비의 비교 신호 Vcmp1을 생성한다. 컨트롤 드라이버(A31)는, 비교 신호 Vcmp1에 기초하여 트랜지스터(51, 61)의 온/오프 제어를 행하여, DCSW1 단자에 펄스 전압을 생성한다. 이를 외장의 LC 필터(도 5의 참조 부호 L1, CO1)로 평활화함으로써, 제1 출력 전압 VDCO1(1.5[V](Typ.))을 생성한다.

에러 앰프(A12)는, 반전 입력단(-)에 인가되는 기준 전압 VREF와, 비반전 입력단(-)에 인가되는 출력 전압 VDCO2와의 차분을 증폭하여, 오차 전압 Verr2를 생성한다. PWM 비교기(A22)는, 제1 반전 입력단(-)에 인가되는 오차 전압 Verr2와 제2 반전 입력단(-)에 인가되는 소프트 스타트 전압 Vss 중 어느 하나 낮은 쪽과, 비반전 입력단(+)에 인가되는 톱니파 전압 Vsaw를 비교하고, 그 결과에 따른 듀티비의 비교 신호 Vcmp2를 생성한다. 컨트롤 드라이버(A32)는, 비교 신호 Vcmp2에 기초하여 트랜지스터(52, 62)의 온/오프 제어를 행하여, DCSW2 단자에 펄스 전압을 생성한다. 이를 외장의 LC 필터(도 5의 참조 부호 L2, CO2)로 평활화함으로써, 제2 출력 전압 VDCO2(3.3[V](Typ.))를 생성한다.

또한, DC/DC 컨버터부(A)는, 제1, 제2 DC/DC 컨버터를 서로 역상으로 온/오프 제어하는 구성으로 되어 있다. 이와 같은 구성으로 함으로써, 제1, 제2 DC/DC 컨버터 상호간의 리플 간섭을 억제하는 것이 가능하게 된다.

또한, DC/DC 컨버터부(A)의 최대 출력 전류에 대해서는, 허용 손실을 초과하지 않도록, 500[㎃] 정도가 상정되어 있다.

또한, DC/DC 컨버터부(A)의 기동 시에는, 소프트 스타트 회로(A9)(1.0[㎳](Typ.))의 기능에 의해, 제1 출력 전압 VDCO1, 및 제2 출력 전압 VDCO2를 서서히 상승시키도록, 트랜지스터(51, 61) 및 트랜지스터(52, 62)의 스위칭 제어가 행해진다.

특정하게는, DC/DC 컨버터부(A)의 기동 직후에는, 출력 전압 VDCO1, VDCO2가 제로이므로, 오차 전압 Verr1, Verr2가 매우 커진다. 따라서, 오차 전압 Verr1, Verr2와 톱니파 전압 Vsaw를 비교하면, 비교 신호 Vcmp1, Vcmp2의 듀티비가 과대하게 되어, 부하에 과대한 전류가 흐르게 된다.

따라서, 본 실시 형태의 반도체 장치(10)는, 오차 전압 Verr1, Verr2와는 별도로, 소프트 스타트 전압 Vss를 PWM 비교기(A21, A22)에 입력해 두고, 소프트 스타트 전압 Vss가 오차 전압 Verr1, Verr2보다도 낮을 때에는, 오차 전압 Verr1, Verr2에 따르지 않고, 보다 낮은 소프트 스타트 전압 Vss와 톱니파 전압 Vsaw와의 비교 결과에 따라서, 비교 신호 Vcmp1, Vcmp2의 듀티비를 결정하는 구성으로 되어 있다.

또한, 본 실시 형태의 반도체 장치(10)에서, 소프트 스타트 회로(A9)는, 커패시터에 소정의 정전류를 유입함으로써, 장치의 기동 후에 완만하게 상승을 개시하는 소프트 스타트 전압 Vss를 생성하는 구성으로 되어 있다.

이와 같이, 소프트 스타트 회로(A9)를 구비한 구성이면, 장치의 기동 시에서의 부하에서의 과대 전류를 방지하는 것이 가능하게 된다.

다음으로, 리셋부(B)의 기능에 대해서 설명한다.

리셋부(B)는, 세트에 탑재되는 DSP[Digital Signal Processor] 등에 리셋 신호를 송출하는 수단이다. 또한, 리셋 신호의 출력단에 상당하는 XRESET 단자는, 트랜지스터(B3)의 오픈 컬렉터 출력이며, 외부 소자로서, 풀 업 저항 R(10[㏀])을 필요로 한다(도 5를 참조).

리셋 제어 회로(B1)는, 아날로그 전원 전압 AVCC가 3.7[V](Typ.) 이하, 혹은, 제2 출력 전압 VDCO2가 2.7[V](Typ.) 이하인 것을 검출하였을 때, 논리합 연산기(B2)의 제1 입력단에 인가하는 제어 신호를 하이 레벨로 하고, 트랜지스터(B3)를 온시킨다. 이에 의해, XRESET 단자는, 로우 레벨(리셋 상태)로 된다.

또한, 반도체 장치(10)의 기동 시에는, 아날로그 전원 전압 AVCC와 제2 출력 전압 VDCO2의 기동이 검출되고 나서, 반도체 장치(10)에 내장되어 있는 타이머 회로(도시 생략)에 의해 50[㎳](Typ.)이 카운트된 후에, 리셋 제어 회로(B1)는 트랜지스터(B3)를 오프시켜, XRESET 단자를 하이 레벨(리셋 해제)로 한다.

도 7은, 리셋부(B)의 기동 동작을 설명하기 위한 타이밍차트이며, 위로부터 차례로, AVCC 단자, VDCO1 단자, VDCO2 단자, 및, XRESET 단자의 각 전압 파형이 도시되어 있다.

또한, XHRST 단자는, 논리합 연산기(B2)의 제2 입력단(반전 입력단)에 접속되어 있다. 따라서, XHRST 단자를 로우 레벨로 함으로써, 트랜지스터(B3)는, 리셋 제어 회로(B1)로부터의 제어 신호에 따르지 않고, 온 상태로 천이되고, XRESET 단자는, 로우 레벨(리셋 상태)로 된다. 또한, XHRST 단자를 이용한 리셋 제어의 경우, 전술한 타이머 회로(50[㎳](Typ.))는 동작하지 않는다.

다음으로, LED 드라이버부(C)의 기능에 대해서 설명한다.

LED 드라이버부(C)는, 세트에 탑재되는 LED의 점소등 제어를 행하는 수단이며, XLEDON 단자가 로우 레벨일 때에 온 상태로 된다. 또한, LED 드라이버부(C)에 내장되는 트랜지스터(C2)의 온 저항은, 최대 10[Ω]이며, 최대 출력 전류로서는, 약 50[㎃] 정도가 상정되어 있다.

다음으로, 전류 스위치부(D)의 기능에 대해서 설명한다.

전류 스위치부(D)는, 세트에 탑재되는 픽업(특히 레이저 다이오드)에의 전원 공급을 온/오프 제어하는 수단이며, CSWON 단자가 하이 레벨일 때에 온 상태로 된다. 또한, 전류 스위치부(D)는 CSWI 단자측에 아날로그 전원 전압 AVCC 등을 인가하고, CSWO 단자측에 부하를 접속하는 식으로 사용된다. 또한, 전류 스위치부(D)에 내장되는 트랜지스터(D2)의 온 저항은, 최대 1.0[Ω]이며, 최대 출력 전류로서는, 약 100[㎃] 정도가 상정되어 있다.

상기한 바와 같이, 본 실시 형태의 반도체 장치(10)는, 2 채널의 DC/DC 컨버터부(A) 외에, 리셋부(B), LED 드라이버부(C), 및, 전류 스위치부(D)를 1칩에 내장한 구성으로 되어 있다. 이와 같은 구성으로 함으로써, 시스템 전원 IC 주변부의 회로군을 1칩화할 수 있어, DVD나 CD의 전원부를 용이하게 구성하는 것이 가능하게 된다.

또한, 본 실시 형태의 반도체 장치(10)에 의해, 리셋부(B), LED 드라이버부(C), 및, 전류 스위치부(D)를 개별 IC들로 또는 디스크리트 부품으로 형성하는 구성에 비해, 세트 규모의 축소나 응답 속도의 향상, 및, 소비 전력의 저감을 실현하는 것이 가능하게 된다.

다음으로, 출력 전압 VDCO1, VDCO2의 기동에 대해서 설명한다.

도 8은, 출력 전압의 기동 파형을 도시하는 타이밍차트이며, 위로부터 차례로, 전원 단자(PVCC, AVCC), VDCO2 단자, VDCO1 단자, XRESET 단자, XHRSET 단자, CSWO 단자, 및, LEDO 단자의 각 전압 파형을 도시하고 있다. 또한, 도 8은, CS=5[V], CSWON=5[V], XLEDON=0[V]으로 설정되어 있는 경우의 모습을 도시한 것이다.

전원 단자(PVCC, AVCC)의 전압 레벨이 3.75[V]에 도달하면, UVLO가 해제되어, DC/DC 컨버터부(A)가 동작을 개시한다. 이 때, 제1 DC/DC 컨버터와 제2 DC/DC 컨버터는, 동시에 기동된다. 또한, 소프트 스타트 기간은 1[㎳]로 설정되어 있다. 또한, 반도체 장치(10)의 기동 시에, DC/DC 컨버터부(A)의 각 출력은, 경부하의 상태로 해 두는 것이 바람직하다.

리셋부(B)는, 아날로그 전원 전압 AVCC와 제2 출력 전압 VDCO2의 쌍방을 감시하고 있고, 각각이 3.7[V], 2.7[V]에 도달하고 나서 소정 기간(50[㎳])의 경과 후에, XRESET 단자를 하이 레벨(리셋 해제)로 한다(도 7을 참조).

리셋 상태가 해제된 후, 예를 들면, 제2 출력 전압 VDCO2가 2.7[V]을 하회하면, 리셋부(B)는, XRESET 단자를 로우 레벨(리셋 상태)로 하고, 그 후, 제2 출력 전압 VDCO2가 2.8[V]을 상회하면, 그 시점으로부터 50[㎳] 경과한 후에, 리셋부(B)는, XRESET 단자를 하이 레벨(리셋 해제)로 한다. 한편, 제1 출력 전압 VDCO1은 감시되지 않기 때문에, 이것이 저하된 경우라도, XRESET 단자가 로우 레벨(리셋 상태)로 되는 일은 없다.

또한, XHRST 단자에 의한 호스트 리셋에 관하여, XHRST 단자가 로우 레벨로 되어 있는 동안, 리셋부(B)는, XRESET 단자를 로우 레벨(리셋 상태)로 하고, XHRST 단자가 하이 레벨로 복귀된 시점에서, 리셋부(B)는, XRESET 단자를 즉시 하이 레벨(리셋 해제)로 한다. 단, 전압 모니터에 의한 리셋 해제로부터 50[㎳] 이내의 기간은, XHRST 단자에 의한 호스트 리셋이 무효로 되어 있다.

다음으로, 과전류/단락 보호 기능에 대해서 설명한다.

DC/DC 컨버터부(A), LED 드라이버부(C), 및, 전류 스위치부(D)의 각 출력 동작을 제어하는 컨트롤 드라이버(A31, A32), 컨트롤러(C1), 및, 컨트롤러(D1)에는, 과전류/단락 보호 기능을 실현하는 수단으로서, 전류 리미트 회로(A41, A42, C3, D3)가 각각 접속되어 있다. 즉, XRESET 단자 이외의 각 출력 단자에는, 모두 과전류/단락 보호 기능이 내장되어 있으므로, 돌발적인 GND 쇼트에 의한 파괴로부터 반도체 장치(10)를 보호하는 것이 가능하게 된다.

우선, DC/DC 컨버터부(A)의 과전류 검출 동작에 대해서 설명한다.

도 9는, DC/DC 컨버터부(A)의 과전류 검출 동작을 설명하기 위한 타이밍 차트이며, 위로부터 차례로, CS 단자, VDCO1 단자, DCSW1 단자, 및, VDCO2 단자의 각 전압 파형을 도시하고 있다. 또한, 도 9에서는, 제1 출력 전압 VDCO1을 생성하는 제1 DC/DC 컨버터에서 과전류가 생겼을 때의 모습이 예시되어 있다.

전류 리미트 회로(A41)에서 과전류(1.5[A](Typ.))가 검출되면, 소정 기간(1.0[㎲](Typ.))만큼, PVCC 단자로부터 출력 커패시터 CO1에의 충전이 금지되어, 제1 출력 전압 VDCO1의 생성 동작이 정지된다. 한편, 전류 리미트 회로(A42)에서 과전류가 검출되지 않는 한, 제2 출력 전압 VDCO2의 생성 동작은 계속된다. 제1 출력 전압 VDCO1의 생성 동작을 정지하고 나서 상기 소정 기간이 경과되면, 제1 출력 전압 VDCO1의 생성 동작이 재개되어, 전류 리미트 회로(A41)에서 재차 과전류 판정이 행해진다. 이 때, 과전류 상태가 해소되어 있지 않으면, 전술한 바와 같이, 소정 기간만큼, 제1 출력 전압 VDCO1의 생성 동작이 정지된다.

이와 같은 상태가 소정 기간(1.5[㎳](Typ.))만큼 계속하면, 단락 보호 기능(타이머 오프 래치 기능)이 작용하여, 제1 출력 전압 VDCO1과 제2 출력 전압 VDCO2의 생성 동작이 모두 정지된다. DC/DC 컨버터부(A)의 출력 동작을 재개하기 위해서는, 반도체 장치(10)에 대해 전원을 재투입하거나, 혹은, CS 단자를 이용한 셧 다운 동작을 행하면 된다.

또한, 제2 출력 전압 VDCO2를 생성하는 제2 DC/DC 컨버터에서 과전류가 생긴 경우에는, 제2 출력 전압 VDCO2의 생성 동작이 단속적으로 정지된 후, 최종적으로는, 제1 출력 전압 VDCO1과 제2 출력 전압 VDCO2의 생성 동작이 모두 정지된다.

다음으로, LED 드라이버부(C)의 과전류 검출 동작에 대해서 설명한다. 또한, 전류 스위치부(D)의 과전류 검출 동작에 대해서도, LED 드라이버부(C)와 마찬가지이므로, 중복된 설명은 생략한다.

도 10은, LED 드라이버부(C)에 내장된 전류 리미트 회로(C3)의 하나의 구성예를 도시하는 회로도이다. 또한, 도 11은, LED에 대한 출력 전류 ILEDO와 출력 전압 LEDO와의 관계를 도시하는 상관도이다.

도 10에 도시한 바와 같이, 전류 리미트 회로(C3)는, 비교기(C3a, C3b)와, 센스 저항(C3c)과, 직류 전압원(C3d)을 갖고 이루어진다. 비교기(C3a)는, 센스 저항(C3c)의 양단 전압(출력 전류 ILEDO의 대소에 따라서 변동하는 전압 신호)이 소정값에 도달하였는지의 여부를 판정하는 수단이며, 비교기(C3b)는, 출력 전압 LEDO가 소정값 Vth에 도달하였는지의 여부를 판정하는 수단이다.

컨트롤러(C1)는, 비교기(C3a)의 출력 신호에 기초하여, 출력 전류 ILEDO가 제1 임계값 ILIM1에 도달하였는지의 여부를 판단하고, 출력 전류 ILEDO가 제1 임계값 ILIM1에 도달하지 않으면, 출력 전압 LEDO를 소정값(5.0[V])에 유지하도록, 트랜지스터(C2)의 도통도(온 저항)를 제어한다(도 11의 정전압 제어 기간 X를 참조). 한편, 출력 전류 ILEDO가 제1 임계값에 도달한 것으로 판단한 경우, 컨트롤러(C1)는, 출력 전류 ILEDO를 제1 임계값 ILIM1에 유지하도록, 트랜지스터(C2)의 도통도(온 저항)를 제어하여, 출력 전압 LEDO를 저하시켜 간다.

이 때, 컨트롤러(C1)는, 비교기(C3b)의 출력 신호에 기초하여, 출력 전압 LEDO가 임계값 전압 Vth를 하회하고 있는지의 여부를 판단하고, 출력 전압 LEDO가 임계값 전압 Vth를 하회하고 있지 않으면, 이어서 출력 전류 ILEDO를 제1 임계값 ILIM1에 유지하도록, 트랜지스터(C2)의 도통도(온 저항)를 제어하여, 출력 전압 LEDO를 저하시킨다(도 11의 제1 전류 리미트 기간 Y를 참조). 한편, 출력 전압 LEDO가 임계값 전압 Vth를 하회하고 있는 것으로 판단한 경우, 컨트롤러(C1)는, 출력 전류 ILEDO를 제1 임계값 ILIM1보다도 낮은 제2 임계값 ILIM2에 유지하도록, 트랜지스터(C2)의 도통도(온 저항)를 제어하여, 출력 전압 LEDO를 더 저하시켜 간다(도 11의 제2 전류 리미트 기간 Z를 참조).

이와 같이, 2 단계의 전류 리미트 동작을 행함으로써, 반도체 장치(10)의 안전성을 높이는 것이 가능하게 된다. 또한, LEDO 단자에서 과전류가 검출된 경우라도, 그 밖의 출력 단자(VDCO1 단자, VDCO2 단자, 및, CSWO 단자)에 대해서는, 통상 동작이 계속된다.

다음으로, 과전압 뮤트(overvoltage mute) 기능에 대해서 설명한다.

도 12는, 과전압 뮤트 기능을 설명하기 위한 타이밍 차트이며, 위로부터 차례로, 전원 단자(AVCC, PVCC), VDCO1 단자, VDCO2 단자, CSWO 단자, 및, LEDO 단자의 각 전압 파형이 도시되어 있다.

도 1에서는 명시하고 있지 않지만, 반도체 장치(10)에는, 과전압에 의한 반도체 장치(10)의 오동작을 방지하는 수단으로서, 과전압 뮤트 회로가 내장되어 있다. 도 12에 도시한 바와 같이, 전원 전압(AVCC, PVCC)이 6.5[V](Typ.) 이상으로 되면, 과전압 뮤트 기능이 작용하여, DC/DC 컨버터부(A)는 스위칭을 정지한다. 이에 의해, 과전압에 의한 반도체 장치(10)의 오동작을 방지하는 것이 가능하게 된다.

다음으로, UVLO 기능에 대해서 설명한다.

도 13은, UVLO 기능을 설명하기 위한 타이밍 차트이며, 위로부터 차례로, 전원 단자(AVCC, PVCC), VDCO1 단자, VDCO2 단자, CSWO 단자, 및, LEDO 단자의 각 전압 파형이 도시되어 있다.

도 1에서는 명시하고 있지 않지만, 반도체 장치(10)에는, 전압 감소에 의한 반도체 장치(10)의 오동작을 방지하는 수단으로서, UVLO 회로가 내장되어 있다. 도 13에 도시한 바와 같이, 전원 전압(AVCC, PVCC)이 3.65[V](Typ.) 이하(LED 드라이버부(C)는 3.70[V](Typ.) 이하)로 되면, UVLO 기능이 작용하여, DC/DC 컨버터부(A)는 스위칭을 정지한다. 이에 의해, 전압 감소에 의한 반도체 장치(10)의 오동작을 방지하는 것이 가능하게 된다. 또한, 전원 전압(AVCC, PVCC)이 3.75[V](Typ.) 이상(LED 드라이버부(C)는 3.90[V](Typ.) 이상)으로 되돌아가면, 셧 다운이 해제되어, 출력 전압의 생성 동작이 재기동된다.

다음으로, CS 단자를 이용한 셧 다운 기능에 대해서 설명한다.

도 14는, CS 단자를 이용한 셧 다운 기능을 설명하기 위한 타이밍 차트이며, 위로부터 차례로, CS 단자, VDCO2 단자, VDCO1 단자, CSWO 단자, 및, LEDO 단자의 각 전압 파형이 도시되어 있다. 또한, 도 14는, AVCC=PVCC=5[V], CSWON=5[V], XLEDON=0[V]으로 설정되어 있는 경우의 모습을 도시한 것이다.

도 14에 도시한 바와 같이, CS 단자가 로우 레벨로 되었을 때에는, 전술한 보호 기능(UVLO 기능 등)이 동작하였을 때와 마찬가지로, DC/DC 컨버터부(A)가 스위칭을 정지한다. 또한, LED 드라이버부(C)나 전류 스위치부(D)의 출력도 0[V]으로 된다. 그 후, CS 단자가 하이 레벨로 되었을 때에는, 셧 다운이 해제되어, 각각의 출력 동작이 재개된다.

또한, 상기의 셧 다운 시에, VDCO1 단자 및 VDCO2 단자의 각 단자 전압은, DC/DC 컨버터부(A)의 출력단을 형성하는 로우 사이드 스위치(트랜지스터(A61, A62))의 온 저항을 통하여 방전된다. 또한, CSWO 단자 및 LEDO 단자의 각 단자 전압은, 반도체 장치(10)에 내장된 저항(도 1에는 도시 생략)을 통하여 방전된다.

다음으로, 서멀 셧 다운(thermal shutdown) 기능에 대해서 설명한다.

도 1에서는 명시하고 있지 않지만, 반도체 장치(10)에는, 그 열적 파괴를 방지하는 수단으로서 서멀 셧 다운 회로가 내장되어 있다. 칩 온도가 Tjmax=175[℃](Typ.)에 도달하면, 서멀 셧 다운 기능이 작용하여, DC/DC 컨버터부(A)는 스위칭을 정지한다. 이와 같은 제어에 의해, 반도체 장치(10)를 열적 폭주로부터 보호하는 것이 가능하게 된다.

또한, 상기의 서멀 셧 다운 시에는, 도 15에 도시한 바와 같이, DC/DC 컨버터부(A)의 출력단을 형성하는 하이 사이드(high-side)의 트랜지스터(A51, A52)와 로우 사이드의 트랜지스터(A61, A62)가 모두 오프 상태로 되고, VDCO1 단자 및 VDCO2 단자가 모두 하이 임피던스 상태로 된다. 즉, 전술한 CS 단자를 이용한 셧 다운 시와 달리, 서멀 셧 다운 시에는, VDCO1 단자 및 CDCO2 단자의 각 단자 전압이 방전되는 일없이 유지된다. 따라서, 이상 고온 하에서 로우 사이드의 트랜지스터(A61, A62)에 전류가 흐르는 일은 없으므로, 소자의 파괴나 추가의 온도 상승을 회피하는 것이 가능하게 된다. 또한, LEDO 단자 및 CSWO 단자의 각 단자 전압에 대해서는, 전술한 CS 단자를 이용한 셧 다운 시와 마찬가지로, 반도체 장치(10)에 내장된 저항(도 1에는 도시 생략)을 통하여 방전된다.

다음으로, DC/DC 컨버터부(A)의 위상 보상에 대해서 설명한다.

반도체 장치(10)는, 에러 앰프(A11, A12)의 위상 보상을 장치 내부에서 행하고 있고, 인덕터(L1, L2) 및 출력 커패시터(CO1, CO2)에 대해서는, 안정 동작을 행하기 위해 추천값(1.5[μH], 10[μF] 이상)을 이용하는 것이 바람직하다. 입력 커패시터는, ESR이 낮은 10[μF] 이상의 세라믹 커패시터를 사용하는 것이 바람직하다. 또한, 중부하(heavy load) 시에서도 안정 동작(safe operation)을 행할 수 있도록, PVCC 단자와 PGND 단자 사이의 바이패스 커패시터(CB1, CB2)는, 도 16에 도시한 바와 같이, 반도체 장치(10)로부터 최소로 되는 거리에 배치하는 것이 바람직하다. 출력 커패시터(CO1, CO2)로서는, 세라믹 커패시터를 사용하는 것이 가능하며, 이에 의해 저노이즈 및 저리플(low-ripple)의 전원을 구성할 수 있다. 또한, DC/DC 컨버터부(A)의 출력은, 도 5에 도시한 바와 같이, 가능한 한 출력 커패시터(CO1, CO2)의 양단으로부터 취출하는 것이 바람직하다.

다음으로, 에러 앰프(A11, A12) 내부에서의 위상 보상에 대해서 설명한다.

도 17은, 에러 앰프(A11)의 하나의 구성예(특히 출력단 주변)를 도시하는 회로도이다. 또한, 에러 앰프(A12)는, 에러 앰프(A11)와 마찬가지의 구성이므로, 여기서는 중복된 설명을 생략한다.

본 구성예의 에러 앰프(A11)는, 출력 전압 피드백형의 전류 출력 앰프이며, 제1 출력 전압 VDCO1과 기준 전압 VREF가 차동 입력되는 입력단(A11a)과, 입력단(A11a)으로부터의 전압 신호를 전류 신호로 변환하여 출력하는 출력단(A11b)을 갖고 이루어진다.

출력단(A11b)은, 콜렉터가 입력단(A11a)의 출력단에 접속되는 npn형 바이폴라 트랜지스터(Q1)와, 베이스가 트랜지스터(Q1)의 베이스 및 콜렉터에 접속되는 npn형 바이폴라 트랜지스터(Q2)와, 트랜지스터(Q1)의 에미터와 접지단 사이에 접속되는 저항(R1)과, 트랜지스터(Q2)의 콜렉터와 전원단 사이에 접속되는 정전류원(I1)과, 트랜지스터(Q2)의 에미터와 접지단 사이에 접속되는 부스트 회로(BST)를 갖고 이루어지고, 트랜지스터(Q2)의 콜렉터로부터 전류 신호를 출력하는 구성으로 이루어진다. 또한, BST 회로는, 저항(RBST)과 커패시터(CBST)를 병렬 접속하여 이루어진다.

이와 같이, 에러 앰프(A11)의 출력단(A11b)은, 한 쌍의 트랜지스터(Q1, Q2)로 이루어지는 전류 미러 회로를 이용하여 전류 신호를 출력하는 구성이며, 이것에 부스트 회로(BST)가 삽입된 형태로 되어 있다.

부스트 회로(BST)는, 전류 신호의 주파수가 저주파수 영역일 때에는, 소정의 임피던스를 갖는 저항 회로로서 기능하고, 전류 신호의 주파수가 고주파수 영역일 때에는, 그 임피던스가 저하하여, 트랜지스터(Q2)의 에미터와 접지단 사이를 교류적으로 단락하는 바이패스 회로로서 기능한다.

따라서, 전류 신호의 주파수가 고주파수 영역일 때에는, 트랜지스터(Q1, Q2)로 이루어지는 전류 미러 회로의 미러비가 커지므로, 에러 앰프(A11)의 게인을 높이는 것이 가능해지고, 나아가서는, 위상 여유(게인이 0[db]일 때의 위상)를 유지하는 것이 가능하게 된다.

도 18은, 에러 앰프(A11)의 주파수 특성을 도시하는 도면이며, 횡축은 주파수, 종축은 위상과 게인을 나타내고 있다. 또한, 본 도면에서는, 인덕터(L1) 및 출력 커패시터(CO1)의 특성값을 각각 1.5[μH], 10[μF]으로 설정한 경우의 주파수 특성을 도시하고 있다. 또한, 도면 중의 실선은 본 발명(부스트 회로 있음)의 거동을 나타내는 것이며, 파선은 종래 구성(부스트 회로 없음)의 거동을 나타내는 것이다.

도 18에 도시한 바와 같이, 본 발명의 구성에 의해, 인덕터(L1) 및 출력 커패시터(CO1)로서 특성값이 작은 소자를 이용한 경우라도, 에러 앰프(A11)의 위상 여유를 충분히 유지할 수 있으므로, 상기의 특성값이 다소 변동되어도, DC/DC 컨버터를 안정적으로 동작시키는 것이 가능하게 된다. 또한, 에러 앰프(A11)의 출력단에 접속하는 위상 보상 커패시터의 용량값을 수[pF]까지 작게 할 수도 있기 때문에, 이를 반도체 장치(10)에 내장하는 것이 가능하게 된다.

다음으로, 동작 주파수의 안정화 기술에 대해서 설명한다.

주위 온도나 전원 전압의 변동에 수반하여, DC/DC 컨버터부(A)의 동작 주파수가 원하는 설정값(3[㎒])으로부터 크게 변동하게 되면, 전술한 위상 보상에 영향을 끼쳐, 출력 리플이 증대하게 된다. 따라서, 반도체 장치(10)에서는, 발진기(A8)의 발진 주파수를 결정하는 정전류(Ic)의 온도 특성 및 전원 전압 특성을 모두 플랫(flat)으로 하도록, 정전류원의 회로 구성에 궁리를 하고 있다.

도 19는, 정전류원의 하나의 구성예를 도시하는 회로도이다.

본 도면에 도시한 바와 같이, 본 구성예의 정전류원은, pnp형 바이폴라 트랜지스터(Qa, Qb, Qc)와, npn형 바이폴라 트랜지스터(Qd, Qe)를 갖고 이루어진다.

트랜지스터(Qa, Qb, Qc)의 에미터는, 각각, 저항(Ra, Rb, Rc)을 통하여, 밴드갭 전압 VBG의 인가단에 접속되어 있다. 트랜지스터(Qa, Qb, Qc)의 베이스는, 모두 트랜지스터(Qb)의 콜렉터에 접속되어 있다. 트랜지스터(Qa)의 콜렉터는, 트랜지스터(Qd)의 콜렉터에 접속되어 있다. 트랜지스터(Qb)의 콜렉터는, 트랜지스터(Qe)의 콜렉터에 접속되어 있다. 트랜지스터(Qe)의 콜렉터는, 발진기(A8)의 정전류 입력단에 접속되어 있다. 트랜지스터(Qd, Qe)의 베이스는, 모두 트랜지스터(Qd)의 콜렉터에 접속되어 있다. 트랜지스터(Qd)의 에미터는 접지단에 접속되어 있다. 트랜지스터(Qe)의 에미터는, 저항(Re)을 통하여 접지단에 접속되어 있다.

상기한 바와 같이, 본 구성예의 정전류원은, 정전류 Ic의 전원 전압 특성을 플랫으로 하기 위해, 밴드갭 전원 회로에서 생성된 밴드갭 전압 VBG를 구동 전압으로서 이용하고 있다.

또한, 본 구성예의 정전류원은, 트랜지스터 Qd의 베이스ㆍ에미터간 강하 전압 Vf의 온도 특성과, 저항 Re의 온도 특성을 서로 상쇄시킴으로써, 정전류 Ic의 온도 특성을 플랫으로 하고 있다.

이와 같은 정전류원을 이용함으로써, 도 20에서 도시한 바와 같이, DC/DC 컨버터부(A)의 동작 주파수를 원하는 설정값(3[㎒])으로 유지하는 것이 가능하게 된다.

다음으로, DC/DC 컨버터부(A)의 특성 향상에 대해서 설명한다.

DC/DC 컨버터부(A)의 동작 주파수가 고속일수록, 출력단에 접속되는 인덕터 L1, L2나 출력 커패시터(CO1, CO2)의 특성값을 작게 하여도, 도 21에 도시한 바와 같이, 출력 리플을 작게 억제할 수 있다. 한편, DC/DC 컨버터부(A)의 동작 주파수를 고속으로 하면, 스위칭 손실이 커져, 변환 효율이 저하되게 된다.

따라서, DC/DC 컨버터부(A)에서는, 동작 주파수를 종래의 1.5[㎒]부터 3[㎒]까지 높인 후에, 그 변환 효율을 저하시키지 않는 궁리를 하고 있다.

우선, 트랜지스터(A51, A61), 및, 트랜지스터(A52, A62)를 동시 오프시키는 기간(데드 타임)의 최적화를 행하여, 스위칭 손실의 저감을 행하고 있다.

동작 주파수를 3[㎒]으로 설정한 경우, PWM 신호의 주기는, 333.3[㎱]으로 되고, PWM 신호의 최소 펄스 폭은, 60[㎱] 전후(최소 듀티 20％)로 된다. 따라서, PWM 신호의 데드 타임으로서는, 5∼10[㎱]이라고 하는 매우 짧은 시간을 정확하게 설정해야만 한다.

또한, 종래 구성에서는, 저항과 커패시터로 이루어지는 RC 시상수 회로를 이용하여, 데드 타임을 설정하고 있었지만, 이와 같은 구성에서는, 소자 변동의 영향이 크기 때문에, 데드 타임을 정확하게 설정할 수 없다.

따라서, 본 발명에서는, 소자 딜레이(트랜지스터로 이루어지는 인버터의 논리 반전 지연 시간)를 이용하여, PWM 신호의 데드 타임을 설정하는 구성으로 되어 있다. 이와 같은 구성으로 함으로써, RC 시상수 회로를 이용하는 종래 구성에 비해, PWM 신호의 데드 타임을 정확하게 설정할 수 있으므로, DC/DC 컨버터부(A)의 스위칭 손실을 저감하는 것이 가능하게 된다.

도 22는, 부하 전류와 변환 효율의 상관 관계를 도시하는 도면이다. 본 도면에 도시한 바와 같이, 반도체 장치(10)에 의해, DC/DC 컨버터부(A)의 동작 주파수를 3[㎒]으로 설정하고, 인덕터(L1, L2)나 출력 커패시터(CO1, CO2)의 특성값을 작게 설정하여도, 충분히 높은 효율(특히 부하 전류로서 수백[㎃]을 흘리는 고부하 영역에서의 효율)을 얻는 것이 가능하게 된다.

또한, PWM 신호의 데드 타임을 최적화하는 과정에서, 트랜지스터(A51, A61), 및, 트랜지스터(A52, A62)의 게이트에 부수되는 기생 커패시터의 용량값을 어림잡을 수 있었기 때문에, 이에 따라서 드라이버의 전류 능력을 조정하여, 스루 레이트(slew rate)의 최적화를 행하고 있다. 이와 같은 조정에 의해, 출력 스파이크 노이즈의 저감(도 23의 예에서는, 제1 출력 전압 VDCO1에 대해서, pp값 = 약 20[mV] 정도까지 저감)이나, 출력 부하 응답의 개선(도 24의 예에서는, 제1 출력 전압 VDCO1에 대해서, ΔV=25[mV] 정도로 개선)을 실현하는 것이 가능하게 된다.

또한, 상기의 실시 형태에서는, DVD 드라이브나 CD 드라이브 등, 광 디스크 드라이브 용도용의 시스템 전원 LSI에 본 발명을 적용한 구성을 예로 들어 설명을 행하였지만, 본 발명의 적용 대상은 이에 한정되는 것이 아니라, 그 밖의 전원 장치에도 널리 적용하는 것이 가능하다.

또한, 본 발명의 구성은, 상기 실시 형태 외에, 발명의 주지를 일탈하지 않는 범위에서 여러 가지 변경을 가하는 것이 가능하다.

<산업상이용가능성>

본 발명은, 예를 들면, DVD 드라이브나 CD 드라이브 등, 광 디스크 드라이브 용도용의 시스템 전원 LSI에 바람직한 기술이다.

10 : 반도체 장치(시스템 전원 LSI)
A : DC/DC 컨버터부
A11, A12 : 에러 앰프
A11a : 입력단
A11b : 출력단
A21, A22 : PWM 비교기
A31, A32 : 컨트롤 드라이버
A41, A42 : 전류 리미트 회로
A51, A52 : P 채널형 MOS 전계 효과 트랜지스터
A61, A62 : N 채널형 MOS 전계 효과 트랜지스터
A7 : 기준 전압 생성 회로
A8 : 발진기
A9 : 소프트 스타트 회로
B : 리셋부
B1 : 리셋 제어 회로
B2 : 논리합 연산기
B3 : npn형 바이폴라 트랜지스터
C : LED 드라이버부
C1 : 컨트롤러
C2 : P 채널형 MOS 전계 효과 트랜지스터
C3 : 전류 리미트 회로
C3a, C3b : 비교기
C3c : 센스 저항
C3d : 직류 전압원
D : 전류 스위치부
D1 : 컨트롤러
D2 : P 채널형 MOS 전계 효과 트랜지스터
D3 : 전류 리미트 회로
L1, L2 : 인덕터
CO1, CO2 : 출력 커패시터
CB1, CB2 : 바이패스 커패시터
Q1, Q2 : npn형 바이폴라 트랜지스터
R1 :저항
I1 : 정전류원
BST : 부스트 회로
RBST : 저항
CBST : 커패시터
Qd, Qe : npn형 바이폴라 트랜지스터
Ra, Rb, Rc, Re : 저항

Claims

펄스 폭 변조 신호에 의해 스위칭 제어됨으로써, 입력 신호에 기초하여 구형파 형상의 스위치 전압(rectangular-wave switch voltage)을 출력하는 출력 트랜지스터와,
소정의 기준 전압을 생성하는 기준 전압 생성 회로와,
상기 스위치 전압에 의존하는 피드백 전압과 상기 기준 전압이 입력되고, 양자의 차분을 증폭하여 오차 전압을 생성시킴과 함께 상기 피드백 전압과 상기 기준 전압에 기초하여 내부에 생성되는 전류 신호에 기초하여 자신의 게인을 변화시키는 에러 앰프(error amplifier)와,
발진 신호를 생성하는 발진기(oscillator)와,
상기 발진 신호와 상기 오차 전압이 입력되고, 이들을 비교함으로써 상기 펄스 폭 변조 신호를 출력하는 비교기
를 포함하는 전원 장치.
제1항에 있어서,
상기 에러 앰프는,
상기 기준 전압과 상기 피드백 전압이 입력되고, 전압 신호를 출력하는 입력단과,
상기 입력단으로부터의 전압 신호가 입력되고, 상기 전압 신호를 전류 신호로 변환하는 출력단
을 포함하고,
상기 출력단의 내부에는, 상기 전류 신호의 주파수에 기초하여 그 임피던스가 변화하는 부스트 회로(boost circuit)가 삽입되는 전원 장치.
제2항에 있어서,
상기 출력단은 전류 미러를 포함하도록 구성되며,
상기 입력단에서의 전압 신호가 상기 전류 미러의 입력측 트랜지스터에 입력되고, 상기 전류 미러의 출력측 트랜지스터와 접지단 사이에 상기 부스트 회로가 삽입되는 전원 장치.
제3항에 있어서,
상기 부스트 회로는 저항과 커패시터를 서로 병렬 접속하여 이루어지는 전원 장치.
펄스 폭 변조 신호에 의해 스위칭 제어됨으로써, 입력 신호에 기초하여 구형파 형상의 스위치 전압을 출력하는 출력 트랜지스터와,
상기 스위치 전압을 출력하는 제1 단자와,
소정의 기준 전압을 생성하는 기준 전압 생성 회로와,
상기 스위치 전압에 의존하는 피드백 전압이 입력되는 제2 단자와,
상기 제2 단자로부터 입력된 상기 피드백 전압과 상기 기준 전압이 입력되고, 양자의 차분을 증폭하여 오차 전압을 생성시킴과 함께 상기 피드백 전압과 상기 기준 전압에 기초하여 내부에 생성되는 전류 신호에 따라서 자신의 게인을 변화시키는 에러 앰프와,
발진 신호를 생성하는 발진기와,
상기 발진 신호와 오차 신호가 입력되고, 이들을 비교함으로써 상기 펄스 폭 변조 신호를 출력하는 비교기
를 포함하는 전원 장치.
제5항에 있어서,
상기 제1 단자에 일단이 접속되는 인덕터와,
상기 인덕터의 타단에 접속되는 캐패시터
를 더 포함하고,
상기 인덕터의 타단으로부터 부하에 출력 전압을 출력하는 전원 장치.
제6항에 있어서,
상기 인덕터의 인덕턴스값이 1.5[μH]이며, 상기 캐패시터의 용량값이 10[μF]인 전원 장치.