KR20100085123A - 질화물계 반도체 광소자, 질화물계 반도체 광소자용의 에피택셜 웨이퍼, 및 반도체 발광 소자를 제조하는 방법 - Google Patents

질화물계 반도체 광소자, 질화물계 반도체 광소자용의 에피택셜 웨이퍼, 및 반도체 발광 소자를 제조하는 방법 Download PDF

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Abstract

본 발명의 질화물계 반도체 광소자(LE1)에서는, 스트레인을 내포한 우물층(21)은, c축 방향으로 연장되는 기준축에 직교하는 면에 대하여 경사각 α로 경사진 기준 평면(SR1)을 따라 연장된다. 경사각 α는 59도 보다 크고 80도 미만인 범위 및 150도 보다 크고 180도 미만인 범위이다. 마이너스의 피에조 전계를 갖는 발광층(SP-)에 인접하고, 장벽층의 밴드갭보다 큰 밴드갭을 갖는 질화갈륨계 반도체층(P)이 나타나 있다. 우물층(W3)에서의 피에조 전계의 방향은 n층으로부터 p층으로의 방향이고, 질화갈륨계 반도체층(P)에서의 피에조 전계의 방향은 p층으로부터 n층으로의 방향이다. 이 때문에, 발광층(SP-)과 질화갈륨계 반도체층(P)의 계면에는, 전도대가 아니라 가전자대에 딥이 형성된다.

Description

질화물계 반도체 광소자, 질화물계 반도체 광소자용의 에피택셜 웨이퍼, 및 반도체 발광 소자를 제조하는 방법{NITRIDE SEMICONDUCTOR OPTICAL DEVICE, EPITAXIAL WAFER FOR NITRIDE SEMICONDUCTOR OPTICAL DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR LIGHT-EMITTING DEVICE}
본 발명은, 질화물계 반도체 광소자, 질화물계 반도체 광소자용의 에피택셜 웨이퍼, 및 반도체 발광 소자를 제조하는 방법에 관한 것이다.
특허문헌 1에는, 반도체 광소자가 기재되어 있다. 반도체 광소자에서는, [0001] 방향과 약 40도, 90도, 140도의 각도를 이루는 방향에서, 스트레인층 내의 피에조 전계가 전혀 발생하지 않는다. 그래서, 각도 30도∼50도, 80도∼100도, 및 130도∼150도의 범위에서, 면방위를 선택하고 있다. 이 때문에, 스트레인 양자 우물 구조 내에 피에조 전계가 거의 발생하지 않는 기판의 면 상에, 에피택셜 성장을 하고 있다.
특허문헌 2에는, 반도체 발광 소자가 기재되어 있다. 반도체 발광 소자는, 비극성면 상에 제작되어 있다. 비극성면은 {11-20}면, {11-20}면으로부터 -5도 이상 +5도의 범위로 기운 면, 또는 {1-100}면, {1-100}면으로부터 -5도 이상 +5도의 범위로 기운 면이다.
비특허문헌 1에는, 우르짜이트 구조의 InGaN/GaN 헤테로 구조에 있어서 피에조 효과의 결정 방위 의존성의 이론적 연구가 기재되어 있다. (0001)로부터 39도 및 90도의 오프각에서 결정 방위를 따라 성장된 스트레인층에는, 세로 성분의 피에조 전계가 유기(誘起)되지 않는다. 또한, 비특허문헌 2에는, 우르짜이트 구조의 InGaN/GaN 양자 우물의 전기적인 특성에 관한 결정 방위 효과가 기재되어 있다. 오프각을 증가시키면, InGaN/GaN 양자 우물 구조의 내부 전계는 55도의 오프각 근처에서 부호를 바꾼다.
일본 특허 공개 평성11-112029호 공보(일본 특허 출원 평성09-263511호) 일본 특허 공개 평성10-135576호 공보
Jpn. J. Appl. Phys., vol.39(2000) pp. 413-416. Part 1. No. 2A, Feb. J.Appl. Phys., Vol.91, No. 12, 15 June 2002, pp. 9904-9908.
질화갈륨계 반도체의 (0001)면 상에 성장된 InGaN 우물층에는 매우 큰 피에조 전계가 발생한다. 이 피에조 전계는, 활성층 내에서 전자와 정공의 파동 함수를 공간적으로 분리시킨다. 이 때문에, 발광 소자의 발광 효율이 저하된다. 또한, 이 발광 소자에서는, 인가 전류의 증가에 따라, 주입 캐리어가, 활성층 내의 피에조 전계를 스크리닝한다. 이 스크리닝에 의해, 인가 전류의 증가에 따라 발광 파장의 블루 시프트가 생긴다.
특허문헌 2에서는, 큰 블루 시프트를 회피하기 위해, (0001)면과 90˚를 이루는 각인 {11-20}면, {1-100}면 상에 활성층을 형성하고 있다.
특허문헌 1에서는, 큰 블루 시프트를 회피하기 위해, 활성층의 내부 전계가 제로가 되는 각도인 40도, 140도의 오프각을 이용한다. 비특허문헌 1에서는, 내부 전계가 제로가 되는 오프각을 이론적인 계산에 의해 견적하고 있다.
그러나, {11-20}면 및 {10-10}면으로 이루어지는 주면(主面), 즉 비극성의 주면의 웨이퍼를 제작하기 위해서는, (0001)면 방향으로 두텁게 성장한 잉곳으로부터, 상기 면방위의 주면을 얻도록 잘라내어 결정편(結晶片)을 제작한다. 잘라내는 것은, 잉곳에 세로 방향으로 행해지기 때문에, 잘라내어진 결정편의 폭은 겨우 10 ㎜ 정도이다.
특허문헌 1 및 2에서는, 피에조 전계를 제로 또는 제로에 근접시키는 면방위를 이용하고 있다. 특허문헌 1 및 2의 발명과는 달리, 발명자 등의 검토에 의하면, 유한한 크기의 피에조 전계를 이용하는 것에 의해, 반도체 발광 소자의 특성을 향상시킬 수 있다.
본 발명은, 스트레인을 내포하는 육방정계 Ⅲ족 질화물로 이루어지는 발광층을 포함하고 이 발광층으로부터의 전자의 오버플로를 저감할 수 있는 질화물계 반도체 광소자를 제공하는 것을 목적으로 하며, 또한 이 질화물계 반도체 광소자용의 에피택셜 웨이퍼를 제공하는 것을 목적으로 한다. 또한, 본 발명은, 스트레인을 내포하는 육방정계 Ⅲ족 질화물로 이루어지는 발광층을 포함하는 반도체 발광 소자를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 따른 질화물계 반도체 광소자는, (a) 제1 질화갈륨계 반도체 영역과, (b) 스트레인을 내포하는 육방정계 질화갈륨계 반도체로 이루어지는 우물층과 질화갈륨계 반도체로 이루어지는 장벽층을 포함하는 발광층과, (c) 제2 질화갈륨계 반도체 영역을 포함한다. 상기 발광층은, 상기 제1 질화갈륨계 반도체 영역과 상기 제2 질화갈륨계 반도체 영역 사이에 마련된다. 상기 제1 질화갈륨계 반도체 영역은 하나 또는 복수의 n형 질화갈륨계 반도체층을 포함한다. 상기 제2 질화갈륨계 반도체 영역은, 상기 장벽층보다 밴드갭이 큰 질화갈륨계 반도체층과, 하나 또는 복수의 p형 질화갈륨계 반도체층을 포함하고, 상기 우물층 및 상기 장벽층 각각은, c축 방향으로 연장되는 기준축에 직교하는 면으로부터 59도 이상 80도 미만의 범위 및 150도 보다 크고 180도 미만인 범위의 경사각으로 경사진 기준 평면을 따라 연장되어 있으며, 상기 발광층에서의 피에조 전계는, 상기 제2 질화갈륨계 반도체 영역으로부터 상기 제1 질화갈륨계 반도체 영역을 향하는 방향과 역방향의 성분을 갖고 있고, 상기 제2 질화갈륨계 반도체 영역의 상기 질화갈륨계 반도체층은, 상기 발광층에 인접하고 있으며, 상기 제2 질화갈륨계 반도체 영역의 상기 질화갈륨계 반도체층은, 전자 블록층 및 클래드층 중 어느 하나이다.
이 질화물계 반도체 광소자에 의하면, 우물층 및 장벽층이 상기한 각도 범위의 경사각으로 경사진 기준 평면을 따라 연장되기 때문에, 발광층에서의 피에조 전계는 제2 질화갈륨계 반도체 영역으로부터 제1 질화갈륨계 반도체 영역을 향하는 방향과 역방향 성분을 갖는다. 한편, 이 질화갈륨계 반도체층에서의 피에조 전계는 제2 질화갈륨계 반도체 영역으로부터 제1 질화갈륨계 반도체 영역을 향하는 방향과 동일한 방향의 성분을 갖는다. 제2 질화갈륨계 반도체 영역의 질화갈륨계 반도체층은 발광층에 인접하고 있기 때문에, 이 질화갈륨계 반도체층과 발광층의 계면에서는, 전도대가 아니라 가전자대에 딥이 생긴다. 따라서, 딥이 전도대에 없기 때문에, 전자의 오버플로를 저감할 수 있다.
본 발명에 따른 질화물계 반도체 광소자에서는, 상기 우물층은 InGaN이고, 상기 장벽층은 GaN 또는 InGaN일 수 있다. 이 질화물계 반도체 광소자에 의하면, InN의 a축 및 c축 방향의 격자 상수는 GaN의 a축 및 c축 방향의 격자 상수보다 크기 때문에, InGaN 우물층은 장벽층으로부터 응력을 받아, 스트레인을 내포하게 된다.
본 발명에 따른 질화물계 반도체 광소자에서는, 상기 경사각은, 62도 이상 80도 미만의 범위에 있을 수 있다. 이 질화물계 반도체 광소자에 의하면, 블루 시프트를 작게 할 수 있다. 또는, 본 발명에 따른 질화물계 반도체 광소자에서는, 상기 경사각은, 150도 보다 크고 170도 이하인 범위에 있을 수 있다. 이 질화물계 반도체 광소자에 의하면, 블루 시프트를 작게 할 수 있다.
본 발명에 따른 질화물계 반도체 광소자는, 육방정계 반도체 InSAlTGa1-S-TN(0≤S≤1, 0≤T≤1, 0≤S+T≤1)로 이루어지는 기판을 더 포함할 수 있다. 상기 기판의 상기 주면은, 이 육방정계 반도체의 c축과 직교하는 평면으로부터 59도 보다 크고 80도 미만인 범위 및 150도 보다 크고 180도 미만인 범위의 경사각으로 경사진 평면을 따라 연장되어 있고, 상기 제1 질화갈륨계 반도체 영역, 상기 발광층 및 상기 제2 질화갈륨계 반도체 영역은, 상기 기판의 상기 주면 상에서 소정의 축의 방향으로 배열되어 있다.
이 질화물계 반도체 광소자에 의하면, 그 기판을 이용하는 것에 의해, 발광층에서의 피에조 전계가 제2 질화갈륨계 반도체 영역으로부터 제1 질화갈륨계 반도체 영역을 향하는 방향과 역방향 성분을 갖는다.
본 발명에 따른 질화물계 반도체 광소자에서는, 상기 기판은, c축 방향으로 연장되는 관통 전위의 밀도가 제1 관통 전위 밀도보다 큰 복수의 제1 영역과, c축 방향으로 연장되는 관통 전위의 밀도가 제1 관통 전위 밀도보다 작은 복수의 제2 영역을 포함하고, 상기 제1 및 제2 영역은 교대로 배치되어 있으며, 상기 기판의 상기 주면에는 상기 제1 및 제2 영역이 나타나 있다.
이 질화물계 반도체 광소자에 의하면, 발광층이 제2 영역 상에 마련되기 때문에, 관통 전위 밀도가 발광 특성에 미치는 영향을 저감할 수 있다.
본 발명에 따른 질화물계 반도체 광소자는, 상기 제2 영역의 상기 관통 전위의 밀도는 1×107 ㎝-2 미만일 수 있다. 이 질화물계 반도체 광소자에 의하면, 양호한 발광 특성의 발광층이 제공된다.
본 발명에 따른 질화물계 반도체 광소자에서는, 상기 제1 질화갈륨계 반도체 영역, 상기 발광층 및 상기 제2 질화갈륨계 반도체 영역은, 상기 기판의 상기 주면 상에 탑재된 반도체 적층을 구성하고, 상기 기판은 도전성을 갖는다. 이 육방정계 질화물계 반도체 광소자는, 상기 반도체 적층에 마련된 제1 전극과, 상기 기판의 이면(裏面)에 마련된 제2 전극을 구비할 수 있다. 이 질화물계 반도체 광소자에 의하면, 에피택셜 적층의 상면에 애노드 및 캐소드의 양(兩)전극을 배치하지 않는다.
본 발명에 따른 질화물계 반도체 광소자에서는, 상기 발광층은, 제1 및 제2 광가이드층과 양자 우물 구조의 활성층을 포함하고, 상기 양자 우물 구조는 상기 우물층 및 상기 장벽층을 포함하며, 상기 활성층은, 상기 제1 광가이드층과 상기 제2 광가이드층 사이에 마련되어 있다. 이 질화물계 반도체 광소자에 의하면, 반도체 레이저가 제공된다.
본 발명에 따른 질화물계 반도체 광소자는, 상기 기준 평면은 a축 방향으로 경사져 있을 수 있다. 이 질화물계 반도체 광소자에 의하면, 경사가 a축 방향이기 때문에, m면 벽개(劈開)가 가능하다.
본 발명에 따른 질화물계 반도체 광소자는, 상기 기준 평면은 m축 방향으로 경사져 있을 수 있다. 이 질화물계 반도체 광소자에 의하면, 경사가 m축 방향이기 때문에, a면 벽개가 가능하다.
본 발명에 따른 질화물계 반도체 광소자는, 상기 제2 질화갈륨계 반도체 영역의 상기 질화갈륨계 반도체층은, 적어도 Al을 포함하는 p형 AlXGaYIn1-X-YN(0<X≤1, 0≤Y≤1, 0<X+Y≤1)으로 이루어질 수 있다. 이 질화물계 반도체 광소자에 의하면, 캐리어를 효율적으로 발광층 내에 가둘 수 있다.
본 발명의 다른 양태에 따른 발명은, 질화물계 반도체 광소자용의 에피택셜 웨이퍼이다. 이 에피택셜 웨이퍼는, (a) 제1 질화갈륨계 반도체 영역과, (b) 스트레인을 내포하는 육방정계 질화갈륨계 반도체로 이루어지는 우물층과 질화갈륨계 반도체로 이루어지는 장벽층을 포함하는 발광층과, (c) 제2 질화갈륨계 반도체 영역과, (d) 육방정계 반도체 InSAlTGa1-S-TN(0≤S≤1, 0≤T≤1, 0≤S+T≤1)으로 이루어지는 웨이퍼를 포함하고, 상기 발광층은, 상기 웨이퍼 상에서 상기 제1 질화갈륨계 반도체 영역과 상기 제2 질화갈륨계 반도체 영역 사이에 마련되며, 상기 제1 질화갈륨계 반도체 영역은 하나 또는 복수의 n형 질화갈륨계 반도체층을 포함하고, 상기 제2 질화갈륨계 반도체 영역은, 상기 장벽층보다 밴드갭이 큰 질화갈륨계 반도체층과, 하나 또는 복수의 p형 질화갈륨계 반도체층을 포함하며, 상기 우물층 및 상기 장벽층 각각은, c축 방향으로 연장되는 기준축에 직교하는 면으로부터 59도 이상 80도 미만의 범위 및 150도 보다 크고 180도 미만인 범위의 경사각으로 경사진 기준 평면을 따라 연장되어 있고, 상기 발광층에서의 피에조 전계는, 상기 제2 질화갈륨계 반도체 영역으로부터 상기 제1 질화갈륨계 반도체 영역을 향하는 방향과 역방향의 성분을 갖고 있으며, 상기 제2 질화갈륨계 반도체 영역의 상기 질화갈륨계 반도체층은, 상기 발광층에 인접하고 있고, 상기 제2 질화갈륨계 반도체 영역의 상기 질화갈륨계 반도체층은, 전자 블록층 및 클래드층 중 어느 하나이며, 상기 장벽층은 GaN 또는 InGaN이다.
이 에피택셜 웨이퍼에 의하면, 우물층 및 장벽층이 상기한 각도 범위의 경사각으로 경사진 기준 평면을 따라 연장되기 때문에, 발광층에서의 피에조 전계는 제2 질화갈륨계 반도체 영역으로부터 제1 질화갈륨계 반도체 영역을 향하는 방향과 역방향의 성분을 갖는다. 한편, 이 질화갈륨계 반도체층에서의 피에조 전계는 제2 질화갈륨계 반도체 영역으로부터 제1 질화갈륨계 반도체 영역을 향하는 방향과 동일한 방향의 성분을 갖는다. 제2 질화갈륨계 반도체 영역의 질화갈륨계 반도체층은 발광층에 인접하고 있기 때문에, 이 질화갈륨계 반도체층과 발광층의 계면에서는, 전도대가 아니라 가전자대에 딥이 생긴다. 따라서, 딥이 전도대가 아니라 가전자대에 생기기 때문에, 전자의 오버플로를 저감할 수 있다.
본 발명에 따른 에피택셜 웨이퍼에서는, 상기 웨이퍼의 상기 주면은, 이 육방정계 반도체의 c축에 직교하는 평면으로부터 59도 이상 80도 미만의 범위 및 150도 보다 크고 170도 이하인 범위의 경사각으로 경사진 평면을 따라 연장되어 있을 수 있다. 이 에피택셜 웨이퍼에 의하면, 웨이퍼 주면의 경사각을 상기한 각도 범위로 하는 것에 의해, 상기한 각도 범위의 경사각으로 경사진 기준 평면을 따라 연장되도록 우물층 및 장벽층이 마련된다.
본 발명에 따른 에피택셜 웨이퍼에서는, 상기 웨이퍼의 에지의 2점간의 거리의 최대값은 45 ㎜ 이상일 수 있다. 이 에피택셜 웨이퍼에 의하면, a면이나 m면의 주면과 달리, 대구경의 웨이퍼가 제공된다. 또한, 본 발명에 따른 에피택셜 웨이퍼에서는, 상기 웨이퍼는 도전성 GaN으로 이루어질 수 있다.
본 발명에 따른 방법에서는, 상기 제1 질화갈륨계 반도체 영역, 상기 발광층 및 상기 제2 질화갈륨계 반도체 영역은, 상기 웨이퍼의 상기 주면 상에서 소정의 축의 방향으로 배열되어 있고, 상기 기준축은 상기 소정의 축과 상이한 방향을 향하고 있다. 이 방법에 의하면, 적층의 방향은 소정의 축의 방향이고, 에피택셜 성장은 기준축의 방향으로 행해진다.
본 발명에 따른 에피택셜 웨이퍼에서는, 상기 경사각은 62도 이상 80도 미만의 범위에 있을 수 있다. 이 에피택셜 웨이퍼에 의하면, 블루 시프트가 작은 질화물계 반도체 광소자용의 에피택셜 웨이퍼가 제공된다. 또는, 본 발명에 따른 에피택셜 웨이퍼에서는, 상기 경사각은 150도 보다 크고 170도 미만의 범위에 있을 수 있다. 이 에피택셜 웨이퍼에 의하면, 마찬가지로 블루 시프트가 작은 질화물계 반도체 소자용의 에피택셜 웨이퍼가 제공된다.
본 발명의 또 다른 양태는, 스트레인을 내포하는 육방정계 Ⅲ족 질화물로 이루어지는 발광층을 포함하는 반도체 발광 소자를 제조하는 방법이다. 이 방법은, (a) 상기 발광층에서의 피에조 전계의 방향을 견적하기 위해 발광층의 면방위를 선택하는 공정과, (b) 상기 발광층에서의 피에조 전계의 방향을 견적하기 위한 양자 우물 구조를 상기 선택된 면방위로 형성하고 p형 및 n형 질화갈륨 반도체를 성장시켜, 기판 생산물을 준비하는 공정과, (c) 상기 기판 생산물에 바이어스를 인가하면서, 포토루미네선스의 바이어스 의존성을 측정하는 공정과, (d) 상기 측정된 바이어스 의존성으로부터, 상기 발광층에서의 피에조 전계의 방향을 견적하는 공정과, (e) 상기 선택된 면방위로 상기 발광층을 성장시킬 수 있는 주면을 갖는 웨이퍼를 준비하는 공정과, (f) 상기 반도체 발광 소자를 위한 반도체 적층을, 상기 웨이퍼의 상기 주면 상에 형성하는 공정을 포함한다. 상기 반도체 적층은, 제1 질화갈륨계 반도체 영역, 상기 발광층 및 제2 질화갈륨계 반도체 영역을 포함하고, 상기 발광층은 질화갈륨계 반도체로 이루어지는 우물층과 질화갈륨계 반도체로 이루어지는 장벽층을 포함하며, 상기 발광층은, 상기 제1 질화갈륨계 반도체 영역과 상기 제2 질화갈륨계 반도체 영역 사이에 마련되고, 상기 제1 질화갈륨계 반도체 영역은 하나 또는 복수의 n형 질화갈륨계 반도체층을 포함하며, 상기 제2 질화갈륨계 반도체 영역은, 상기 장벽층보다 밴드갭이 큰 질화갈륨계 반도체층과, 하나 또는 복수의 p형 질화갈륨계 반도체층을 포함하고, 상기 제2 질화갈륨계 반도체 영역의 상기 질화갈륨계 반도체층은, 상기 발광층에 인접하고 있으며, 상기 우물층 및 상기 장벽층 각각은, c축, a축 및 m축 방향으로 연장되는 기준축에 직교하는 면으로부터 경사진 기준 평면을 따라서 연장되어 있고, 상기 피에조 전계의 방향은, 상기 제2 질화갈륨계 반도체 영역으로부터 상기 제1 질화갈륨계 반도체 영역을 향하는 방향을 기준으로 하여 규정된다.
이 방법에 의하면, 바이어스를 인가하면서 포토루미네선스(PL) 스펙트럼의 바이어스 의존성을 측정하기 때문에, 일렉트로루미네선스(EL) 스펙트럼에 의해 발광이 일어나는 인가 전압보다 작은 플러스 및 마이너스의 전압 범위에서의 PL 스펙트럼을 측정할 수 있다. PL 스펙트럼의 바이어스 의존성을 이용하여, 발광층 내의 내부 전계의 크기 및 방향을 견적할 수 있다. 이것에 기초하여, 원하는 피에조 전계의 방향 등을 갖는 발광 소자를 제작할 수 있다.
이상 설명한 바와 같이, 본 발명의 일 양태에 의하면, 스트레인을 내포하는 육방정계 Ⅲ족 질화물로 이루어지는 발광층을 포함하고 이 발광층으로부터의 전자의 오버플로를 저감할 수 있는 질화물계 반도체 광소자가 제공된다. 또한, 본 발명의 다른 양태에 의하면, 이 질화물계 반도체 광소자용의 에피택셜 웨이퍼가 제공된다. 또한, 본 발명의 또 다른 양태에 의하면, 스트레인을 내포하는 육방정계 Ⅲ족 질화물로 이루어지는 발광층을 포함하는 반도체 발광 소자를 제조하는 방법이 제공된다.
본 발명의 상기한 목적 및 다른 목적, 특징 및 이점은 첨부 도면을 참조하여 진행되는 본 발명의 적합한 실시형태의 이하의 상세한 기술을 통해, 보다 용이하게 명백해진다.
도 1은 본 실시형태에 따른 질화물계 반도체 광소자의 구조를 개략적으로 도시하는 도면이다.
도 2는 스트레인을 내포하는 발광층에서의 피에조 전계의 방향을 설명하는 도면이다.
도 3은 스트레인을 내포하는 발광층에서의 피에조 전계의 방향을 설명하는 도면이다.
도 4는 본 실시형태에 따른 질화물계 반도체 광소자의 구조를 개략적으로 도시하는 도면이다.
도 5는 본 실시형태에 따른 질화물계 반도체 광소자를 제조하는 방법 및 에피택셜 웨이퍼를 제조하는 방법에서의 주요한 공정을 도시한 도면이다.
도 6은 본 실시형태에 따른 질화물계 반도체 광소자를 제조하는 방법 및 에피택셜 웨이퍼를 제조하는 방법에서의 주요한 공정을 도시한 도면이다.
도 7은 본 실시형태에 따른 질화물계 반도체 광소자를 제조하는 방법 및 에피택셜 웨이퍼를 제조하는 방법에서의 주요한 공정을 도시한 도면이다.
도 8은 실시형태에서 사용할 수 있는 GaN 기판의 한 구조를 도시하는 도면이다.
도 9는 우물층의 피에조 전계의 방향 및 크기의 견적 절차를 보여주는 공정 흐름을 도시하는 도면이다.
도 10은 바이어스 의존성의 PL 측정을 설명하는 도면이다.
도 11은 실시예에서 제작된 반도체 발광 소자의 EL 스펙트럼의 측정 결과를 도시하는 도면이다.
도 12는 적분 강도의 온도 의존성을 도시하는 그래프이다.
도 13은 절대 온도 300K에서 측정된 일렉트로루미네선스(EL) 스펙트럼을 도시하는 그래프이다.
도 14는 절대 온도 10K에서 측정된 EL 스펙트럼을 도시하는 그래프이다.
도 15는 실시예에서 제작된 반도체 레이저의 구조를 도시한 도면이다.
본 발명의 사상은, 예시로서 도시된 첨부 도면을 참조하여 이하의 상세한 기술을 고려하는 것에 의해 용이하게 이해할 수 있다. 계속해서, 첨부 도면을 참조하면서, 본 발명의 질화물계 반도체 광소자, 질화물계 반도체 광소자용의 에피택셜 웨이퍼 및 반도체 발광 소자를 제조하는 방법에 관계된 실시형태를 설명한다. 가능한 경우에는, 동일한 부분에는 동일한 부호를 붙인다.
도 1은 본 실시형태에 따른 질화물계 반도체 광소자의 구조를 개략적으로 도시하는 도면이다. 질화물계 반도체 광소자로서는, 예컨대 반도체 레이저, 발광 다이오드 등이 있다. 도 1을 참조하면, 좌표계(S)가 도시되어 있다. 기판(11)의 주면(11a)은, Z축 방향을 향하고 있고, 또한 X 방향 및 Y 방향으로 연장되어 있다. X축은 a축 방향을 향하고 있다. 계속되는 설명에서는, 예컨대 <0001>축에 대하여 역방향의 결정축은, <000-1>로 나타난다.
질화물계 반도체 광소자(LE1)는, 발광 다이오드에 적합한 구조를 갖는다. 질화물계 반도체 광소자(LE1)는, 제1 질화갈륨계 반도체 영역(13)과, 발광 영역(15)과, 제2 질화갈륨계 반도체 영역(17)을 구비한다. 발광층(15)은 활성층(19)을 포함하고, 활성층(19)은 교대로 배열된 우물층(21) 및 장벽층(23)을 포함한다. 발광층(15)은, 제1 질화갈륨계 반도체 영역(13)과 제2 질화갈륨계 반도체 영역(17) 사이에 마련되어 있다. 제1 질화갈륨계 반도체 영역(13)은 하나 또는 복수의 n형 질화갈륨계 반도체층[본 실시예에서는, 질화갈륨계 반도체층(25, 27, 29)]을 포함할 수 있다. 제2 질화갈륨계 반도체 영역(17)은, 장벽층보다 밴드갭이 큰 질화갈륨계 반도체층(31)과, 하나 또는 복수의 p형 질화갈륨계 반도체층[본 실시예에서는, 질화갈륨계 반도체층(33, 35)]을 포함한다.
질화물계 반도체 광소자(LE1)에서는, 우물층(21)은, c축 방향으로 연장되는 기준축[벡터(VC1)로 나타냄]에 직교하는 면에 대하여 경사각 α로 경사진 기준 평면(SR1)을 따라 연장되어 있다. 경사각 α는 59도 이상 80도 미만의 범위일 수 있다. 또한, 경사각 α는 150도 보다 크고 180도 미만인 범위일 수 있다. 우물층(21)은 스트레인을 내포하고 있고, 우물층(21)에서의 피에조 전계는 제2 질화갈륨계 반도체 영역(17)으로부터 제1 질화갈륨계 반도체 영역(13)을 향하는 방향과 역방향의 성분을 갖는다. 제2 질화갈륨계 반도체 영역(17)의 질화갈륨계 반도체층(31)은 발광층(15)에 인접해 있다. 우물층(21)은 육방정계의 질화갈륨계 반도체로 이루어지고, 우물층(21)은 예컨대 InGaN이라고 하는, 인듐을 포함하는 질화갈륨계 반도체로 이루어질 수 있다. 장벽층(23)은 질화갈륨계 반도체로 이루어지고, 장벽층(23)은, 예컨대 GaN, InGaN, AlGaN, AlGaInN 등일 수 있다.
이 질화물계 반도체 광소자(LE1)에 의하면, 우물층(21) 및 장벽층(23)이 상기한 각도 범위의 경사각 α로 경사진 기준 평면(SR1)을 따라 연장되기 때문에, 우물층(21)에서의 피에조 전계는 제2 질화갈륨계 반도체 영역(17)으로부터 제1 질화갈륨계 반도체 영역(13)을 향하는 방향과 역방향의 성분(Z축의 플러스 방향)을 갖는다. 한편, 제2 질화갈륨계 반도체 영역(17)의 질화갈륨계 반도체층(31)에서의 피에조 전계는 제2 질화갈륨계 반도체 영역(17)으로부터 제1 질화갈륨계 반도체 영역(13)을 향하는 방향과 동일한 방향(Z축의 마이너스 방향)의 성분을 갖는다. 질화갈륨계 반도체층(31)은 발광층(15)에 인접해 있기 때문에, 이 질화갈륨계 반도체층(31)과 발광층(15)의 계면 J1에서는, 전도대가 아니라 가전자대에 딥이 생긴다. 따라서, 딥이 전도대가 아니라 가전자대에 생기기 때문에, 전자의 오버플로를 저감할 수 있다.
제2 질화갈륨계 반도체 영역(17) 내의 질화갈륨계 반도체층(31)은, 전자 블록층 및 클래드층 중 어느 하나이다. 전자 블록층은 활성층으로부터의 전자를 블록하고, 클래드층은 캐리어를 가두고 광을 가둔다. 제2 질화갈륨계 반도체 영역(17)의 질화갈륨계 반도체층(31)은 예컨대 p형 AlGaN으로 이루어질 수 있다.
InN의 a축 및 c축 방향의 격자 상수는, 각각 GaN의 a축 및 c축 방향의 격자 상수보다 크기 때문에, 우물층(21)이 InGaN으로 이루어질 때, InGaN 우물층은 장벽층으로부터 응력(압축 응력)을 받아, 스트레인을 내포하게 된다.
경사각 α는 62도 이상 80도 미만의 범위에 있을 수 있다. 이 질화물계 반도체 광소자에 의하면, 블루 시프트를 작게 할 수 있다. 또한, 경사각 α는 150도 보다 크고 170도 이하인 범위에 있을 수 있다. 이 질화물계 반도체 광소자에 의하면, 블루 시프트를 작게 할 수 있다.
도 2는, 스트레인을 내포하는 발광층에서의 피에조 전계의 방향을 설명하는 도면이다. 도 2의 (a)∼도 2의 (c)는, 극성면(c면) 상에 형성된 발광층에서의 피에조 전계를 설명하는 도면이다. 도 2의 (d)∼도 2의 (e)는, 비극성면(a면, m면) 상에 형성된 발광층에서의 피에조 전계를 설명하는 도면이다. 도 2의 (f)∼도 2의 (g)는, 반극성면 상에 형성된 발광층에서의 피에조 전계를 설명하는 도면이다.
도 2의 (a)를 참조하면, 발광층(P)은 극성면(c면) 상에 형성된 장벽층(B1, B2) 및 우물층(W1)을 포함한다. 우물층(W1)은 장벽층(B1, B2) 사이에 있다. 우물층(W1)에서의 피에조 전계(EPZ)의 방향은, p층으로부터 n층으로의 방향을 향하고 있다. 우물층에서는, 전도대의 밴드 바닥 및 가전자의 밴드 바닥이 n층으로부터 p층으로의 방향으로 내려가 있다. 기호 EC0는, 전도대의 밴드 바닥과 가전자의 밴드 바닥 사이의 에너지 차를 나타내고 있다. 도 2의 (b)를 참조하면, 발광층(P)에 작은 순방향 전압이 인가되어 있다. 이 발광층(P)에서는, 전도대의 밴드 바닥 및 가전자의 밴드 바닥의 경사가 전압 인가에 의해 커져 있다. 기호 EC1은, 전도대의 밴드 바닥과 가전자의 밴드 바닥 사이의 에너지차를 나타내고 있고, 에너지차 EC0는, 에너지차 EC1보다 크다. 도 2의 (c)를 참조하면 발광층(P)에 큰 순방향 전압이 인가되어 있다. 이 발광층(P)에서는, 전도대의 밴드 바닥 및 가전자의 밴드 바닥의 경사가, 스크리닝에 의해 작아져 있다. 기호 EC2는, 전도대의 밴드 바닥과 가전자의 밴드 바닥 사이의 에너지차를 나타내고 있고, 에너지차 EC2는 에너지차 EC0보다 크다. 인가 전압에 의해 야기되는 에너지차의 변화가, 블루 시프트의 원인이다.
도 2의 (d)를 참조하면, 발광층(NP)은 비극성면(a면, m면) 상에 형성된 장벽층(B3, B4) 및 우물층(W2)을 포함한다. 우물층(W2)은 장벽층(B3, B4) 사이에 있다. 우물층(W2)이 비극성면 상에 형성되어 있기 때문에, 피에조 전계(EPZ)는 제로이다. 우물층(W2)에서는, 전도대의 밴드 바닥 및 가전자의 밴드 바닥이 p층으로부터 n층으로의 방향으로 내려가 있다. 기호 ENP0는, 전도대의 밴드 바닥과 가전자의 밴드 바닥 사이의 에너지차를 나타내고 있다. 도 2의 (e)를 참조하면, 발광층(NP)에 순방향 전압이 인가되어 있다. 이 발광층(NP)에서는, 전도대의 밴드 바닥 및 가전자의 밴드 바닥의 경사가 전압 인가에 의해 거의 없어져 있다. 기호 ENP1은, 전도대의 밴드 바닥과 가전자의 밴드 바닥 사이의 에너지차를 나타내고 있고, 에너지차 ENP0는 에너지차 ENP1보다 작다. 발광층(NP)에서는 피에조 전계가 제로이기 때문에, 우물층의 캐리어량이 증가하여도, 스크리닝이 생기지 않는다. 고로, 인가 전압에 의해 야기되는 에너지차의 변화가 없기 때문에, 블루 시프트가 관측되지 않는다.
도 2의 (f)를 참조하면, 발광층(SP-)은, 특정한 오프각으로 경사진 반극성면 상에 형성된 장벽층(B5, B6) 및 우물층(W3)을 포함한다. 우물층(W3)은 장벽층(B5, B6) 사이에 있다. 우물층(W3)이 반극성면 상에 형성되어 있기 때문에, 피에조 전계(EPZ)는 극성면 상에서의 값보다 작다. 우물층(W3)에서는, 전도대의 밴드 바닥 및 가전자의 밴드 바닥이 p층으로부터 n층으로의 방향으로 내려가 있다. 기호 ESP0는, 전도대의 밴드 바닥과 가전자의 밴드 바닥 사이의 에너지차를 나타내고 있다. 도 2의 (g)를 참조하면, 발광층(SP-)에 순방향 전압이 인가되어 있다. 이 발광층(SP-)에서는 전도대의 밴드 바닥 및 가전자의 밴드 바닥의 경사가 전압 인가에 의해 작아져 있다. 기호 ESP1은 전도대의 밴드 바닥과 가전자의 밴드 바닥 사이의 에너지차를 나타내고 있고, 에너지차 ESP0는 에너지차 ESP1보다 크다. 발광층(SP-)의 피에조 전계가 p층으로부터 n층으로의 방향과 역방향의 성분을 갖기 때문에, 스크리닝이 생기지 않는다. 고로, 인가 전압에 의해 야기되는 에너지차의 변화가 작기 때문에, 블루 시프트가 매우 작다.
본 실시형태에 따른 경사각의 면방위를 갖는 우물층(발광층 SP-)은, 도 2의 (f) 및 도 2의 (g)에 도시된 바와 같이 행동한다. 한편, 본 실시형태에 따른 경사각의 면방위와 상이한 반극성면 상의 우물층(발광층 SP+)은, 도 2의 (a)∼도 2의 (c)에 도시된 바와 같이 행동한다.
이어서, 반극성면 상에 형성된 발광층에 대해서 더 설명한다. 도 3은 스트레인을 내포하는 발광층에서의 피에조 전계의 방향을 설명하는 도면이다. 도 3의 (a) 및 도 3의 (b)는 플러스의 피에조 전계를 갖는 발광층(SP+)을 도시하고 있다. 발광층(SP+)은, 장벽층(B7, B8) 및 우물층(W4)을 포함한다. 우물층(W4)은 장벽층(B7, B8) 사이에 있다. 발광층(SP+)에 인접하여, 장벽층의 밴드갭보다 큰 밴드갭을 갖는 질화갈륨계 반도체층(P)이 나타나 있다. 질화갈륨계 반도체층(P)은, 예컨대 p형 전자 블록층 또는 p형 클래드층일 수 있다. 우물층(W4)에서의 피에조 전계의 방향은 p층으로부터 n층으로의 방향이고, 질화갈륨계 반도체층(P)에서의 피에조 전계의 방향은 n층으로부터 p층으로의 방향이다. 이 때문에, 발광층(SP+)과 질화갈륨계 반도체층(P)의 계면에는, 전도대에 딥 DIP1이 형성된다. 고로, 딥 DIP1에 의해, 질화갈륨계 반도체층(P)의 전자 장벽이 낮아진다. 딥 DIP1의 크기는, 예컨대 0.2 eV 정도이다.
한편, 도 3의 (c) 및 도 3의 (d)는 마이너스의 피에조 전계를 갖는 발광층(SP-)을 도시하고 있다. 발광층(SP-)에 인접하여, 장벽층의 밴드갭보다 큰 밴드갭을 갖는 질화갈륨계 반도체층(P)이 나타나 있다. 우물층(W3)에서의 피에조 전계의 방향은 n층으로부터 p층으로의 방향이고, 질화갈륨계 반도체층(P)에서의 피에조 전계의 방향은 p층으로부터 n층으로의 방향이다. 이 때문에, 발광층(SP-)과 질화갈륨계 반도체층(P)의 계면에는, 전도대가 아니라 가전자대에 딥이 형성된다. 고로, 발광층으로부터의 전자에 대한 장벽이 전도대의 딥 DIP2에 의해 낮아지지 않고, 질화갈륨계 반도체층(P)은, 발광층으로부터의 전자를 충분히 저지할 수 있다. 딥 DIP2의 크기는 예컨대 0.1 eV 정도이다.
다시, 도 1을 참조하면서, 반도체 발광 소자(LE1)를 설명한다. 제1 질화갈륨계 반도체 영역(13) 내의 n형 질화갈륨계 반도체층(25)은, Si 도프 n형 AlGaN 버퍼층이고, 그 두께는 예컨대 50 ㎚이다. n형 질화갈륨계 반도체층(27)은 Si 도프 n형 GaN층이고, 그 두께는 예컨대 2000 ㎚이다. n형 질화갈륨계 반도체층(29)은 Si 도프 n형 InGaN 완충층이고, 인듐 조성은 예컨대 0.02이다. n형 질화갈륨계 반도체층(29)의 두께는 예컨대 100 ㎚이다.
또한, 제2 질화갈륨계 반도체 영역(17)의 p형 질화갈륨계 반도체층(31)은, 예컨대 Mg 도프 p형 AlGaN층이고, 알루미늄 조성은 예컨대 0.07이다. p형 질화갈륨계 반도체층(31)의 두께는 예컨대 20 ㎚이다. p형 질화갈륨계 반도체층(33)은, Mg 도프 p형 GaN층이고, 그 두께는 예컨대 25 ㎚이다. p형 질화갈륨계 반도체층(35)은, Mg 도프 p+형 GaN 콘택트층이며, 그 두께는 예컨대 25 ㎚이다.
활성층(19) 상에는, 언도프 GaN층(37)을 성장시킨다. GaN층(37)의 두께는 예컨대 15 ㎚이다.
반도체 적층(13, 15, 17) 상에 전극을 형성한다. 제1 전극(예컨대, 애노드 전극)(41a)이 콘택트층(35) 상에 형성되고, 제2 전극(예컨대, 캐소드 전극)(41b)이 기판 이면(11b) 상에 형성된다. 이들 전극을 통해 활성층(19)에 캐리어가 주입되면, 광(L)이 생성된다. 활성층(19)의 피에조 전계는 작기 때문에, 블루 시프트가 작다. 또한, 발광층(19)과 질화갈륨계 반도체(31)의 계면에서 전도대에 딥이 형성되지 않기 때문에, 발광 소자(LE1)는, 전자의 가둠성이 우수하다.
질화물계 반도체 광소자(LE1)는 기판(11)을 더 구비할 수 있다. 기판(11)은, 육방정계 반도체 InSAlTGa1-S-TN(0≤S≤1, 0≤T≤1, 0≤S+T≤1)로 이루어진다. 육방정계 반도체로서는, 예컨대 GaN, InGaN, AlGaN 등이다. 기판(11)의 주면(11a)은 이 육방정계 반도체의 c축(예컨대 벡터 VC2로 나타냄)에 직교하는 평면으로부터 59도 이상 80도 미만의 범위 및 150도 보다 크고 180도 미만인 범위의 경사각 β로 경사진 평면을 따라 연장되어 있다. 경사각 β는, 발광층(15)의 스트레인에 의한 결정축의 약간의 경사를 제외하면, 경사각 α과 실질적으로 같다. 또한, 벡터 VC2의 방향은, 발광층(15)의 스트레인에 의한 결정축의 약간의 경사를 제외하면, 벡터 VC1의 방향과 실질적으로 같다.
제1 질화갈륨계 반도체 영역(13), 발광층(15) 및 제2 질화갈륨계 반도체 영역(17)은, 기판(11)의 주면(11a) 상에서 소정의 축(Ax)의 방향(예컨대 Z축의 방향)으로 배열되어 있다. 소정의 축(Ax)의 방향은, 기판(11)의 c축 방향과 상이하다.
이 기판(11)을 이용함으로써, 우물층(21)에서의 피에조 전계가 제2 질화갈륨계 반도체 영역(17)으로부터 제1 질화갈륨계 반도체 영역(13)을 향하는 방향과 역방향의 성분을 갖도록, 발광층(15) 내의 우물층의 면방위를 향하게 할 수 있다.
도 4는, 본 실시형태에 따른 질화물계 반도체 광소자의 구조를 개략적으로 도시하는 도면이다. 질화물계 반도체 광소자(LD1)로서는, 예컨대 반도체 레이저 등이 있다. 도 4를 참조하면, 좌표계(S)가 도시되어 있다. 기판(11)의 주면(11a)은, Z축 방향을 향하고 있고, 또한 X 방향 및 Y 방향으로 연장되어 있다. Y축은 m축 방향을 향하고 있다.
질화물계 반도체 광소자(LD1)는, 반도체 레이저에 적합한 구조를 갖는다. 질화물계 반도체 광소자(LD1)는, 제1 질화갈륨계 반도체 영역(13)과, 발광 영역(15)과, 제2 질화갈륨계 반도체 영역(17)을 구비한다. 발광층(15)은, 활성층(19)을 포함하고, 활성층(19)은 교대로 배열된 우물층(21) 및 장벽층(23)을 포함하는 양자 우물 구조를 갖는다. 발광층(15)은, 제1 질화갈륨계 반도체 영역(13)과 제2 질화갈륨계 반도체 영역(17) 사이에 마련되어 있다. 제1 질화갈륨계 반도체 영역(13)은 하나 또는 복수의 n형 질화갈륨계 반도체층[본 실시예에서는, 질화갈륨계 반도체층(55, 57)]을 포함할 수 있다. 제2 질화갈륨계 반도체 영역(17)은, 장벽층보다 밴드갭이 큰 질화갈륨계 반도체층(31)과, 하나 또는 복수의 p형 질화갈륨계 반도체층[본 실시예에서는, 질화갈륨계 반도체층(51, 53)]을 포함한다.
질화물계 반도체 광소자(LD1)에서는, 우물층(21)은, c축 방향으로 연장되는 기준축[벡터(VC1)로 나타냄]에 직교하는 면에 대하여 경사각 α로 경사진 기준 평면(SR1)을 따라 연장되어 있다. 경사각 α는 59도 이상 80도 미만의 범위일 수 있다. 또한, 경사각 α는 150도 보다 크고 180도 미만인 범위일 수 있다. 우물층(21)은 스트레인을 내포하고 있고, 우물층(21)에서의 피에조 전계는 제2 질화갈륨계 반도체 영역(17)으로부터 제1 질화갈륨계 반도체 영역(13)을 향하는 방향과 역방향 성분을 갖는다. 제2 질화갈륨계 반도체 영역(17)의 질화갈륨계 반도체층(31)은 발광층(15)에 인접하고 있다.
이 질화물계 반도체 광소자(LD1)에 의하면, 우물층(21) 및 장벽층(23)이 상기한 각도 범위의 경사각 α로 경사진 기준 평면(SR1)을 따라 연장되기 때문에, 우물층(21)에 있어서의 피에조 전계는 제2 질화갈륨계 반도체 영역(17)으로부터 제1 질화갈륨계 반도체 영역(13)으로 향하는 방향과 역방향의 성분(Z축의 플러스의 방향)을 갖는다. 한편, 이 질화갈륨계 반도체층(31)에서의 피에조 전계는 제2 질화갈륨계 반도체 영역(17)으로부터 제1 질화갈륨계 반도체 영역(13)을 향하는 방향과 동일한 방향(Z축의 마이너스 방향)의 성분을 갖는다. 제2 질화갈륨계 반도체 영역(17)의 질화갈륨계 반도체층(31)은 발광층(15)에 인접하고 있기 때문에, 이 질화갈륨계 반도체층(31)과 발광층(15)의 계면 J2에서는, 전도대가 아니라 가전자대에 딥이 생긴다. 따라서, 딥이 전도대가 아니라 가전자대에 생기기 때문에, 전자의 오버플로를 저감할 수 있다.
반도체 발광 소자(LD1)에서는, 제1 질화갈륨계 반도체 영역(13) 내의 n형 질화갈륨계 반도체층(55)은, 예컨대 Si 도프 n형 AlGaN 클래드층이고, 그 두께는 예컨대 2300 ㎚이다. 그 Al 조성은 예컨대 0.04이다. n형 질화갈륨계 반도체층(55)은 예컨대 Si 도프 n형 GaN층이고, 그 두께는 예컨대 50 ㎚이다. 발광층(15)은, 제1 및 제2 광가이드층(59a, 59b)을 포함할 수 있다. 활성층(19)은 광가이드층(59a, 59b) 사이에 마련되어 있다. 광가이드층(59a, 59b)은, 예컨대 언도프 InGaN으로 이루어질 수 있고, 인듐 조성은 예컨대 0.06이다. 광가이드층(59a, 59b)의 두께는, 예컨대 100 ㎚이다.
또한, 제2 질화갈륨계 반도체 영역(17)의 p형 질화갈륨계 반도체층(31)은, 예컨대 Mg 도프 p형 AlGaN층이고, 알루미늄 조성은 예컨대 0.18이다. p형 질화갈륨계 반도체층(31)의 두께는 예컨대 20 ㎚이다. p형 질화갈륨계 반도체층(51)은, Mg 도프 p형 AlGaN 클래드층이고, 알루미늄 조성은 예컨대 0.06이다. Mg 도프 p형 질화갈륨계 반도체층(51)의 두께는 예컨대 400 ㎚이다. p형 질화갈륨계 반도체층(53)은 Mg 도프 p+형 GaN 콘택트층이고, 그 두께는 예컨대 50 ㎚이다.
활성층(19) 상에는, 언도프 GaN층(61)을 성장시킨다. GaN층(61)의 두께는 예컨대 50 ㎚이다. 반도체 적층(13, 15, 17) 상에, 스트라이프 창을 갖는 절연막(63)을 형성한다. 절연막(63) 및 반도체 적층(13, 15, 17) 상에 전극을 형성한다. 제1 전극(예컨대, 애노드 전극)(65)이 콘택트층(53) 상에 형성되고, 제2 전극(예컨대, 캐소드 전극)(67)이 기판 이면(11b) 상에 형성된다. 이들 전극을 통한 캐리어의 주입에 응답하여 활성층(19)은 레이저광을 생성한다. 활성층(19)의 피에조 전계는 작기 때문에, 블루 시프트가 작다. 또한, 발광층(19)과 질화갈륨계 반도체(31)의 계면에서 전도대에 딥이 형성되지 않기 때문에, 발광 소자(LD1)는, 전자의 가둠성이 우수하다.
질화물계 반도체 광소자(LE1, LD1)에서, 기준 평면(SR1)은 a축 방향으로 경사져 있을 수 있다. 경사가 a축 방향이기 때문에, m면 벽개가 가능하다. 또한, 기준 평면(SR1)은 m축 방향으로 경사져 있을 수 있다. 경사가 m축 방향일 때, a면 벽개가 가능하다.
도 5∼도 7은, 본 실시형태에 따른 질화물계 반도체 광소자를 제조하는 방법 및 에피택셜 웨이퍼를 제조하는 방법에서의 주요한 공정을 도시하는 도면이다. 도 5의 (a)에 도시된 바와 같이, 공정 S101에서는, 질화물계 반도체 광소자 및 에피택셜 웨이퍼를 제조하기 위한 기판(71)을 준비한다. 기판(71)은, 예컨대 육방정계 반도체 InSAlTGa1-S-TN(0≤S≤1, 0≤T≤1, 0≤S+T≤1)로 이루어질 수 있다. 기판(71)은 주면(71a) 및 이면(71b)을 갖는다. 도 5의 (a)를 참조하면, 기판(71)의 육방정계 반도체의 c축 방향을 도시하는 벡터(VC2) 및 주면(71a)의 법선 벡터(VN)가 기재되어 있고, 벡터(VC2)는 {0001}면의 방향을 나타내고 있다. 이 기판(71)에 의하면, 성장용 주면이 경사각(오프각) β를 갖는 반극성을 제공할 수 있다. 기판(71)의 주면(71a)의 경사각은, 이 육방정계 반도체의 {0001}면을 기준으로 하여, 59도 보다 크고 80도 미만인 범위 및 150도 보다 크고 180도 미만인 범위이다. 주면(71a)의 경사각이 59도 이상 80도 미만일 때, 또는 150도 보다 크고 180도 미만일 때, 기판(71)의 주면 상에 형성된 질화물계 반도체 광소자 내의 우물층에서의 피에조 전계가 제2 질화갈륨계 반도체 영역으로부터 제1 질화갈륨계 반도체 영역으로 향하는 방향과 역방향의 성분을 가지며, 제2 질화갈륨계 반도체 영역의 질화갈륨계 반도체층에서의 피에조 전계는 제2 질화갈륨계 반도체 영역으로부터 제1 질화갈륨계 반도체 영역을 향하는 방향과 동일한 방향의 성분을 갖는다. 이것으로부터, 전자의 가둠성이 우수한 질화물계 반도체 광소자를 제조할 수 있다.
기판(71)의 에지 상에서 2점간의 거리의 최대값(Dia)은 45 ㎜ 이상일 수 있다. 이러한 기판은 예컨대 웨이퍼로 하고 있다. 기판(71)의 이면(71b)은, 기판(71)과 실질적으로 평행일 수 있다. 또한, 기판(71)은 GaN으로 이루어질 때, 양호한 결정품질의 에피택셜 성장이 가능하다.
계속되는 공정에서는, 우물층에 마이너스의 피에조 전계를 발생시키도록 선택된 오프각을 갖는 기판(71)의 주면(71a) 상에, 반도체 결정이 에피택셜 성장된다. 상기한 경사각의 주면(71a)의 기판(71)은, 활성층 내에 우물층이 c면으로부터 상기한 각도 범위 내에서 경사지도록, 에피택셜 반도체 영역을 형성하는 것을 가능하게 한다.
또한, 기판(71)의 주면(71a)의 경사 방향에 관해서는, 주면(71a)이 기판(71)의 육방정계 반도체의 a축 방향으로 경사질 때, 기판(71) 상에 제작된 에피택셜 기판은, m면에서의 벽개가 가능해진다. 또한, 기판(71)의 주면(71a)이 기판(71)의 육방정계 반도체의 m축 방향으로 경사질 때, 기판(71) 상에 제작된 에피택셜 기판은, a면에서의 벽개가 가능해진다. 또한, 주면(71a)이 기판(71)의 육방정계 반도체의 a축 방향으로 경사질 때의 m축 방향의 오프각은 -3도 이상 +3도 이하의 범위에 있는 것이 좋다. 또한, 주면(71a)이 기판(71)의 육방정계 반도체의 m축 방향으로 경사질 때의 a축 방향의 오프각은 -3도 이상 +3도 이하의 범위에 있는 것이 좋다. 이 범위이면 질화물계 반도체 광소자(LD1)에 있어서 레이저 캐비티의 단부면 경사에 의한 반사율 저하가 작기 때문에, 발진 임계값을 작게 할 수 있다.
기판(71)을 성장로(成長爐)(10)에 배치한다. 도 5의 (b)에 도시된 바와 같이, 공정 S102에서는 성막에 앞서서, 성장로(10)에 가스 G0을 공급하면서 기판(71)에 열처리를 행하여, 개질된 주면(71c)을 형성한다. 이 열처리는, 암모니아 및 수소를 포함하는 가스 분위기 중에서 행해질 수 있다. 열처리 온도 T0는, 예컨대 섭씨 800도 이상 1200도 이하일 수 있다. 열처리 시간은, 예컨대 10분 정도이다. 이 공정에 의하면, 주면(71a)의 경사에 의해, 반극성의 주면에는 c면 주면과는 상이한 표면 구조가 형성된다. 성막에 앞서 열처리를 기판(71)의 주면(71a)에 실시하는 것에 의해, c면 주면에서는 얻어지지 않는 반도체 주면에 개질이 일어난다. 질화갈륨계 반도체로 이루어지는 에피택셜 성장막이, 기판(71)의 개질된 주면(71c) 상에 퇴적된다.
도 5의 (c)에 도시된 바와 같이, 공정 S103에서는, 열처리 후에, 제1 도전형 질화갈륨계 반도체 영역(73)을 기판(71) 표면(71c) 상에 에피택셜 성장시킨다. 이 성장을 위해 유기 금속 기상 성장법이 이용된다. 성장용 원료 가스로서는, 갈륨원, 인듐원, 알루미늄원 및 질소원이 사용된다. 갈륨원, 인듐원 및 질소원은 각각, 예컨대 TMG, TMI, TMA 및 NH3이다. 이 성장을 위해, 원료 가스 G1을 성장로(10)에 공급한다. 질화갈륨계 반도체 영역(73)의 주면(73a)은, 질화갈륨계 반도체의 c면으로부터 59도 이상 80도 미만, 또는 150도 보다 크고 180도 미만인 범위의 각도로 경사져 있다. 제1 도전형 질화갈륨계 반도체 영역(73a)은, 하나 또는 복수의 질화갈륨계 반도체층[예컨대 질화갈륨계 반도체층(25, 27, 29)]을 포함할 수 있다. 예컨대, 질화갈륨계 반도체층(25, 27, 29)은, 각각 n형 AlGaN층, n형 GaN층 및 n형 InGaN층일 수 있다. 질화갈륨계 반도체층(25, 27, 29)은 기판(71)의 주면(71c) 상에 순서대로 에피택셜 성장된다. n형 AlGaN층(25)은 예컨대 기판(71)의 전체 표면을 덮는 중간층이고, 예컨대 섭씨 1100도로 성장된다. n형 AlGaN층(25)의 두께는 예컨대 50 ㎚이다. n형 AlGaN층(25) 상에 n형 GaN층(27)이 섭씨 950도로 성장된다. n형 GaN층(27)은 예컨대 n형 캐리어를 공급하기 위한 층이고, n형 GaN층(27)의 두께는 2000 ㎚이다. n형 GaN층(27) 상에 n형 InGaN층(29)이 섭씨 840도로 성장된다. n형 InGaN층(29)은 예컨대 활성층용의 완충층이고, n형 InGaN층(29)의 두께는 100 ㎚이다.
다음 공정에서는, 도 6∼도 7에 도시된 바와 같이, 질화물계 반도체 발광 소자의 활성층(75)을 제작한다. 활성층(75)은, 370 ㎚ 이상 650 ㎚ 이하의 파장 영역에 피크 파장을 갖는 발광 스펙트럼을 생성하도록 마련된다.
공정 S104에서는, 도 6의 (a)에 도시된 바와 같이, 질화갈륨계 반도체로 이루어지고 활성층(75)의 양자 우물 구조를 위한 장벽층(77)을 형성한다. 성장로(10)에 원료 가스 G2를 공급하고, 장벽층(77)은 완충층 상에 성장 온도 TB로 성장된다. 이 장벽층(77)은 InYGa1-YN(인듐 조성 Y: 0≤Y≤0.05, Y는 스트레인 조성)으로 이루어진다. 장벽층(77)의 성장은, 예컨대 섭씨 700도 이상 섭씨 1000도 이하의 온도 범위 내의 성장 온도 TB로 행해진다. 본 실시예에서는, 갈륨원 및 질소원을 포함하는 원료 가스 G2를 성장로(10)에 공급하고 언도프 GaN을 성장 온도 TB로 성장시킨다. GaN 장벽층의 두께는 예컨대 15 ㎚이다. 장벽층(77)은, 주면(73a) 상에 성장되기 때문에, 장벽층(77)의 표면은 주면(73a)의 표면 구조를 이어받는다.
장벽층(77)의 성장 종료 후에, 갈륨 원료의 공급을 정지하여 질화갈륨계 반도체의 퇴적을 정지시킨다. 장벽층(77)을 성장시킨 후에, 우물층을 성장시키기 전에 성장온도 TB로부터 성장 온도 TW로 성장로의 온도를 변경한다. 이 변경 기간 중에, 예컨대 암모니아와 같은 질소원 가스를 성장로(10)에 공급한다.
공정 S105에서는, 도 6의 (b)에 도시된 바와 같이, 성장로(10)의 온도를 우물층 성장 온도 TW로 유지하면서, 장벽층(77) 상에 양자 우물 구조를 위한 우물층(79)을 성장시킨다. 우물층(79)은 InXGa1-XN(인듐 조성 X: 0<X<1, X는 스트레인 조성)이라고 하는, 인듐을 포함하는 질화갈륨계 반도체로 이루어진다. 우물층(79)은, 장벽층(77)의 밴드갭 에너지보다 작은 밴드갭 에너지를 갖는다. 우물층(79)의 성장 온도 TW는 성장 온도 TB보다 낮다. 본 실시예에서는, 갈륨원, 인듐원 및 질소원을 포함하는 원료 가스 G3을 성장로(10)에 공급하여 언도프 InGaN을 성장시킨다. 우물층(79)의 막 두께는, 1 ㎚ 이상 10 ㎚ 이하일 수 있다. 또한, InXGa1-XN 우물층(79)의 인듐 조성(X)은 0.05보다 클 수 있다. 우물층(79)의 InXGa1-XN은 0.5보다 작을 수 있다. 이 범위의 인듐 조성의 InGaN의 성장이 가능해지고, 파장 370 ㎚ 이상 650 ㎚ 이하의 발광 소자를 얻을 수 있다. 우물층(79)의 성장은, 예컨대 섭씨 600도 이상 섭씨 900도 이하의 온도 범위 내의 성장 온도 TW로 행해진다. InGaN 우물층의 두께는 예컨대 3 ㎚이다. 우물층(79)의 주면은, 장벽층(77)의 주면 상에 에피택셜 성장되기 때문에, 우물층(79)의 표면은, 장벽층(77)의 표면 구조를 이어받는다. 또한, 장벽층(77)의 주면의 경사각에 따라서, 질화갈륨계 반도체의 c면으로부터 소정의 범위의 각도로 경사진다.
우물층(79)의 성장이 완료된 후에, 장벽층을 성장시키기 전에 성장 온도 TW로부터 성장 온도 TB로 성장로(10)의 온도를 변경한다. 이 변경 기간 중에, 예컨대 암모니아와 같은 질소원 가스를 성장로(10)에 공급한다. 성장로(10)의 승온이 완료된 후에, 도 6의 (c)에 도시된 바와 같이, 공정 S106에서는, 성장로(10)의 온도를 성장 온도 TB로 유지하고, 원료 가스 G4를 성장로(10)에 공급하면서, 질화갈륨계 반도체로 이루어지는 장벽층(81)을 성장시킨다. 본 실시예에서는, 장벽층(81)은 예컨대 GaN으로 이루어지고, 장벽층(81)의 두께는 예컨대 15 ㎚이다. 장벽층(81)의 주면은, 우물층(79)의 주면 상에 에피택셜 성장되기 때문에, 장벽층(81)의 표면은, 우물층(79)의 표면 구조를 이어받는다.
공정 S107에서 마찬가지로 반복 성장을 행하여, 도 7의 (a)에 도시된 바와 같이 양자 우물 구조의 활성층(75)을 성장시킨다. 활성층(75)은 3개의 우물층(79)과 4개의 장벽층(77, 81)을 포함한다. 이 후에, 공정 S108에서는, 도 7의 (b)에 도시된 바와 같이, 원료 가스 G5를 공급하여 필요한 반도체층을 성장시키고 발광층(83)을 형성한다. 활성층(75)과 제2 도전형 질화갈륨계 반도체 영역(85) 사이에 있는 발광층(83) 내의 반도체층의 밴드갭은, 제2 도전형 질화갈륨계 반도체 영역(85) 내에 있고 발광층(83)에 인접하는 질화갈륨계 반도체층의 밴드갭보다 작다.
도 7의 (c)에 도시된 바와 같이, 공정 S109에서는, 발광층(83) 상에, 원료 가스 G6을 공급하여 제2 도전형 질화갈륨계 반도체 영역(85)을 에피택셜 성장시킨다. 이 성장은, 성장로(10)를 이용하여 행해진다. 제2 도전형 질화갈륨계 반도체 영역(85)은, 예컨대 전자 블록층(31), 제1 p형 콘택트층(33) 및 제2 p형 콘택트층(35)을 포함할 수 있다. 전자 블록층(31)은 예컨대 AlGaN으로 이루어질 수 있다. p형 콘택트층(33, 35)은 p형 GaN으로 이루어질 수 있다. 제2 p형 콘택트층(35)의 도펀트 농도 N37은 제1 p형 콘택트층(33)의 도펀트 농도 N35보다 크다. 본 실시예에서는, 전자 블록층(31), p형 콘택트층(33, 35)의 성장 온도는, 예컨대 섭씨 1100도이다. 제2 도전형 질화갈륨계 반도체 영역(85)의 형성 후에, 도 7의 (c)에 도시된 에피택셜 웨이퍼(E)가 완성된다. 필요한 경우에는, 반도체 레이저의 광가이드를 위해 한 쌍의 광가이드층을 성장시킬 수 있다. 한 쌍의 광가이드층은 활성층을 사이에 둔다. 이들 광가이드층은, 예컨대 InGaN 또는 GaN으로 이루어질 수 있다.
에피택셜 웨이퍼(E)에서, 제1 도전형 질화갈륨계 반도체 영역(73), 발광층(83) 및 제2 도전형 질화갈륨계 반도체 영역(85)은, 기판(71)의 주면(71a)의 법선축의 방향으로 배열되어 있을 수 있다. 이 육방정계 반도체의 c축 방향은 기판(71)의 주면(71a)의 법선축의 방향과 상이하다. 에피택셜 성장의 성장 방향은 c축 방향인 한편, 이 성장 방향은 반도체층(73, 83, 85)의 적층 방향과 상이하다.
다음 공정에서는, 에피택셜 웨이퍼(E) 상에 전극을 형성한다. 제1 전극(예컨대, 애노드 전극)이 콘택트층(35) 상에 형성되고, 제2 전극(예컨대, 캐소드 전극)이 기판 이면(71b) 상에 형성된다.
전극의 형성 후에, 벽개를 하여 공진기면(共振器面)으로서 제작할 수 있다. 벽개에 의해 형성된 단부면을 공진기면으로 하는 반도체 레이저의 제작이 가능해진다. 또한, 기판(71)의 주면(71a)의 경사 방향이 질화갈륨계 반도체의 a축 방향이면, m면을 벽개면으로서 사용할 수 있다. 또한, 기판(71)의 주면(71a)의 경사 방향이 질화갈륨계 반도체의 m축 방향이면, a면을 벽개면으로서 사용할 수 있다.
도 8은 실시형태에서 사용할 수 있는 GaN 기판의 한 구조를 도시하는 도면이다. 기판(11)은, c축 방향으로 연장되는 관통 전위 밀도가 제1 관통 전위 밀도보다 큰 복수의 제1 영역(12a)과, c축 방향으로 연장되는 관통 전위 밀도가 제1 관통 전위 밀도보다 작은 복수의 제2 영역(12b)을 포함할 수 있다. 기판(11)의 주면(11a)에는 제1 및 제2 영역(12a, 12b)이 나타나 있다. 기판(11)의 주면(11a)에서, 제1 및 제2 영역(12a, 12b)의 폭은, 예컨대 500 마이크로미터, 5000 마이크로미터이다. 제1 및 제2 영역(12a, 12b)은, 주면에서 연장되는 소정의 방향으로 교대로 배치되어 있다. 기판이 질화갈륨으로 이루어질 때, 소정의 방향은 이 질화갈륨의 a축 방향일 수 있다.
제1 영역(12a)은 고전위 밀도의 결함 집중 영역의 반도체부이고, 제2 영역(12b)은 저전위 밀도의 결함 저감 영역의 반도체부이다. 기판(11)의 저전위 밀도의 영역에 질화물계 반도체 발광 소자를 제작하는 것에 의해, 발광 소자의 발광 효율, 신뢰성을 향상시킬 수 있다. 제2 영역(12b)의 관통 전위 밀도는 1×107 ㎝-2 미만일 때, 실용에 충분한 신뢰성을 갖는 반도체 레이저를 얻을 수 있다.
(실시예 1)
몇 개의 오프각을 갖는 주면의 질화갈륨계 반도체 웨이퍼를 준비하여, 발광층에서의 피에조 전계의 방향을 견적하는 방법을 행하였다. 도 9는 우물층의 피에조 전계의 방향 및 크기의 견적 절차를 보여주는 공정 흐름을 도시하는 도면이다.
계속되는 설명에서는, GaN 웨이퍼를 이용한다. 공정 S201에서는, 발광층에서의 피에조 전계의 방향을 견적하기 위해 발광층의 면방위를 선택한다.
공정 S202에서는, 발광층에서의 피에조 전계의 방향을 견적하기 위한 양자 우물 구조를, 선택된 면방위에서 형성하고 p형 및 n형 질화갈륨 반도체를 성장시켜, 에피택셜 웨이퍼를 제작했다. 이들 웨이퍼 상에, 상기 성장 후에 캐소드 전극 및 애노드 전극을 형성하여 기판 생산물을 제작하였다.
예컨대, GaN의 c면(디바이스명: C), m축 방향으로 75도 오프면(디바이스명: M75_1, M75_2), a축 방향으로 58도 오프면(디바이스명: A58_1, A58_2, A58_3)의 GaN 웨이퍼 상에, 도 1에 도시된 구조의 발광 소자를 성장시켰다. m축 방향으로 75도 오프면은 (20-21)면이다. a축 방향으로 58도 오프면은 (11-22)면이다.
제작된 기판 생산물의 구조예
웨이퍼: n형 GaN 단결정
Si 도프 Al0.12Ga0.88N: 50 ㎚,
Si 도프 GaN층: 2000 ㎚,
Si 도프 In0.02Ga0.98N층: 100 ㎚,
언도프 In0.20Ga0.80N우물층: 3 ㎚
언도프 GaN 장벽층: 15 ㎚,
Mg 도프 Al0.16Ga0.84N층: 20 ㎚,
Mg 도프 GaN층: 25 ㎚,
고 Mg 도프 GaN층: 25 ㎚.
공정 S203에서, 제작한 디바이스에 바이어스를 인가하면서 PL 스펙트럼을 측정할 수 있는 PL 측정 장치를 준비했다. 도 10의 (a)는, PL 측정 장치의 한 구조예를 도시하는 도면이다. PL 측정 장치는, 디바이스(DEV)에 여기광을 조사하는 여기 광원(93), 디바이스(DEV)로부터의 포토루미네선스를 검출하는 PL 검출기(95), 디바이스(DEV)에 가변 바이어스를 인가하는 장치(97)를 포함한다.
공정 S204에서는, 기판 생산물에 바이어스를 인가하면서, 포토루미네선스의 바이어스 의존성을 측정하였다. 바이어스 의존성을 측정한 결과는, 예컨대 도 10의 (b)에 도시된 그래프 상의 특성선이 된다. 어느 정도 크기의 순방향의 바이어스 전압이 인가되면, 디바이스(DEV)는, 일렉트로루미네선스를 발한다. 일렉트로루미네선스는, 작은 순바이어스 및 역바이어스의 전압에서는 생기지 않는다.
어떤 범위의 오프각을 갖는 반극성면 및 GaN 웨이퍼의 c면 상에 제작되는 디바이스는, 발광층에 플러스의 피에조 전계가 생긴다. 이 디바이스의 특성은, 도 10의 (b)의 특성선 PLB(+)에 의해 나타내어진다. PL 발광의 피크 파장은, EL 발광 전압까지는 바이어스가 증가함에 따라 장파장으로 시프트한다. EL 발광 전압을 초과하면, 바이어스가 증가함에 따라 단파장으로 시프트한다.
GaN 웨이퍼의 비극성면 상에 제작되는 디바이스는, 발광층의 피에조 전계는 제로이다. 이 디바이스의 특성은, 도 10의 (b)의 특성선 PLB(NP)에 의해 나타내어진다. PL 발광의 피크 파장은, 제로 바이어스 전압까지는, 근소하지만 바이어스가 증가함에 따라 단파장으로 시프트한다. 플러스의 바이어스에서는, 피크 파장의 시프트는 거의 생기지 않는다.
본 실시형태에 따른 특정한 오프각 범위를 갖는 반극성면 상에 제작되는 디바이스는, 발광층에 마이너스의 피에조 전계가 생긴다. 이 디바이스의 특성은, 도 10의 (b)의 특성선 PLB(-)에 의해 나타내어진다. PL 발광의 피크 파장은, EL 발광 전압까지는, 바이어스가 증가함에 따라 약간 단파장으로 시프트한다.
공정 205에서는, 측정된 바이어스 의존성으로부터, 발광층에서의 피에조 전계의 방향을 견적한다. 발광층에서의 피에조 전계의 방향은, 도 10의 (b)에 기초하여 판정된다.
공정 206에서는, 선택된 면방위로 발광층을 제작할 수 있는 주면을 갖는 웨이퍼를 준비한다. 공정 S207에서는, 이 웨이퍼 주면 상에, 반도체 발광 소자를 위한 반도체 적층을 형성한다. 반도체 적층은, 도 1 및 도 4에 도시된 바와 같이, 제1 질화갈륨계 반도체 영역(13), 발광층(15) 및 제2 질화갈륨계 반도체 영역(17)을 포함할 수 있다. 발광층(15)은 우물층 및 장벽층을 포함한다. 우물층 및 장벽층 각각은 c축, a축 및 m축 방향으로 연장되는 기준축에 직교하는 면으로부터 경사진 기준 평면을 따라 연장되어 있다. 발광층(15)은, 제1 질화갈륨계 반도체 영역(13)과 제2 질화갈륨계 반도체 영역(17) 사이에 있다. 피에조 전계의 방향은, 제2 질화갈륨계 반도체 영역(17)으로부터 제1 질화갈륨계 반도체 영역(13)을 향하는 방향을 기준으로 하여 규정된다. 바이어스를 인가하면서 PL 스펙트럼의 바이어스 의존성을 측정하기 때문에, 일렉트로루미네선스에 의해 발광이 생기는 인가 전압보다 작은 플러스 및 마이너스 전압 범위에서의 포토루미네선스를 측정할 수 있다. 포토루미네선스의 바이어스 의존성을 이용하여, 발광층 내의 내부 전계의 크기 및 방향을 견적할 수 있다.
도 11은, 실시예에서 제작된 반도체 발광 소자의 EL 스펙트럼의 측정 결과를 보여준다. 도 11을 참조하면, GaNc면(디바이스명: C)의 120 ㎃까지의 블루 시프트량은 30 ㎚ 정도이고, m축 방향으로 75도 오프면(디바이스명: M75_1, M75_2)의 블루 시프트량은 4 ㎚∼7 ㎚ 정도이다. a축 방향으로 58도 오프면(디바이스명: A58_1, A58_2, A 58_3)의 블루 시프트량은 7 ㎚∼16 ㎚ 정도이다.
c면 상의 디바이스는 매우 큰 블루 시프트를 나타내는데 비하여, m 방향 75도 오프면 상이나 a 방향 58도 오프면 상의 블루 시프트량은 작다. m 방향 75도 오프면 상에서는, 특히 블루 시프트를 작게 할 수 있다. 따라서, 발광 다이오드의 색조가 전류에 의해 변화하지 않는 것이나, 레이저 다이오드의 발진 파장을 장파장화하는 데에 유리하다.
c면, m축 방향 75도 오프면, a축 방향 58도 오프면을 준비하고, 상기와 같은 발광 다이오드(LED)를 제작하였다. LED에 통전하면서 LED의 온도를 변화시켜, EL 스펙트럼을 측정했다.
도 12에 도시된 바와 같이, 적분 강도의 온도 의존성에서는, c면 상 LED(특성선: c)에서는 온도 150 K 이하에서 급격히 감소한다. 한편, m축 방향 75도 오프면 상의 LED(특성선: m75)와 a축 방향 58도 오프면 상의 LED(특성선: a50)에서는, 저온에서의 적분 강도의 저하는 보이지 않는다. EL 스펙트럼을 비교하면, 도 13에 도시된 바와 같이, 절대 온도 300K에서는 3종류[도 13에서의 3개의 특성선을 m75(300), a58(300), c(300)로서 참조함] 모두 발광층에서의 발광뿐인 싱글 피크를 나타낸다. 이에 비하여, 도 14에 도시된 바와 같이, 절대 온도 10K에서도 3종류[도 14에서의 3개의 특성선을 m75(10), a58(10), c(10)으로서 참조함]가 도시되어 있고, c면 상 LED만 380 ㎚ 부근에 다른 피크가 나타난다. 이 피크는, 발광층으로부터 오버플로한 전자가 p형층에서 홀과 재결합하여 발광이 생기는 것을 나타내고 있다. 즉, c면 상 LED에서는 저온에서 억셉터의 활성화율이 내려가기 때문에, 발광층과 p형층의 계면에서의 전도체의 딥이 보다 깊어지고, 전자의 오버플로가 현저해지고 있다. m축 방향 75도 오프면 상 LED와 a축 방향 58도 오프면 상의 LED에서는, 이러한 현상은 관측되지 않고, 전자의 오버플로가 적다.
(실시예 2)
도 15에 도시하는 구조를 갖는 반도체 레이저(LD0)를 제작하였다. m축 방향에 75도 오프한 GaN 웨이퍼(90)를 준비했다. GaN 웨이퍼(90)를 성장로에 배치한 후에, 암모니아 및 수소 분위기 중에서 열처리를 행하였다. 열처리 온도는 섭씨 1100도이고, 열처리 시간은 약 10분이었다.
열처리 후에, TMG(98.7 μmol/분), TMA(8.2 μmol/분), NH3(6 slm), SiH4을 성장로에 공급하여, 클래드층용의 n형 AlGaN층(91)을 GaN 웨이퍼(90) 상에 섭씨 1150도로 성장시켰다. n형 AlGaN층(91)의 두께는 2300 ㎚였다. n형 AlGaN층(91)의 성장 속도는 46.0 ㎚/분이었다. n형 AlGaN층(91)의 Al 조성은 0.04였다.
이어서, TMG(98.7 μmol/분), NH3(5 slm), SiH4를 성장로에 공급하여, n형 AlGaN층(91) 상에 n형 GaN층(92)을 섭씨 1150도로 성장시켰다. n형 GaN층(92)의 두께는 50 ㎚였다. n형 GaN층(92)의 성장 속도는 58.0 ㎚/분이었다.
TMG(24.4 μmol/분), TMI(4.6 μmol/분), NH3(6 slm)을 성장로에 공급하여, 광가이드층용의 언도프 InGaN층(93a)을 n형 GaN층(94) 상에 섭씨 840도로 성장시켰다. n형 InGaN층(93a)의 두께는 65 ㎚였다. n형 InGaN층(93a)의 성장 속도는 6.7 ㎚/분이었다. 언도프 InGaN층(93a)의 In 조성은 0.05였다.
이어서 활성층(94)을 형성하였다. TMG(15.6 μmol/분), TMI(29.0 μmol/분), NH3(8 slm)을 성장로에 공급하여, 언도프 InGaN 우물층을 섭씨 745도로 성장시켰다. InGaN층의 두께는 3 ㎚였다. InGaN층의 성장 속도는 3.1 ㎚/분이었다.
이어서, 성장로의 온도를 섭씨 745도로 유지하면서, TMG(15.6 μmol/분), TMI(0.3 μmol/분), NH3(8 slm)을 성장로에 공급하고, 언도프 GaN층을 InGaN층 상에 섭씨 745도로 성장시켰다. GaN층의 두께는 1 ㎚였다. GaN층의 성장 속도는 3.1 ㎚/분이었다. 언도프 GaN층을 성장시킨 후에, 성장로의 온도를 섭씨 745도로부터 섭씨870도로 변경하였다. TMG(24.4 μmol/분), TMI(1.6 μmol/분), NH3(6 slm)을 성장로에 공급하여, 장벽층용의 언도프 InGaN층을 언도프 InGaN 우물층 상에 섭씨 870도로 성장시켰다. InGaN층의 두께는 15 ㎚였다. InGaN층의 성장 속도는 6.7 ㎚/분이었다. 언도프 InGaN층의 In 조성은 0.02였다.
이어서, 성장로의 온도를 섭씨 870도로부터 섭씨 745도로 변경하였다. 이 후에, TMG(15.6 μmol/분), TMI(29.0 μmol/분), NH3(8 slm)을 성장로에 공급하여, 언도프 InGaN 우물층을 InGaN층 상에 섭씨 745도로 성장시켰다. InGaN층의 두께는 3 ㎚였다. InGaN층의 성장 속도는 3.1 ㎚/분이었다. 언도프 InGaN층의 In 조성은 0.25였다.
우물층, 보호층 및 장벽층의 성장을 2회 반복하고 3회째는 보호층까지 형성하였다. 이 후에, TMG(13.0 μmol/분), TMI(4.6 μmol/분), NH3(6 slm)을 성장로에 공급하여, 광가이드층용의 언도프 InGaN층(93b)을 활성층(94) 상에 섭씨 840도로 성장시켰다. InGaN층(93b)의 두께는 65 ㎚였다. InGaN층(93b)의 성장 속도는 6.7 ㎚/분이었다. 이어서, TMG(98.7 μmol/분), NH3(5 slm)을 성장로에 공급하여, 언도프 GaN층(96)을 InGaN층(93b) 상에 섭씨 1100도로 성장시켰다. GaN층(96)의 두께는 50 ㎚였다. GaN층(96)의 성장 속도는 58.0 ㎚/분이었다. 언도프 InGaN층(93b)의 In 조성은 0.05였다.
이어서, TMG(16.6 μmol/분), TMA(2.8 μmol/분), NH3(6 slm), Cp2Mg을 성장로에 공급하여, p형 AlGaN층(97)을 GaN층(96) 상에 섭씨 1100도로 성장시켰다. AlGaN층(97)의 두께는 20 ㎚였다. AlGaN층(97)의 성장 속도는 4.9 ㎚/분이었다. p형 AlGaN층(97)의 Al 조성은 0.15였다.
TMG(36.6 μmol/분), TMA(3.0 μmol/분), NH3(6 slm), Cp2Mg을 성장로에 공급하여, p형 AlGaN층(98)을 p형 AlGaN층(97) 상에 섭씨 1100도로 성장시켰다. AlGaN층(98)의 두께는 400 ㎚였다. Al의 조성은 0.06이었다. AlGaN층(98)의 성장 속도는 13.0 ㎚/분이었다. 또한, TMG(34.1 μmol/분), NH3(5 slm), Cp2Mg을 성장로에 공급하여, p형 GaN층(99)을 p형 AlGaN층(98) 상에 섭씨 1100도로 성장시켰다. GaN층(99)의 두께는 50 ㎚였다. p형 GaN층(99)의 성장 속도는 18.0 ㎚/분이었다. 이들 공정에 의해 에피택셜 웨이퍼가 제작되었다. 이 에피택셜 웨이퍼 상에 애노드 및 캐소드를 형성하였다. 도면에 도시되는 반도체 다이오드를 얻을 수 있었다. 애노드 전극은, 10 마이크로미터 폭의 스트라이프 창을 갖는 절연막을 통해 p형 GaN층에 전기적으로 접속된다. 애노드 전극은 Ni/Au으로 이루어지고, 캐소드는 Ti/Al/Ti/Au로 이루어진다. a면에서 벽개하여, 600 마이크로미터 길이의 레이저 바를 제작하였다. 발진 파장은 520 ㎚이고, 임계값 전류는 900 ㎃였다.
적합한 실시형태에서 본 발명의 원리를 나타내어 설명해 왔지만, 본 발명은, 이와 같은 원리로부터 일탈하지 않고서 배치 및 세부 사항이 변경될 수 있다는 것을 당업자라면 이해할 것이다. 본 발명은, 본 실시형태에 개시된 특정 구성에 한정되는 것이 아니다. 따라서, 특허청구범위 및 그 정신 범위로부터 나오는 모든 수정 및 변경에 권리를 청구한다.
LE1, LD1: 질화물계 반도체 광소자
13: 제1 질화갈륨계 반도체 영역
15: 발광 영역
17: 제2 질화갈륨계 반도체 영역
19: 활성층
21: 우물층
23: 장벽층
25, 27, 29: 질화갈륨계 반도체층
31: 질화갈륨계 반도체층
33, 35: 질화갈륨계 반도체층
α, β: 경사각
SR1: 기준 평면
B1, B2, B3, B4, B5, B6: 장벽층
W1, W2, W3: 우물층
P, NP, SP+, SP-: 발광층
37: 언도프 GaN층(N2-GaN층)
39: 언도프 GaN층
41a, 41b: 전극
VC1, VC2: c축 방향의 벡터
51, 53: 질화갈륨계 반도체층
55, 57: 질화갈륨계 반도체층
59a, 59b: 광가이드층
61: 언도프 GaN층
63: 절연막
65, 67: 전극

Claims (20)

  1. 질화물계 반도체 광소자로서,
    제1 질화갈륨계 반도체 영역과,
    스트레인을 내포하는 육방정계 질화갈륨계 반도체로 이루어지는 우물층과 질화갈륨계 반도체로 이루어지는 장벽층을 포함하는 발광층과,
    제2 질화갈륨계 반도체 영역
    을 포함하고, 상기 발광층은, 상기 제1 질화갈륨계 반도체 영역과 상기 제2 질화갈륨계 반도체 영역 사이에 마련되며,
    상기 제1 질화갈륨계 반도체 영역은 하나 또는 복수의 n형 질화갈륨계 반도체층을 포함하고,
    상기 제2 질화갈륨계 반도체 영역은, 상기 장벽층보다 밴드갭이 큰 질화갈륨계 반도체층과, 하나 또는 복수의 p형 질화갈륨계 반도체층을 포함하며,
    상기 우물층 및 상기 장벽층 각각은, c축 방향으로 연장되는 기준축에 직교하는 면으로부터 59도 이상 80도 미만의 범위 및 150도 보다 크고 180도 미만인 범위의 경사각으로 경사진 기준 평면을 따라 연장되어 있고,
    상기 발광층에서의 피에조 전계는, 상기 제2 질화갈륨계 반도체 영역으로부터 상기 제1 질화갈륨계 반도체 영역으로 향하는 방향과 역방향의 성분을 갖고 있으며,
    상기 제2 질화갈륨계 반도체 영역의 상기 질화갈륨계 반도체층은, 상기 발광층에 인접하고 있고,
    상기 제2 질화갈륨계 반도체 영역의 상기 질화갈륨계 반도체층은, 전자 블록층 및 클래드층 중 어느 하나인 것을 특징으로 하는 질화물계 반도체 광소자.
  2. 제1항에 있어서, 상기 우물층은 InGaN이고,
    상기 장벽층은 GaN 또는 InGaN인 것을 특징으로 하는 질화물계 반도체 광소자.
  3. 제1항 또는 제2항에 있어서, 상기 경사각은 62도 이상 80도 미만의 범위에 있는 것을 특징으로 하는 질화물계 반도체 광소자.
  4. 제1항 또는 제2항에 있어서, 상기 경사각은 150도 보다 크고 170도 이하인 범위에 있는 것을 특징으로 하는 질화물계 반도체 광소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 육방정계 반도체 InSAlTGa1-S-TN(0≤S≤1, 0≤T≤1, 0≤S+T≤1)로 이루어지는 기판을 더 포함하고,
    상기 기판의 상기 주면(主面)은, 이 육방정계 반도체의 c축에 직교하는 평면으로부터 59도 이상 80도 미만의 범위 및 150도 보다 크고 180도 미만인 범위의 경사각으로 경사진 평면을 따라 연장되어 있으며,
    상기 제1 질화갈륨계 반도체 영역, 상기 발광층 및 상기 제2 질화갈륨계 반도체 영역은, 상기 기판의 상기 주면 상에서 미리 정해진 축의 방향으로 배열되어 있는 것을 특징으로 하는 질화물계 반도체 광소자.
  6. 제5항에 있어서, 상기 기판은, c축 방향으로 연장되는 관통 전위의 밀도가 제1 관통 전위 밀도보다 큰 복수의 제1 영역과, c축 방향으로 연장되는 관통 전위의 밀도가 제1 관통 전위 밀도보다 작은 복수의 제2 영역을 포함하고,
    상기 제1 및 제2 영역은 교대로 배치되어 있으며,
    상기 기판의 상기 주면에는 상기 제1 및 제2 영역이 나타나 있는 것을 특징으로 하는 질화물계 반도체 광소자.
  7. 제6항에 있어서, 상기 제2 영역의 상기 관통 전위의 밀도는 1×107 ㎝-2 미만인 것을 특징으로 하는 질화물계 반도체 광소자.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 제1 질화갈륨계 반도체 영역, 상기 발광층 및 상기 제2 질화갈륨계 반도체 영역은, 상기 기판의 상기 주면 상에 탑재된 반도체 적층을 구성하고,
    상기 기판은 도전성을 가지며,
    이 육방정계 질화물계 반도체 광소자는,
    상기 반도체 적층에 마련된 제1 전극과,
    상기 기판의 이면(裏面)에 마련된 제2 전극을 포함하는 것을 특징으로 하는 질화물계 반도체 광소자.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 발광층은, 제1 및 제2 광가이드층과 양자 우물 구조의 활성층을 포함하고,
    상기 양자 우물 구조는 상기 우물층 및 상기 장벽층을 포함하며,
    상기 활성층은, 상기 제1 광가이드층과 상기 제2 광가이드층 사이에 마련되어 있는 것을 특징으로 하는 질화물계 반도체 광소자.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 기준 평면은 a축 방향으로 경사져 있는 것을 특징으로 하는 질화물계 반도체 광소자.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 기준 평면은 m축 방향으로 경사져 있는 것을 특징으로 하는 질화물계 반도체 광소자.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 제2 질화갈륨계 반도체 영역의 상기 질화갈륨계 반도체층은, 적어도 Al을 포함하는 p형 AlXGaYIn1-X-YN(0<X≤1, 0≤Y≤1, 0<X+Y≤1)으로 이루어지는 것을 특징으로 하는 질화물계 반도체 광소자.
  13. 질화물계 반도체 광소자용의 에피택셜 웨이퍼로서,
    제1 질화갈륨계 반도체 영역과,
    스트레인을 내포하는 육방정계 질화갈륨계 반도체로 이루어지는 우물층과 질화갈륨계 반도체로 이루어지는 장벽층을 포함하는 발광층과,
    제2 질화갈륨계 반도체 영역과,
    육방정계 반도체 InSAlTGa1-S-TN(0≤S≤1, 0≤T≤1, 0≤S+T≤1)로 이루어지는 웨이퍼
    를 포함하고, 상기 발광층은, 상기 웨이퍼 상에서 상기 제1 질화갈륨계 반도체 영역과 상기 제2 질화갈륨계 반도체 영역 사이에 마련되며,
    상기 제1 질화갈륨계 반도체 영역은 하나 또는 복수의 n형 질화갈륨계 반도체층을 포함하고,
    상기 제2 질화갈륨계 반도체 영역은, 상기 장벽층보다 밴드갭이 큰 질화갈륨계 반도체층과, 하나 또는 복수의 p형 질화갈륨계 반도체층을 포함하며,
    상기 우물층 및 상기 장벽층 각각은, c축 방향으로 연장되는 기준축에 직교하는 면으로부터 59도 이상 80도 미만의 범위 및 150도 보다 크고 180도 미만인 범위의 경사각으로 경사진 기준 평면을 따라 연장되어 있고,
    상기 발광층에서의 피에조 전계는 상기 제2 질화갈륨계 반도체 영역으로부터 상기 제1 질화갈륨계 반도체 영역을 향하는 방향과 역방향의 성분을 갖고 있으며,
    상기 제2 질화갈륨계 반도체 영역의 상기 질화갈륨계 반도체층은, 상기 발광층에 인접하고 있고,
    상기 제2 질화갈륨계 반도체 영역의 상기 질화갈륨계 반도체층은, 전자 블록층 및 클래드층 중 어느 하나이며,
    상기 장벽층은 GaN 또는 InGaN인 것을 특징으로 하는 에피택셜 웨이퍼.
  14. 제13항에 있어서, 상기 웨이퍼의 상기 주면은, 상기 육방정계 반도체의 c축에 직교하는 평면으로부터 59도 이상 80도 미만 및 150도 보다 크고 170도 이하인 범위의 경사각으로 경사진 평면을 따라 연장되어 있는 것을 특징으로 하는 에피택셜 웨이퍼.
  15. 제13항 또는 제14항에 있어서, 상기 웨이퍼의 에지의 2점간의 거리의 최대값은 45 ㎜ 이상인 것을 특징으로 하는 에피택셜 웨이퍼.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 웨이퍼는 도전성 GaN으로 이루어지는 것을 특징으로 하는 에피택셜 웨이퍼.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서, 상기 제1 질화갈륨계 반도체 영역, 상기 발광층 및 상기 제2 질화갈륨계 반도체 영역은, 상기 웨이퍼의 상기 주면 상에서 미리 정해진 축의 방향으로 배열되어 있고,
    상기 기준축은 상기 미리 정해진 축과 상이한 방향을 향하고 있는 것을 특징으로 하는 에피택셜 웨이퍼.
  18. 제13항 내지 제17항 중 어느 한 항에 있어서, 상기 경사각은 62도 이상 80도 미만의 범위에 있는 것을 특징으로 하는 에피택셜 웨이퍼.
  19. 제13항 내지 제18항 중 어느 한 항에 있어서, 상기 경사각은 150도 보다 크고 170도 이하인 범위에 있는 것을 특징으로 하는 에피택셜 웨이퍼.
  20. 스트레인을 내포하는 육방정계 Ⅲ족 질화물로 이루어지는 발광층을 포함하는 반도체 발광 소자를 제조하는 방법으로서,
    상기 발광층에서의 피에조 전계의 방향을 견적하기 위해 발광층의 면방위를 선택하는 공정과,
    상기 발광층에서의 피에조 전계의 방향을 견적하기 위한 양자 우물 구조를 상기 선택된 면방위로 형성하고 p형 및 n형 질화갈륨 반도체를 성장시켜, 기판 생산물을 준비하는 공정과,
    상기 기판 생산물에 바이어스를 인가하면서, 포토루미네선스의 바이어스 의존성을 측정하는 공정과,
    상기 측정된 바이어스 의존성으로부터, 상기 발광층에서의 피에조 전계의 방향을 견적하는 공정과,
    상기 선택된 면방위로 상기 발광층을 성장시킬 수 있는 주면을 갖는 웨이퍼를 준비하는 공정과,
    상기 반도체 발광 소자를 위한 반도체 적층을 상기 웨이퍼의 상기 주면 상에 형성하는 공정
    을 포함하고, 상기 반도체 적층은, 제1 질화갈륨계 반도체 영역, 상기 발광층 및 제2 질화갈륨계 반도체 영역을 포함하며,
    상기 발광층은 질화갈륨계 반도체로 이루어지는 우물층과 질화갈륨계 반도체로 이루어지는 장벽층을 포함하고,
    상기 발광층은, 상기 제1 질화갈륨계 반도체 영역과 상기 제2 질화갈륨계 반도체 영역 사이에 마련되며,
    상기 제1 질화갈륨계 반도체 영역은 하나 또는 복수의 n형 질화갈륨계 반도체층을 포함하고,
    상기 제2 질화갈륨계 반도체 영역은, 상기 장벽층보다 밴드갭이 큰 질화갈륨계 반도체층과, 하나 또는 복수의 p형 질화갈륨계 반도체층을 포함하며,
    상기 제2 질화갈륨계 반도체 영역의 상기 질화갈륨계 반도체층은, 상기 발광층에 인접하고 있고,
    상기 우물층 및 상기 장벽층 각각은 c축, a축 및 m축 방향으로 연장되는 기준축에 직교하는 면으로부터 경사진 기준 평면을 따라 연장되어 있으며,
    상기 피에조 전계의 방향은, 상기 제2 질화갈륨계 반도체 영역으로부터 상기 제1 질화갈륨계 반도체 영역을 향하는 방향을 기준으로 하여 규정되는 것을 특징으로 하는 방법.
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