KR20100078043A - 반도체 소자의 트렌치 형성 방법 - Google Patents

반도체 소자의 트렌치 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 트렌치의 프로파일을 개선하여 갭필 성능을 향상시킴으로써 트렌치의 매립 시에 보이드가 발생하지 않음으로써, 고전압 트랜지스터의 제조 공정에 적용할 경우에는 보이드가 게이트 전극의 저항을 높여서 소자의 특성을 저하시키는 문제점을 개선하고, 소자분리막의 제조 공정에 적용할 경우에는 보이드가 딤플 결함으로 발전하여 브릿지를 유발할 수 있는 문제점을 개선하는 이점이 있다.
트렌치, 갭필, 보이드

Description

반도체 소자의 트렌치 형성 방법{METHOD FOR FORMING TRENCH OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 트렌치(trench) 형성 방법에 관한 것으로, 더욱 상세하게는 트렌치의 프로파일(profile)을 개선하여 갭필(gap fill) 성능을 향상시킨 반도체 소자의 트렌치 형성 방법에 관한 것이다.
주지하는 바와 같이, 반도체 소자의 제조 공정 중에는 반도체 기판에 좁고 깊은 트렌치를 형성하여야 하는 경우가 발생한다. 예컨대, 고전압 트랜지스터는 수직(vertical) 구조의 게이트 전극을 사용하며, 이러한 수직 구조의 게이트 전극을 형성하기 위해서는 반도체 기판에 수직 구조의 트렌치를 형성하여야 한다. 또한 셀들간의 전기적인 격리를 위한 방편으로서 반도체 기판 내에 소자분리막을 형성할 때에도 반도체 기판에 트렌치를 형성하여야 한다.
그런데, 반도체 소자가 고집적화되면서 트렌치의 갭필 성능이 중요한 이슈로 부각되었다. 예컨대, 수직 구조의 게이트 전극을 형성할 때에는 트렌치를 게이트 전극으로 이용하고자 하는 전도성 물질로 매립하여야 하며, 소자분리막을 형성하고 자 할 때에는 트렌치를 절연 물질로 매립하여야 하는데, 이러한 매립 공정에서 갭필 성능이 낮을 경우에는 보이드(void)를 유발하며, 이러한 보이드는 각종 불량을 유발할 수 있기 때문이다.
도 1a 내지 도 1f는 종래 기술에 따른 고전압 트랜지스터를 위한 트렌치 형성 방법을 설명하기 위한 공정도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 패드산화막(13)을 형성하며, 패드산화막(13) 상에 하드마스크로 이용하고자 하는 패드질화막(15)을 형성하고, 패드질화막(15)의 상부에 트렌치 형성 영역을 정의하는 포토레지스트 패턴(17)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(17)을 식각배리어로 하여 패드질화막(15) 및 패드산화막(13)을 제거하여 트렌치가 형성될 영역의 반도체 기판(11)을 노출시키는 하드마스크 패턴을 형성하고, 포토레지스트 스트립(strip) 공정을 진행하여 포토레지스트 패턴(17)을 제거한다.
도 1c를 참조하면, 패드질화막(15)을 식각배리어로 하여 반도체 기판(11)의 노출 부분을 소정 두께로 건식 식각하여 트렌치(19)를 형성한다.
도 1d를 참조하면, 인산 용액 등을 이용한 습식 딥(wet dip) 공정을 진행하여 패드질화막(15) 및 패드산화막(13)을 제거한다.
도 1e를 참조하면, 트렌치(19)를 포함하는 반도체 기판(11) 상에 절연막을 형성, 예컨대 산화막을 형성하여 게이트 절연막(21)을 형성한다.
도 1f를 참조하면, 게이트 절연막(21)을 형성한 반도체 기판(11) 상에 게이 트 전극의 형성을 위한 전도성 물질층(23), 예컨대 폴리실리콘층을 형성하여 트렌치(19)를 매립한다. 이때, 트렌치(19)의 모서리 영역에 폴리실리콘층이 과도하게 증착되는 오버 행(overhang)을 유발할 우려가 매우 높으며, 이는 보이드(void)(25)를 발생시키는 주요 요인으로 작용한다.
도 1a 내지 도 1f에서는 고전압 트랜지스터를 위한 트렌치 형성 방법에 대해 설명하였으며, 소자분리막을 형성하기 위하여 트렌치를 형성한다면 도 1f에서 도면부호 21은 열공정을 통해 표면을 성장시켜 형성하는 라이너 산화(liner oxidation) 공정에 의한 산화막이라 할 수 있으며, 도면부호 23은 소자 분리를 위해 매립하는 절연 물질이라 할 수 있다. 이 경우에도 역시 보이드(25)가 발생할 우려가 있다.
앞서 설명한 바와 같이 종래 기술에 따른 반도체 소자의 트렌치 형성 방법에 의하면, 트렌치에 보이드가 발생할 우려가 있으며, 고전압 트랜지스터의 경우에는 보이드가 게이트 전극의 저항을 높여서 소자의 특성을 저하시키는 문제점이 있고, 소자분리막의 경우에는 보이드가 딤플(dimple) 결함으로 발전하여 브릿지를 유발할 수 있는 문제점이 있었다.
본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위하여 제안한 것으로서, 트렌치의 프로파일을 개선하여 갭필 성능을 향상시킴으로써 트렌치의 매립 시 에 보이드가 발생하지 않도록 하는 반도체 소자의 트렌치 형성 방법을 제공한다.
본 발명의 일 관점으로서 반도체 소자의 트렌치 형성 방법은, 반도체 기판의 상부에 트렌치 형성 영역을 정의하는 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 식각배리어로 하여 상기 반도체 기판의 노출 부분을 1차로 식각하여 트렌치를 형성하는 단계와, 상기 하드마스크 패턴을 풀백하여 상기 트렌치의 개구를 넓히는 단계와, 상기 풀백한 상기 하드마스크 패턴을 식각배리어로 하여 상기 반도체 기판의 노출 부분을 2차로 식각하여 상기 트렌치가 그 측벽에 단차를 가지도록 프로파일을 변경하는 단계를 포함한다.
여기서, 상기 트렌치 형성 방법은, 상기 트렌치의 측벽에 대한 등방성 식각을 수행하여 상기 단차를 가지게 하는 모서리를 라운딩 지게 하는 단계를 더 포함한다.
상기 등방성 식각은, CDE(chemical dry etch) 공정을 통해 수행한다.
본 발명에 의하면, 트렌치의 프로파일을 개선하여 갭필 성능을 향상시킴으로써 트렌치의 매립 시에 보이드가 발생하지 않음으로써, 고전압 트랜지스터의 제조 공정에 적용할 경우에는 보이드가 게이트 전극의 저항을 높여서 소자의 특성을 저하시키는 문제점을 개선하고, 소자분리막의 제조 공정에 적용할 경우에는 보이드가 딤플 결함으로 발전하여 브릿지를 유발할 수 있는 문제점을 개선하는 효과가 있다.
이하, 본 발명의 일부 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위한 공정도이다. 이를 참조하여 본 발명에 따른 트렌치 형성 방법을 상세히 설명하기로 한다.
도 2a를 참조하면, 반도체 기판(101) 상에 패드산화막(103)을 형성하며, 패드산화막(103) 상에 패드질화막(105)을 적층 형성한다. 여기서, 패드산화막(103)은 반도체 기판(101)과 후속 패드질화막(105) 간의 스트레스를 완화시켜 줄 목적으로 형성하는 막으로서 생략할 수도 있다.
이어서, 패드질화막(105)의 상부에 트렌치 형성 영역을 정의하는 포토레지스트 패턴(도시 생략됨)을 형성하며, 포토레지스트 패턴을 식각배리어로 하여 패드질화막(105) 및 패드산화막(103)을 제거하여 트렌치가 형성될 영역의 반도체 기판(101)을 노출시키는 하드마스크 패턴을 형성하고, 포토레지스트 스트립 공정을 진행하여 포토레지스트 패턴을 제거한다.
그리고, 패드질화막(105)을 식각배리어로 하여 반도체 기판(101)의 노출 부 분을 소정 두께만큼 1차로 건식 식각하여 측벽에 단차를 가지지 않는 제 1 프로파일의 제 1 트렌치(109a)를 형성한다.
도 2b를 참조하면, 습식 식각을 통해 하드마스크로 이용한 패드질화막(105) 및 패드산화막(103)을 풀백(pull back)하여 제 1 트렌치(109a)보다 개구가 넓혀진 제 2 프로파일의 제 2 트렌치(109b)를 형성한다. 예컨대, 습식 식각은 인산(H3PO4) 용액 또는 인산 혼합액을 식각액으로 사용할 수 있다.
도 2c를 참조하면, 풀백된 패드질화막(105)을 식각배리어로 하여 반도체 기판(101)의 노출 부분을 다시 소정 두께만큼 2차로 건식 식각하여 측벽에 단차를 가지는 제 3 프로파일의 제 3 트렌치(109c)를 형성한다.
도 2d를 참조하면, 반도체 기판(101)에 형성한 제 3 트렌치(109c)의 측벽에 대한 등방성 식각을 수행하여 측벽에 형성하였던 단차 부분의 모서리를 라운딩(rounding) 지게 하여 그 측벽에 라운딩된 단차를 가지는 제 4 프로파일의 제 4 트렌치(109d)를 형성한다. 예컨대, 등방성 식각은 CDE 공정을 통해 수행할 수 있다.
그리고, 인산 용액 등을 이용한 습식 딥(wet dip) 공정을 진행하여 하드마스크로 사용하였던 패드질화막(105) 및 패드산화막(103)을 제거한다.
이어서, 제 4 트렌치(109d)를 포함하는 반도체 기판(111) 상에 절연막을 형성, 예컨대 산화막을 형성하여 게이트 절연막(111)을 형성한다.
도 2e를 참조하면, 게이트 절연막(111)을 형성한 반도체 기판(101) 상에 게 이트 전극의 형성을 위한 전도성 물질층(113), 예컨대 폴리실리콘층을 형성하여 제 4 트렌치(109d)를 매립한다. 여기서, 종래 기술인 도 1f와 본 발명의 도 2e를 비교하여 보면 본 발명에 의해 형성된 제 4 트렌치(109d)는 측벽에 상하부 간의 단차를 가지므로 종횡비(aspect ratio)가 개선되었음을 확인할 수 있다. 이로써, 갭필 성능이 향상되어 보이드가 발생하지 않는다.
한편, 도 2d를 참조하여 설명한 제 3 트렌치(109c)의 측벽에 대한 등방성 식각 공정은 생략할 수도 있다. 즉 측벽의 단차를 라운딩 지게 하면 도 2e를 통해 설명한 트렌치 매립 공정에서 갭필 성능이 극도로 향상되는 효과를 발휘하지만, 등방성 식각 공정을 생략하더라도 종래 기술과 비교할 때에는 트렌치의 종횡비가 개선되어 역시 갭필 성능이 향상되기 때문이다.
도 2a 내지 도 2e에서는 고전압 트랜지스터를 위한 트렌치 형성 방법에 대해 설명하였으며, 소자분리막을 형성하기 위하여 트렌치를 형성한다면 도 2e에서 도면부호 111은 열공정을 통해 표면을 성장시켜 형성하는 라이너 산화 공정에 의한 산화막이라 할 수 있으며, 도면부호 113은 소자 분리를 위해 매립하는 절연 물질이라 할 수 있다. 이 경우에도 역시 갭필 성능이 향상되어 보이드가 발생하지 않는다.
지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 고전압 트랜지스터를 위한 트렌치 형성 방법을 설명하기 위한 공정도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위한 공정도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 패드산화막
105 : 패드질화막 109a 내지 109d : 트렌치
111 : 게이트 절연막 113 : 전도성 물질층

Claims (3)

  1. 반도체 기판의 상부에 트렌치 형성 영역을 정의하는 하드마스크 패턴을 형성하는 단계와,
    상기 하드마스크 패턴을 식각배리어로 하여 상기 반도체 기판의 노출 부분을 1차로 식각하여 트렌치를 형성하는 단계와,
    상기 하드마스크 패턴을 풀백하여 상기 트렌치의 개구를 넓히는 단계와,
    상기 풀백한 상기 하드마스크 패턴을 식각배리어로 하여 상기 반도체 기판의 노출 부분을 2차로 식각하여 상기 트렌치가 그 측벽에 단차를 가지도록 프로파일을 변경하는 단계
    를 포함하는 반도체 소자의 트렌치 형성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치 형성 방법은, 상기 트렌치의 측벽에 대한 등방성 식각을 수행하여 상기 단차를 가지게 하는 모서리를 라운딩 지게 하는 단계
    를 더 포함하는 반도체 소자의 트렌치 형성 방법.
  3. 제 2 항에 있어서,
    상기 등방성 식각은, CDE(chemical dry etch) 공정을 통해 수행하는
    반도체 소자의 트렌치 형성 방법.
KR1020080136184A 2008-12-30 2008-12-30 반도체 소자의 트렌치 형성 방법 KR20100078043A (ko)

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