KR20100076638A - Ｘ선 검출기용 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents
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Abstract
X선 검출기용 박막 트랜지스터 어레이 기판 및 그 제조 방법이 제공된다. X선 검출기용 박막 트랜지스터 어레이 기판은, 기판, 기판 상에 형성된 게이트선, 기판 상에 게이트선과 교차하도록 형성된 데이터선, 게이트 전극, 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 드레인 전극과 연결된 제1 전극, 게이트선, 데이터선, 박막 트랜지스터 및 제1 전극 상에 형성된 패시베이션막, 패시베이션막 상에 형성되고, 제1 전극과 연결된 광 도전체 및 광도전체 상에 형성된 제2 전극을 포함한다.
광 다이오드, 광 도전체, 박막 트랜지스터, X-선
Description
본 발명은 X선 검출기용 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 감도가 향상된 X선 검출기에 관한 것이다.
본 발명은 TFT 어레이 공정을 이용한 엑스레이 영상 감지소자 및 그 제조방법에 관한 것이다. 현재 의학용으로 널리 사용되고 있는 진단용 엑스레이(X-ray) 검사방법은 엑스레이 감지 필름을 사용하여 촬영하고, 그 결과를 알기 위해서는 소정의 필름 인화시간을 거쳐야 했다.
그러나, 근래에 들어서 반도체 기술의 발전에 힘입어 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 X선 검출기(Digital X-ray detector)가 연구/개발되었다. 디지털 X선 검출기는 박막 트랜지스터를 스위칭소자로 사용하여, 엑스레이의 촬영 즉시 실시간으로 화면상에 엑스레이 영상을 표시하여 결과를 진단할 수 있는 장점이 있다.
엑스레이를 검출하기 위해 사용되는 엑스레이 검출기도 박막 트랜지스터 어 레이 기판에 박막 트랜지스터 어레이를 가지고 있으나, 액정 표시 장치와 달리 각각의 화소에는 P형의 불순물을 포함하는 실리콘층 불순물을 함유하지 않는 실리콘층과 N형의 불순물을 포함하는 실리콘층과 실리콘층의 양단에 전압을 인가하기 위한 두 전극을 포함하는 PIN 광 다이오드(photo diode) 어레이가 형성되어 있다. 이러한 X선 검출기는 외부로부터 화소 전극으로 전달하는 화상 신호를 통하여 화상을 표시하는 액정 표시 장치와 다르게 외부로부터 조사되는 X-ray에 의해 PIN 광 다이오드에서 생성되는 전자를 바이어스 전압을 인가하여 외부로 전달함으로써 빛을 전기적인 신호로 변환하는 기능을 가진다.
X선 검출기는 광을 인지하는 감도(sensitivity)가 우수하여야 하는데, 기존의 설계 룰(rule)에 따르는 경우 감도의 척도인 필 팩터(fill factor)를 증가시키는데 한계가 있었다. 따라서, X선 검출기의 필 팩터(fill factor)를 증가시켜 광 감도를 증가시키기 위해서는 새로운 설계 룰(rule)이 필요하였다.
본 발명이 해결하고자 하는 과제는, 전체적으로 X선 검출기의 필 팩터를 향상시켜 감도가 향상된 X선 검출기를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 이러한 X선 검출기용 박막 트랜지스터 어레이 기판의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 실시예에 따른 X선 검출기용 박막 트랜지스터 어레이 기판은, 기판, 상기 기판 상에 형성된 게이트선, 상기 기판 상에 상기 게이트선과 교차하도록 형성된 데이터선, 게이트 전극, 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 상기 드레인 전극과 연결된 제1 전극, 상기 게이트선, 상기 데이터선, 상기 박막 트랜지스터 및 상기 제1 전극 상에 형성된 패시베이션막, 상기 패시베이션막 상에 형성되고, 상기 제1 전극 과 연결된 광 도전체 및 상기 광도전체 상에 형성된 제2 전극을 포함할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 X선 검출기용 박막 트랜지스터 어레이 기판의 제조 방법은, 기판을 제공하는 단계, 상기 기판 상에 게이트선 및 게이트 전극을형성하는 단계, 상기 기판 상에 상기 게이트선과 교차하는 데이터선, 소오스 전극 및 드레인 전극을 형성하는 단계, 상기 기판 상에 상기 드레인 전극과 연결되도록 제1 전극을 형성하는 단계, 상기 게이트선, 상기 데이터선, 상기 소오스 전극, 상기 드레인 전극 및 상기 제1 전극 상에 패시베이션막을 형성하는 단계, 상기 패시베이션막에 제1 콘택홀을 형성하는 단계, 상기 패시베이션막 및 상기 패시베이션막의 상기 제1 콘택홀에 의해 노출된 상기 제1 전극 상에 광 도전체를 형성하는 단계 및 상기 광 도전체 상에 제2 전극을 형성하는 단계를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도 면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 의한 액정 표시 장치에 대하여 상세히 설명한다.
도 1 내지 도 4를 참조하여, 본 발명의 제1 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판을 설명한다. 도 1은 본 발명의 제1 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판의 레이-아웃도이고, 도 2는 도 1의 X-선 검출기용 박막 트랜지스터 어레이 기판을 A-A'방향으로 자른 단면도이고, 도 3은 도 1의 X-선 검출기용 박막 트랜지스터 어레이 기판을 B-B'방향으로 자른 단면도이고, 도 4는 도 1의 X-선 검출기용 박막 트랜지스터 어레이 기판을 C-C'방향으로 자른 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 제1 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판은 기판(10), 게이트 라인(22, 24), 데이터 라인(62, 65, 66), 박막 트랜지스터, 제1 전극(68), 패시베이션막(75, 76), 광 도전체(70) 및 제2 전극(80)을 포함한다.
기판(10)은 X-선 검출기용 박막 트랜지스터 어레이 기판의 토대(base)가 되는 것으로, 내부 단락 등을 방지하기 위하여 유리, 석영 또는 플라스틱과 같은 절연물질로 선택된다.
게이트 라인(22, 24)은 기판(10) 상에 형성되어 있다. 게이트 라인(22, 24)은 게이트선(22)과 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(24)을 포함한다. 또한, 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이 트 신호를 인가받아 게이트선(22)으로 전달하는 게이트 패드를 포함할 수 있다. 한편, 게이트 라인(22, 24)은 게이트선(22)이 단선되는 것을 방지하기 위하여 보조 게이트선(미도시)을 더 포함할 수 있다. 즉 게이트선(22)은 이중 배선 구조를 취할 수 있다.
게이트 라인(22, 24)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 라인(22, 24)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 라인(22, 24)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 라인(22, 24) 은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 절연막(30)은 게이트 라인(22, 24) 상에 형성되어 있다. 이때, 게이트 절연막(30)은 기판(10)의 전면 상에 형성된다. 게이트 절연막(30)은 질화 실리 콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기 절연 물질로 형성될 수 있다. 또한, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)등으로 구성된 유기 절연 물질로 형성될 수 도 있다.
게이트 절연막(30) 상에는 수소화 비정질 실리콘 등으로 이루어진 반도체층(40)이 형성되어 있다. 이러한 반도체층(40)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 도 1에 도시된 바와 같이, 게이트 전극(24) 상에 섬형으로 형성될 수 있다. 또한, 반도체층(40)이 선형으로 형성되는 경우, 데이터선(62) 아래에 위치하여 게이트 전극(24) 상부까지 연장된 형상을 가질 수 있다.
반도체층(40) 상에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 따위의 물질로 만들어진 저항성 접촉층(55, 56)이 형성되어 있다. 이러한 저항성 접촉층(55, 56)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 섬형 저항성 접촉층(55, 56)의 경우 드레인 전극(66) 및 소오스 전극(65) 아래에 위치하고, 선형의 저항성 접촉층의 경우 데이터선(62)의 아래까지 연장되어 형성된다.
데이터 라인(62, 65, 66)이 기판(10) 상에 형성되어 있다. 데이터 라인(62, 65, 66)은 게이트선(22)과 교차하도록 형성된 데이터선(62), 소오스 전극(65) 및 드레인 전극(66)을 포함한다.
데이터선(62)은 게이트 절연막(30)상에, 소오스 전극(65) 및 드레인 전극(66)은 저항성 접촉층(55, 56) 상에 형성되어 있다.
데이터선(62)은 게이트선(22)과 교차하여 픽셀을 정의한다. 이때, 능동형(active) X선 검출기용 기판은 데이터선(62)과 게이트선(22)이 교차하는 영역에 박막 트랜지스터가 형성되어 있다. 한편, 데이터선(62)의 끝에는 다른 층 또는 외부로부터 데이터 신호를 인가 받아 데이터선(62)에 전달하는 데이터선 끝단(미도시)이 형성되어 있고, 데이터선 끝단(미도시)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다.
소오스 전극(65)은 데이터선(62)으로부터 가지 형태로 반도체층(40)의 상부까지 연장되어 형성되어 있다.
드레인 전극(66)은 소오스 전극(65)과 분리되어 있다. 또한, 소오스 전극(65)은 반도체층(40)과 적어도 일부분이 중첩된다. 드레인 전극(66)은 반도체층(40) 상부의 막대형 패턴과, 막대형 패턴으로부터 연장되어 넓은 면적을 갖는다. 제1 실시예에서 드레인 전극(66)은 제1 전극(68)과 연결된다. 이때, 제1 전극(68)이 드레인 전극(66)으로부터 연장되는 패턴으로 하여, 드레인 전극(66)과 제1 전극(68)을 일체형으로 형성할 수 있다.
한편, 드레인 전극(66)은 게이트 전극(24)을 중심으로 소오스 전극(65)과 대향하며 반도체층(40)과 적어도 일부분이 중첩된다. 여기서, 저항성 접촉층(55, 56)은 반도체층(40)과 소오스 전극(65) 및 반도체층(40)과 드레인 전극(66) 사이에 개재되어 이들 사이에 접촉 저항을 낮추어 주는 역할을 한다.
데이터 라인(62, 65, 66)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어질 수 있다. 또한, 내화성 금속 따위의 하부막(미도시) 과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
제1 전극(68)은 드레인 전극(66)과 연결되도록 형성되어 있다. 제1 전극(68)은 상술한 바와 같이, 드레인 전극(66)과 일체형으로 형성될 수 있다. 따라서, 제1 전극(68)은 드레인 전극(66)을 형성하는 물질과 동일한 물질로 형성될 수 있다. 제1 전극(68)은 후술할 광 도전체(70) 및 제2 전극(80)과 함께 광 다이오드를 이룬다.
패시베이션막(75, 76)은 게이트선 (22), 데이터선 (62), 박막 트랜지스터 및 제1 전극(68) 상에 형성된다. 패시베이션막(75, 76)은 게이트선 (22), 데이터선 (62)및 박막 트랜지스터를 광 도전체(70)로부터 절연시킨다.
광 흡수에 의해 광 도전체(70)에서 전류가 생성되는데, 이중에서 일부가 누설되어(이하 '누설전류'라 한다.) 게이트선 (22), 데이터선 (62), 박막 트랜지스터에 영향을 줄 수 있다. 이에 의해, 박막 트랜지스터가 오 작동을 일으키거나, 데이터선(62) 등을 통해 왜곡된 정보가 외부회로로 전달될 수 있다. 따라서, 이러한 성능 저하를 방지하기 위하여 제1 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판은 패시베이션막(75, 76)이 형성되어 있다,
한편, 기존의 X-선 검출기용 박막 트랜지스터 어레이 기판은 광 도전체(70)와 게이트선(22) 및 데이터선(62) 사이의 절연을 위해, 광 도전체(70)와 게이트 선(22) 및 데이터선(62) 사이에 소정 간격의 공간을 두었다. 이에 의해, X-선 검출기의 각 픽셀 내에 흡수된 광을 전기 신호로 변환시키는데 기여하지 않는 데드 스페이스(dead space)가 X-선 검출기용 박막 트랜지스터 어레이 기판에 형성된 각 픽셀 내에 존재하게 된다. 이에 의해, 도전체(70)와 게이트선(22) 및 데이터선(62)이 서로 절연되는 효과를 가질 수 있었으나, 전체적으로 광 도전체(70)의 면적은 줄어드는 결과를 초래하게 되었다. 이에 따라, 광 도전체의 면적을 나타내는 척도인 X-선 검출기의 필 팩터(fill factor)도 감소하게 되었다. 또한, 필 팩터가 감소하게 됨에 따라, 이에 영향을 받는 X-선 검출기의 감도(sensitivity)도 동시에 감소하게 되었다.
그러나. 상술한 바와 같이, 제1 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판에는, 광 도전체(70)와 게이트선 (22) 및 데이터선 (62) 사이를 절연하기 위해 소정 간격의 공간을 형성하는 대신에, 패시베이션막(75, 76)이 형성된다. 또한, 제1 실시예와 같이, 패시베이션막(75, 76)을 형성하면, 패시베이션막(75, 76) 상에도 광 도전체(70)를 형성할 수 있으므로, 광 도전체(70)의 면적이 기존 보다 확대될 수 있다. 이에 의해, 데드 스페이스가 전체적으로 줄어들게 된다.
따라서, 제1 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판은 기존보다 광 도전체(70)의 면적이 더 넓게 형성될 수 있으므로, X-선 검출기의 필 팩터가 향상될 수 있다. 이에 의해, X-선 검출기의 감도(sensitivity)도 향상될 수 있다.
패시베이션막(75, 76)은 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기 절연 물질로 형성될 수 있다. 또한, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)등으로 구성된 유기 절연 물질로 형성될 수 도 있다.
한편, 패시베이션막(75, 76)에는 제1 전극(68)과 광 도전체(70)가 전기적으로 연결되도록 제1 콘택홀(도 10b의 74)이 형성되어 있다.
광 도전체(70)는 패시베이션막(76, 76)과 제1 전극(80) 상에 형성되어 있다. 광 도전체(70)는 n형 불순물이 도핑된 제1 실리콘층(71) 불순물이 도핑되지 않은 제2 실리콘층(72) 및 p형 불순물이 도핑된 제3 실리콘층(73)을 포함한다. 여기서, 제1 내지 제3 실리콘층(71, 72, 73)은 비정질 실리콘으로 형성될 수 있다.
제1 실리콘층(71)은 제2 실리콘층(72)에서 생성된 전자가 이동한다. 그리고 이를 제1 전극(68)으로 보낸다.
제2 실리콘층(72)은 광을 흡수하여 전자-정공쌍을 생성시키는 광 흡수층의 기능을 한다. 즉, 광을 전기 신호로 변환하는 층이 제2 실리콘층(72)이다. 한편, 제2 실리콘층(72)은 1㎛ 이상으로 형성된다. 이에 의해, 제1 실리콘층(71)과 맞닿는 제2 실리콘층(72)의 하면이 굴곡지더라도, 굴곡이 보통 100 내지 200㎚ 정도이므로, 제2 실리콘층(72)의 상면은 실질적으로 평탄할 것이다.
제3 실리콘층(73)은 제2 실리콘층(72)에서 생성된 정공이 이동한다. 또한, 전자가 광 도전체(70)로 유입되는 것을 방지한다. 즉, 누설전류에 의한 영향을 방지할 수 있다. 광 도전체(70)는 제1 전극(68)과 연결된다. 또한, 제1 전극(68)은 박막 트랜지스터의 드레인 전극(66)과 연결되므로, 광 도전체(70)에서 생성된 전기 신호가 제1 전극(68)을 통해 박막 트랜지스터로 전달 될 수 있다.
한편, 제2 실리콘층(72)의 하면이 전체적으로 제1 실리콘층(71)과 맞닿지 않는다고 하더라도, 제2 실리콘층(72)은 광을 흡수하여 전자-정공쌍을 형성할 수 있으므로, 제1 실리콘층의 경계부(도 3 및 4의 S1, S1' 참조)와 제2 실리콘층의 경계부(도 3 및 4의 S2, S2' 참조)가 서로 포개지지 않아도 X-선 검출기의 성능에 영향을 미치지 않는다. 따라서, 제1 실리콘층의 경계부(도 3 및 4의 S1, S1' 참조)가 제2 실리콘층의 경계부(도 3 및 4의 S2, S2' 참조) 내에 위치할 수 있다. 또한, 제2 실리콘층(72)의 경계부와 제3 실리콘층(73)의 경계부가 서로 포개진다면, 제1 실리콘층(71)의 경계부(도 3 및 4의 S1, S1' 참조)는 제2 실리콘층(72) 상에 형성된 제3 실리콘층(73)의 경계부 내에도 위치할 수 있다. 이때, 광 도전체(70)는 상술한 패시베이션막(75, 76)에 의해 박막 트랜지스터 상에 형성될 수 있다.
도 3 및 4를 참조하여, 제1 실시예에 따른 광 도전체(70)의 픽셀 내 위치를 설명한다. 상술한 바와 같이, 제1 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판은 패시베이션막(75, 76) 상에 광 도전체(70)가 형성될 수 있고 이에 의해, 픽셀 내의 데드 스페이스를 최소로 할 수 있다.
도 3에 도시된 바와 같이, 한 픽셀 내의 제1 폭은 기판(10) 상의 게이트선(62)이 연장된 방향으로 게이트선(22) 과 이에 인접한 타 게이트선(22) 사이이다. 따라서, 데드 스페이스를 최소로 하며, 기판(10) 상의 게이트선(62)이 연장된 방향으로 광 도전체(70)의 면적이 최대가 될 수 있는 경우는, 광 도전체(70)의 제1 경계부(b1, b1')가 게이트선 (22)의 일단 및 이와 인접한 타 게이트선 (22)의 일단 사이에 위치하여야 할 것이다. 또한, 광 도전체(70)의 제1 경계부(b1, b1')가 제1 전극(68)의 경계부 밖에 위치하여야 할 것이다. 이때, 제1 전극(68)의 경계부와 광 도전체(70)의 제1 경계부(b1, b1') 사이의 거리보다 게이트선(22)의 일단과 광 도전체(70)의 제1 경계부(b1. b1') 사이의 거리가 더 짧게 형성될 수 있다. 또한, 제1 경계부(b1, b1')는 게이트선(22)의 일단에 인접하도록 형성함으로써, 게이트선(22)의 폭(Wg)만이 데드 스페이스가 될 수 있다.
도 4에 도시된 바와 같이, 한 픽셀 내의 제2 폭은 기판(10) 상의 데이터선(62)이 연장된 방향으로 데이터선(62)과 이에 인접한 타 데이터선(62) 사이이다. 따라서, 데드 스페이스를 최소로 하며, 기판(10) 상의 데이터선(62)이 연장된 방향으로의 광 도전체(70)의 면적이 최대가 될 수 있는 경우는, 광 도전체(70)의 제2 경계부(b2, b2')가 데이터선(62) 의 일단 및 이와 인접한 타 데이터선(62) 의 일단 사이에 위치하여야 할 것이다. 또한, 광 도전체(70)의 제2 경계부(b2, b2')가 제1 전극(68)의 경계부 밖에 위치하여야 할 것이다. 이때, 제1 전극(68)의 경계부와 광 도전체(70)의 제2 경계부(b2, b2') 사이의 거리보다 데이터선(62) 의 일단과 광 도전체(70)의 제2 경계부(b2, b2') 사이의 거리가 더 짧게 형성될 수 있다. 또한, 제2 경계부(b2, b2')는 데이터선(62) 의 일단에 인접하도록 형성함으로써, 데이터선(62)의 폭(Wd)만이 데드 스페이스가 될 수 있다.
따라서, 본 발명의 제1 실시예에 따라 패시베이션막(75, 76)이 형성되면, X-선 검출기용 박막 트랜지스터 어레이 기판에 형성된 각 픽셀을 나누는 게이트 선(22)과 데이터선(62)의 폭(Wg, Wd) 만이 데드 스페이스로써 존재한다. 따라서, 광 도전체의 면적이 전체적으로 증가하여, X-선 검출기용 박막 트랜지스터 어레이 기판의 필 팩터가 증가하고, 이에 따라 픽셀의 DQE(detective, Quantum Efficiency)도 증가하여 X-선 검출기의 감도(sensitivity)가 증가한다. 즉, X-선 검출기의 전체적인 성능이 향상된다.
제2 전극(80)은 광 도전체(70) 상에 형성되어 있다. 제2 전극(80)은 광 도전체(70)에서 생성된 정공을 캐패시터(미도시)로 전도시킬 수 있다. 또한, 제2 전극(80)은 광 도전체(70)로 광이 입사될 수 있도록 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와 같은 투명 전도성 물질로 형성된다.
한편, 제1 전극(68), 광 도전체(70) 및 제2 전극(80)은 PIN 광 다이오드를 이룬다.
평탄화막(90)이 패시베이션막(75, 76)과 제2 전극(80) 상에 형성되어 있다. 평탄화막(90)은 4.0이하의 낮은 유전율을 갖는 유기 또는 무기 절연 물질로 이루어질 수 있다. 이때, 평탄화막(90)은 PIN 광 다이오드와 박막 트랜지스터에 의한 단차를 상쇄 시킬 수 있도록 1㎛ 이상의 두께로 형성하는 것이 좋다. 그렇지 않을 경우, 평탄화막(90) 상에 형성되는 다른 층들의 박막 특성이 좋지 않을 수 있다. 한편, 평탄화막(90)에는 제2 콘택홀(101)이 형성되어 있다.
바이어스 라인(104)이 평탄화막(90) 상에 형성되어 있다. 또한 바이어스 라인(104)은 제2 콘택홀(101)을 통해 제2 전극(80)과 전기적으로 연결된다. 바이어스 라인(104)은 데이터선(62)과 나란하게 기판(10) 상에 연장되도록 형성되어 있다. 바이어스 라인(104)은 광 도전체(70)에 생성되어 있는 전자나 전공을 제어할 수 있는 바이어스 전압을 제2 전극(80)에 인가한다. 참고로, 제2 전극에 인가되는 최적의 바이어스 전압은 5V정도 이다.
이하, 도 5 및 도 6을 참조하여, 본 발명의 제1 변형 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판을 설명한다. 도 5는 본 발명의 제1 변형 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판의 레이-아웃도이고, 도 6은 도 5의 X-선 검출기용 박막 트랜지스터 어레이 기판을 D-D'방향으로 자른 단면도이다.
설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 본 실시예의 X-선 검출기용 박막 트랜지스터 어레이 기판, 도 5 및 6에 나타낸 바와 같이, 제1 실시예의 X-선 검출기용 박막 트랜지스터 어레이 기판과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다. 즉, 도 5 및 6에 도시된 바와 같이, 광도전체(70)가 박막 트랜지스터 상까지 형성되어 있다. 이는 상술한 바와 같이 패시베이션막(75, 76)을 박막 트랜지스터 상까지 형성함으로써 가능하다. 이에 의해, 픽셀 내의 데드 스페이스가 현저히 감소될 수 있다.
이하, 도 7a 내지 12b를 참조하여, 본 발명의 제2 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판의 제조 방법을 설명한다.
도 7a, 8a, 9a, 11a 및 12a는 본 발명의 제2 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판을 제조하는 중간 과정에서의 X-선 검출기용 박막 트 랜지스터 어레이 기판의 레이-아웃도이다. 도 7b, 8b, 9b, 10a, 10b, 11b 및 12b는 각각 7a, 8a, 9a, 11a 및 12a를 A-A'방향으로 자른 단면도이다.
먼저, 도 7a 및 도 7b에 도시한 바와 같이, 기판(10) 상에 저저항을 가지는 알루미늄 네오디뮴(Al-Nd) 합금 타겟(target)을 장착한 스퍼터링 챔버(sputtering chamber)에서 아르곤 기체를 주입하면서 스퍼터링을 실시한다. 이에 의해, 250nm정도의 두께로 알루미늄 네오디뮴 합금의 게이트 라인용 도전막이 적층된다. 이후 도전막을 패터닝하여 기판(10) 상에 소정의방향으로 연장되도록 게이트 라인(22, 24)을 형성한다. 이때, 게이트 라인(22, 24)은 게이트선(22) 및 게이트 전극(24)을 포함한다.
다음, 도 8a 및 도 8b에 도시한 바와 같이, 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 실리콘층(50)의 삼층막을 연속하여 적층한다. 이후 마스크를 이용한 패터닝 공정으로 반도체층(40)과 도핑된 비정질 실리콘층(50)을 패터닝한다. 이에 의해, 게이트 전극(24)과 마주하는 게이트 절연막(30) 상부에 반도체층(40)과 도핑된 비정질 실리콘층(50)을 형성한다.
다음, 도 9a 및 도 9b에 도시한 바와 같이, 몰리브덴 또는 몰리브덴 텅스텐 합금 또는 크롬 또는 저저항을 가지는 알루미늄 네오디뮴 합금으로 이루어진 데이터 배선용 도전막을 250nm 정도의 두께로 차례로 적층한다. 이후, 마스크를 이용한 사진 공정으로 패터닝하여 게이트 라인(22, 24)과 교차하는 방향으로 연장되도록 기판(10) 상에 데이터선(62)을 형성한다.
이때, 데이터 라인(62, 65, 66)은, 데이터선(62), 데이터선 (62)과 연결되 고, 게이트 전극(24)의 상부까지 연장되어 있는 소오스 전극(65) 및 소오스 전극(65)과 분리되어 있으며 게이트 전극(24)을 중심으로 소오스 전극(66)과 마주하는 드레인 전극(66)을 포함하도록 형성된다. 한편, 드레인 전극(66)과 연결되는 PIN 광 다이오드의 제1 전극(68)을 드레인 전극(66)과 동시에 형성할 수 있다. 이에 의해, 드레인 전극(66)과 제1 전극(68)은 일체형으로 형성될 수 있다.
이어, 소오스 전극 및 드레인 전극 (65, 66)으로 가려지지 않는 도핑된 비정질 실리콘층(50)을 식각하여 게이트 전극(24)을 중심으로 양쪽으로 분리시킨다. 이에 의해, 저항성 접촉층(55, 56)이 형성된다. 저항성 접촉층(55, 56) 사이의 반도체층 (40)이 노출된다. 이에 의해, 게이트 전극(24), 소오스 전극(65) 및 드레인 전극(65)을 포함하는 박막 트랜지스터가 형성된다.
다음, 도 10a에 도시된 바와 같이, 게이트선 (22), 데이터선 (62), 소오스 전극(65), 드레인 전극(66) 및 제1 전극(68) 상에 패시베이션막(77)을 형성한다. 이후, 도10b에 도시된 바와 같이, 제1 전극(68)이 노출되도록 패시베이션막(77)에 제1 콘택홀(74)을 형성한다.
도 11a 및 도 11b에서 보는 바와 같이, 패시베이션막(75, 76) 및 패시베이션막(75, 76)의 제1 콘택홀(74)에 의해 노출된 제1 전극(68) 상에 광 도전체(70)를 형성한다. 이에 의해, 제1 전극(68)과 광 도전체(70)가 연결된다.
광 도전체(70)는 n형 불순물이 도핑된 제1 실리콘층(71), 불순물이 도핑되지 않은 제2 실리콘층(72) 및 p형 불순물이 도핑된 제3 실리콘층(73)을 순차적으로 적층하여 형성한다. 이때, 상술한 바와 같이, 제1 실리콘층(71)의 경계부는 제2 실리 콘층(72)의 경계부 또는 제3 실리콘층(73)의 경계부 내에 위치하도록 형성될 수 있다.
한편, 상술한 바와 같이, 광 도전체(70)의 제1 경계부(도 3의 b1, b1' 참조)는 게이트선(22)의 일단 및 이와 인접한 타 게이트선의 일단(22) 사이에 위치하도록 형성할 수 있다. 이때, 광 도전체(70)의 제1 경계부(도 3의 b1, b1' 참조)는 제1 전극(68)의 경계부 밖에 위치하도록 형성될 수 있다.
또한, 광 도전체(70)의 제2 경계부(도 4의 b2, b2' 참조)는 데이터선(62)의 일단 및 이와 인접한 타 데이터선(62)의 일단 사이에 위치하도록 형성할 수 있다. 이때, 광 도전체(70)의 제2 경계부(도 4의 b2, b2' 참조)는 제1 전극(68)의 경계부 밖에 위치하도록 형성될 수 있다. 이어, 도 11a 및 도 11b에서 보는 바와 같이, IZO 또는 ITO 등과 같은 도전 물질을 적층하고 마스크를 이용한 패터닝을 실시하여 PIN 광 다이오드의 제2 전극(80)을 형성한다. 이에 의해, 제1 전극(68), 광 도전체(70) 및 제2 전극(80)을 포함하는 PIN 광 다이오드가 형성된다.
다음으로, 도 12a 및 도 12b에 도시한 바와 같이, 트리 메틸 실란(tri-methyl silane)을 이용한 화학 기상 증착 방법을 이용하여 평탄화막(90) 을 형성한다. 이후 마스크를 이용한 사진 식각 공정으로 제2 전극(80) 및 소오스 전극(65)을 각각 노출시키는 제2 콘택홀(101)을 형성한다.
이어, 도 1 및 도 2에 도시된 바와 같이, 평탄화막(90) 상에 배선용 도전 물질을 적층하고 패터닝하여 제2 콘택홀(101)을 통하여 제2 전극(80)과 연결되며, 데이터선(62)과 나란하게 연장되도록 바이어스 라인(104)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제1 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판의 레이-아웃도이다.
도 2는 도 1의 X-선 검출기용 박막 트랜지스터 어레이 기판을 A-A'방향으로 자른 단면도이다.
도 3은 도 1의 X-선 검출기용 박막 트랜지스터 어레이 기판을 B-B'방향으로 자른 단면도이다.
도 4는 도 1의 X-선 검출기용 박막 트랜지스터 어레이 기판을 C-C'방향으로 자른 단면도이다.
도 5는 본 발명의 제1 변형 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판의 레이-아웃도이다.
도 6은 도 5의 X-선 검출기용 박막 트랜지스터 어레이 기판을 D-D'방향으로 자른 단면도이다.
도 7a는 본 발명의 제2 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판을 제조하는 중간 과정에서의 X-선 검출기용 박막 트랜지스터 어레이 기판의 레이-아웃도이다.
도 7b는 도 7a에 표시된 A-A'방향으로 자른 단면도이다.
도 8a는 본 발명의 제2 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판을 제조하는 중간 과정에서의 X-선 검출기용 박막 트랜지스터 어레이 기판의 레이-아웃도이다.
도 8b는 도 8a에 표시된 A-A'방향으로 자른 단면도이다.
도 9a는 본 발명의 제2 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판을 제조하는 중간 과정에서의 X-선 검출기용 박막 트랜지스터 어레이 기판의 레이-아웃도이다.
도 9b는 도 9a에 표시된 A-A'방향으로 자른 단면도이다.
도 10a 및 10b는 도 9a에 표시된 A-A'방향으로 자른 단면도이다.
도 11a는 본 발명의 제2 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판을 제조하는 중간 과정에서의 X-선 검출기용 박막 트랜지스터 어레이 기판의 레이-아웃도이다.
도 11b는 도 11a에 표시된 A-A'방향으로 자른 단면도이다.
도 12a는 본 발명의 제2 실시예에 따른 X-선 검출기용 박막 트랜지스터 어레이 기판을 제조하는 중간 과정에서의 X-선 검출기용 박막 트랜지스터 어레이 기판의 레이-아웃도이다.
도 12b는 도 12a에 표시된 A-A'방향으로 자른 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 기판 22, 24: 게이트 라인
30: 게이트 절연막 40: 반도체층
55, 56: 저항성 접촉층 62, 65, 66: 데이터 라인
68: 제1 전극 70: 광 도전체
80: 제2 전극 90: 평탄화막
Claims (24)
- 기판;상기 기판 상에 형성된 게이트선;상기 기판 상에 상기 게이트선과 교차하도록 형성된 데이터선;게이트 전극, 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;상기 드레인 전극과 연결된 제1 전극;상기 게이트선, 상기 데이터선, 상기 박막 트랜지스터 및 상기 제1 전극 상에 형성된 패시베이션막;상기 패시베이션막 상에 형성되고, 상기 제1 전극과 연결된 광 도전체; 및상기 광 도전체 상에 형성된 제2 전극을 포함하는 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 패시베이션막과 상기 제2 전극 상에 형성된 평탄화막을 더 포함하는 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 2 항에 있어서,상기 평탄화막 상에 형성되고, 상기 제2 전극과 연결된 바이어스 라인을 더 포함하는 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 광 도전체는 n형 불순물이 도핑된 제1 실리콘층, 불순물이 도핑되지 않은 제2 실리콘층 및 p형 불순물이 도핑된 제3 실리콘층이 순차적으로 형성된 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 4 항에 있어서,상기 제1 실리콘층의 경계부는 제2 실리콘층의 경계부 내에 위치하는 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 4 항에 있어서,상기 제1 실리콘층의 경계부는 제2 실리콘층과 제3 실리콘층의 경계부 내에 위치하는 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 광 도전체가 박막 트랜지스터 상까지 형성되어 있는 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 5 항에 있어서,상기 광 도전체가 박막 트랜지스터 상까지 형성되어 있는 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 광 도전체의 제1 경계부는 상기 게이트선의 일단 및 이와 인접한 타 게이트선의 일단 사이에 위치하되, 상기 광 도전체의 상기 제1 경계부는 상기 제1 전극의 경계부 밖에 위치하는 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 9 항에 있어서,상기 제1 전극의 경계부와 상기 광 도전체의 상기 제1 경계부 사이의 거리보다 상기 게이트선의 일단과 상기 광 도전체의 상기 제1 경계부 사이의 거리가 더 짧은 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 9 항에 있어서,상기 광 도전체는 n형 불순물이 도핑된 제1 실리콘층, 불순물이 도핑되지 않은 제2 실리콘층 및 p형 불순물이 도핑된 제3 실리콘층이 순차적으로 형성되고,상기 제1 실리콘층의 경계부는 제2 실리콘층의 경계부 내에 위치하는 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 9 항에 있어서,상기 광 도전체가 박막 트랜지스터 상까지 형성되어 있는 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 광 도전체의 제2 경계부는 상기 데이터선의 일단 및 이와 인접한 타 데이터선의 일단 사이에 위치하되, 상기 광 도전체의 상기 제2 경계부는 상기 제1 전극의 경계부 밖에 위치하는 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 13 항에 있어서,상기 제1 전극의 경계부와 상기 광 도전체의 상기 제2 경계부 사이의 거리보다 데이터선의 일단과 상기 광 도전체의 상기 제2 경계부 사이의 거리가 더 짧은 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 13 항에 있어서,상기 광 도전체는 n형 불순물이 도핑된 제1 실리콘층, 불순물이 도핑되지 않은 제2 실리콘층 및 p형 불순물이 도핑된 제3 실리콘층이 순차적으로 형성되고,상기 제1 실리콘층의 경계부는 제2 실리콘층의 경계부 내에 위치하는 X선 검출기용 박막 트랜지스터 어레이 기판.
- 제 13 항에 있어서,상기 광 도전체가 박막 트랜지스터 상까지 형성되어 있는 X선 검출기용 박막 트랜지스터 어레이 기판.
- 기판을 제공하는 단계;상기 기판 상에 게이트선 및 게이트 전극을 형성하는 단계;상기 기판 상에 상기 게이트선과 교차하는 데이터선, 소오스 전극 및 드레인 전극을 형성하는 단계;상기 기판 상에 상기 드레인 전극과 연결되도록 제1 전극을 형성하는 단계;상기 게이트선, 상기 데이터선, 상기 소오스 전극, 상기 드레인 전극 및 상기 제1 전극 상에 패시베이션막을 형성하는 단계;상기 패시베이션막에 제1 콘택홀을 형성하는 단계;상기 패시베이션막 및 상기 패시베이션막의 상기 제1 콘택홀에 의해 노출된 상기 제1 전극 상에 광 도전체를 형성하는 단계; 및상기 광 도전체 상에 제2 전극을 형성하는 단계를 포함하는 X선 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 17 항에 있어서,상기 제1 전극은 상기 드레인 전극과 동시에 형성되는 X선 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 17 항에 있어서,상기 패시베이션막과 상기 제2 전극 상에 평탄화막을 형성하는 단계를 더 포함하는 X선 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 19 항에 있어서,상기 평탄화막에 제2 콘택홀을 형성하는 단계와, 상기 평탄화막 상에 상기 제2 콘택홀을 통해 상기 제2 전극과 연결되는 바이어스 라인을 형성하는 단계를 더 포함하는 X선 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 17 항에 있어서,상기 광 도전체를 형성하는 단계는 n형 불순물이 도핑된 제1 실리콘층, 불순물이 도핑되지 않은 제2 실리콘층 및 p형 불순물이 도핑된 제3 실리콘층이 순차적으로 적층되는 단계를 포함하는 X선 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 21 항에 있어서,상기 제1 실리콘층의 경계부는 제2 실리콘층의 경계부 내에 위치하도록 형성되는 X선 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 17 항에 있어서,상기 광 도전체의 제1 경계부는 상기 게이트선의 일단 및 이와 인접한 타 게 이트선의 일단 사이에 위치하되, 상기 광 도전체의 상기 제1 경계부는 상기 제1 전극의 경계부 밖에 위치하도록 형성되는 X선 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 17 항에 있어서,상기 광 도전체의 제2 경계부는 상기 데이터선의 일단 및 이와 인접한 타 데이터선의 일단 사이에 위치하되, 상기 광 도전체의 상기 제2 경계부는 상기 제1 전극의 경계부 밖에 위치하도록 형성되는 X선 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
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