KR20120095543A - 엑스레이 디텍터 패널 및 이의 제조방법 - Google Patents
엑스레이 디텍터 패널 및 이의 제조방법 Download PDFInfo
- Publication number
- KR20120095543A KR20120095543A KR1020110014919A KR20110014919A KR20120095543A KR 20120095543 A KR20120095543 A KR 20120095543A KR 1020110014919 A KR1020110014919 A KR 1020110014919A KR 20110014919 A KR20110014919 A KR 20110014919A KR 20120095543 A KR20120095543 A KR 20120095543A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- electrode
- contact hole
- gate
- source
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title abstract description 26
- 239000010409 thin film Substances 0.000 claims abstract description 15
- 230000003287 optical effect Effects 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 276
- 238000002161 passivation Methods 0.000 claims description 65
- 229910052751 metal Inorganic materials 0.000 claims description 44
- 239000002184 metal Substances 0.000 claims description 44
- 239000004065 semiconductor Substances 0.000 claims description 40
- 239000011241 protective layer Substances 0.000 claims description 37
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 24
- 238000000059 patterning Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 7
- 238000009751 slip forming Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 239000007769 metal material Substances 0.000 claims description 4
- 238000009616 inductively coupled plasma Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 abstract 1
- 239000011651 chromium Substances 0.000 description 14
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 229910052804 chromium Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910004205 SiNX Inorganic materials 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- CXOWYMLTGOFURZ-UHFFFAOYSA-N azanylidynechromium Chemical compound [Cr]#N CXOWYMLTGOFURZ-UHFFFAOYSA-N 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 1
- 239000012636 effector Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002558 medical inspection Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01T—MEASUREMENT OF NUCLEAR OR X-RADIATION
- G01T1/00—Measuring X-radiation, gamma radiation, corpuscular radiation, or cosmic radiation
- G01T1/16—Measuring radiation intensity
- G01T1/24—Measuring radiation intensity with semiconductor detectors
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03B—APPARATUS OR ARRANGEMENTS FOR TAKING PHOTOGRAPHS OR FOR PROJECTING OR VIEWING THEM; APPARATUS OR ARRANGEMENTS EMPLOYING ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ACCESSORIES THEREFOR
- G03B42/00—Obtaining records using waves other than optical waves; Visualisation of such records by using optical means
- G03B42/02—Obtaining records using waves other than optical waves; Visualisation of such records by using optical means using X-rays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
- H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/115—Devices sensitive to very short wavelength, e.g. X-rays, gamma-rays or corpuscular radiation
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Health & Medical Sciences (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Toxicology (AREA)
- Life Sciences & Earth Sciences (AREA)
- High Energy & Nuclear Physics (AREA)
- Molecular Biology (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
필텍터(fill factor)를 향상시킬 수 있는 엑스레이 디텍터 패널은 베이스 기판, 베이스 기판 상에 형성된 게이트 배선, 게이트 배선을 덮는 게이트 절연층, 게이트 배선과 연결된 박막 트랜지스터, 박막 트랜지스터를 덮는 제1 보호층, 제1 보호층에 형성되고 하부 전극, PIN 다이오드 및 상부전극을 갖는 광센서부, 광센서부를 덮는 제2 보호층, 제2 보호층에 형성된 데이터 배선 그리고 데이터 배선과 이격되어 배치된 바이어스 배선을 포함한다. 이때, 광센서부는 게이트 배선 및 데이터 배선에 의해 형성된 단위영역 내에 형성되고, 하부 전극, PIN 다이오드 및 상부 전극은 서로 동일한 형상으로 적층되어 형성된다. 이와 같이, PIN 다이오드 및 상부 전극은 서로 동일한 형상으로 적층되어 형성됨에 따라, 광센서부가 단위영역 내에서 최대로 확장되어 필펙터가 보다 향상될 수 있다.
Description
본 발명은 엑스레이 디텍터 패널 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 엑스레이를 검출하여 물체의 내부를 촬영할 수 있는 엑스레이 디텍터 패널 및 이의 제조방법에 관한 것이다.
일반적으로, 엑스레이(X-Ray)는 단파장을 갖고 있어 물체를 쉽게 투과할 수 있다. 이러한 엑스레이는 상기 물체 내부의 밀한 정도에 따라 투과되는 양이 결정된다. 즉, 상기 물체의 내부상태는 상기 물체를 투과한 상기 엑스레이의 투과량을 통해 간접적으로 관측될 수 있다.
엑스레이 디텍터 패널은 상기 물체를 투과한 상기 엑스레이의 투과량을 검출하는 장치이다. 상기 엑스레이 디텍터 패널은 상기 엑스레이의 투과량을 검출하여, 상기 물체의 내부상태를 표시장치를 통해 외부로 표시할 수 있다. 상기 엑스레이 디텍터는 일반적으로, 의료용 검사장치, 비파괴 검사장치 등으로 사용될 수 있다.
상기 엑스레이 디텍터 패널은 일반적으로, 외부로부터 인가되는 엑스레이의 강도를 직접 또는 간접적으로 센싱하는 PIN 다이오드, 상기 PIN 다이오드의 P측 전극과 전기적으로 연결된 박막 트랜지스터, 상기 박막 트랜지스터와 전기적으로 연결된 게이트 배선과 데이터 배선, 및 상기 PIN 다이오드의 N측 전극으로 바이어스 전압을 인가하는 바이어스 배선을 포함한다.
그러나, 상기 PIN 다이오드가 평면적으로 상기 데이터 배선 및 상기 게이트 배선으로부터 이격되어 상기 박막 트랜지스터와 중첩되지 않도록 형성되고, 상기 바이어스 배선이 상기 PIN 다이오드의 상부에 형성되어 상기 PIN 다이오드의 일부를 커버함에 따라, 엑스레이를 센싱할 수 있는 상기 PIN 다이오드의 면적이 감소된다. 즉, 단위픽셀의 영역에서 엑스레이를 센싱할 수 있는 영역의 비율인 필 펙터(fill factor)가 저하되는 문제점이 있다.
따라서, 본 발명은 이러한 문제점을 해결하기 위한 것으로, 본 발명의 해결하고자 하는 과제는 엑스레이를 센싱할 수 있는 영역을 증가시켜 필 펙터를 향상시킬 수 있는 엑스레이 디텍터 패널을 제공하는 것이다.
본 발명의 일 실시예에 의한 엑스레이 디텍터 패널은 베이스 기판, 게이트 배선, 게이트 절연층, 박막 트랜지스터, 제1 보호층, 광센서부, 제2 보호층, 데이터 배선 및 바이어스 배선을 포함한다.
상기 게이트 배선은 상기 베이스 기판 상에 제1 방향으로 형성되고, 상기 게이트 절연층은 상기 게이트 배선을 덮도록 상기 베이스 기판 상에 형성된다. 상기 박막 트랜지스터는 상기 게이트 배선으로부터 분기된 게이트 전극, 상기 게이트 전극과 중첩되도록 상기 게이트 절연층 상에 형성된 액티브 패턴, 상기 액티브 패턴 상에 형성되고 일측으로 연장되어 상기 게이트 절연층 상에 형성된 소스 전극, 및 상기 소스 전극과 이격되도록 상기 액티브 패턴 상에 형성되고 타측으로 연장되어 상기 게이트 절연층 상에 형성된 드레인 전극을 포함한다. 상기 제1 보호층은 상기 박막 트랜지스터를 덮도록 상기 게이트 절연층 상에 형성되고, 상기 드레인 전극의 일부를 노출시키는 드레인 콘택홀 및 상기 소스 전극의 일부를 노출시키는 소스 콘택홀을 갖는다. 상기 광센서부는 상기 제1 보호층 상에 형성되어 상기 드레인 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결된 하부 전극, 상기 하부 전극 상에 형성된 PIN 다이오드, 및 상기 PIN 다이오드 상에 형성되고 투명한 도전성 물질로 이루어진 상부 전극을 포함한다. 상기 제2 보호층은 상기 광센서부를 덮도록 상기 제1 보호층 상에 형성되고, 상기 상부 전극의 일부를 노출시키는 바이어스 콘택홀 및 상기 소스 콘택홀을 노출시키는 데이터 콘택홀을 갖는다. 상기 데이터 배선은 상기 제2 보호층 상에 상기 제1 방향과 교차하는 제2 방향으로 형성되어, 상기 데이터 콘택홀 및 상기 소스 콘택홀을 통해 상기 소스 전극과 전기적으로 연결된다. 상기 바이어스 배선은 상기 제2 보호층 상에 상기 데이터 배선과 이격되어 상기 제2 방향으로 형성되고, 상기 바이어스 콘택홀을 통해 상기 상부 전극과 전기적으로 연결된다. 이때, 상기 광센서부는 상기 게이트 배선 및 상기 데이터 배선에 의해 형성된 단위영역 내에 형성되고, 상기 하부 전극, 상기 PIN 다이오드 및 상기 상부 전극은 서로 동일한 형상으로 적층되어 형성된다.
상기 엑스레이 디텍터 패널은 상기 데이터 배선 및 상기 바이어스 배선을 덮도록 상기 제2 보호층 상에 형성된 제3 보호층을 더 포함할 수 있다.
상기 제1, 제2 및 제3 보호층들은 모두 무기 절연층일 수 있다.
상기 데이터 배선은 상기 제2 방향으로 형성된 데이터 주배선, 및 상기 데이터 주배선으로부터 분기된 데이터 연결부를 포함할 수 있다. 상기 데이터 연결부는 상기 소스 전극의 일부와 중첩되고, 상기 소스 콘택홀 및 상기 데이터 콘택홀을 통해 상기 소스 전극과 전기적으로 연결된다.
본 발명의 일 실시예에 의한 엑스레이 디텍터 패널의 제조방법으로, 우선 베이스 기판 상에 제1 방향으로 연장된 게이트 배선 및 상기 게이트 배선으로부터 분기된 게이트 전극을 형성하고, 상기 게이트 배선 및 상기 게이트 전극을 덮도록 상기 베이스 기판 상에 게이트 절연층을 형성한다. 이어서, 상기 게이트 전극과 중첩되도록 상기 게이트 절연층 상에 액티브 패턴을 형성하고, 상기 게이트 절연층 상에, 상기 액티브 패턴 상에 형성되고 일측으로 연장된 소스 전극과, 상기 소스 전극과 이격되도록 상기 액티브 패턴 상에 형성되고 타측으로 연장된 드레인 전극을 형성한다. 이어서, 상기 게이트 절연층 상에, 상기 소스 전극, 상기 드레인 전극 및 상기 액티프 패턴을 덮고, 상기 드레인 전극의 일부를 노출시키는 드레인 콘택홀 및 상기 소스 전극의 일부를 노출시키는 소스 콘택홀을 갖는 제1 보호층을 형성하고, 상기 제1 보호층 상에 하부 금속층, 상기 하부 금속층 상에 PIN 반도체층 및 상기 PIN 반도체층 상에 투명한 금속물질로 이루어진 상부 도전층을 형성한다. 이후, 상기 상부 도전층, 상기 PIN 반도체층 및 상기 하부 금속층을 하나의 마스크를 통해 한 번에 패터닝하여, 상부 전극, PIN 다이오드 및 하부 전극을 형성하고, 상기 제1 보호층 상에, 상기 상부 전극을 덮고, 상기 상부 전극의 일부를 노출시키는 바이어스 콘택홀 및 상기 소스 콘택홀을 노출시키는 데이터 콘택홀을 갖는 제2 보호층을 형성한다. 이어서, 상기 제2 보호층 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 데이터 콘택홀 및 상기 소스 콘택홀을 통해 상기 소스 전극과 전기적으로 연결된 데이터 배선과, 상기 데이터 배선과 이격되어 상기 제2 방향으로 연장되고 상기 바이어스 콘택홀을 통해 상기 상부 전극과 전기적으로 연결된 바이어스 배선을 형성한다.
상기 상부 전극, 상기 PIN 다이오드 및 상기 하부 전극을 형성하는 단계는 상기 상부 도전층 상에 포토레지스트층을 형성하는 단계, 상기 마스크를 통해 상기 포토레지스트층을 패터닝하여 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이용하여 상기 상부 도전층, 상기 PIN 반도체층 및 상기 하부 금속층을 한 번에 패터닝하여, 상기 상부 전극, 상기 PIN 다이오드 및 상기 하부 전극을 형성하는 단계, 및 상기 포토레지스트 패턴을 제거하는 단계를 포함할 수 있다.
상기 포토레지스트 패턴을 이용하여 상기 상부 도전층, 상기 PIN 반도체층 및 상기 하부 금속층을 한 번에 패터닝하는 단계는 유도결합 플라즈마(ICP, Inductively Coupled Plasma)를 인가하여 상기 상부 도전층, 상기 PIN 반도체층 및 상기 하부 금속층의 일부를 동시에 식각하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 의한 엑스레이 디텍터 패널의 제조방법으로, 우선 베이스 기판 상에 제1 방향으로 연장된 게이트 배선 및 상기 게이트 배선으로부터 분기된 게이트 전극을 형성하고, 상기 게이트 배선 및 상기 게이트 전극을 덮도록 상기 베이스 기판 상에 게이트 절연층을 형성한다. 이후, 상기 게이트 전극과 중첩되도록 상기 게이트 절연층 상에 액티브 패턴을 형성하고, 상기 게이트 절연층 상에, 상기 액티브 패턴 상에 형성되고 일측으로 연장된 소스 전극과, 상기 소스 전극과 이격되도록 상기 액티브 패턴 상에 형성되고 타측으로 연장된 드레인 전극을 형성한다. 이어서, 상기 게이트 절연층 상에, 상기 소스 전극, 상기 드레인 전극 및 상기 액티프 패턴을 덮고, 상기 드레인 전극의 일부를 노출시키는 드레인 콘택홀을 갖는 제1 보호층을 형성하고, 상기 제1 보호층 상에 하부 금속층, 상기 하부 금속층 상에 PIN 반도체층 및 상기 PIN 반도체층 상에 투명한 금속물질로 이루어진 상부 도전층을 형성한다. 이후, 상기 상부 도전층, 상기 PIN 반도체층 및 상기 하부 금속층을 하나의 마스크를 통해 한 번에 패터닝하여, 상부 전극, PIN 다이오드 및 하부 전극을 형성하고, 상기 상부 전극을 덮도록 상기 제1 보호층 상에 제2 보호층을 형성한다. 이어서, 상기 제2 보호층의 일부를 식각하여, 상기 제2 보호층에 상기 상부 전극의 일부를 노출시키는 바이어스 콘택홀 및 상기 소스 전극과 대응되는 데이터 콘택홀을 형성하고, 상기 데이터 콘택홀에 의해 노출된 상기 제1 보호층의 일부를 식각하여, 상기 제1 보호층에 상기 소스 전극의 일부를 노출시키는 소스 콘택홀을 형성한다. 이후, 상기 제2 보호층 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 데이터 콘택홀 및 상기 소스 콘택홀을 통해 상기 소스 전극과 전기적으로 연결된 데이터 배선과, 상기 데이터 배선과 이격되어 상기 제2 방향으로 연장되고 상기 바이어스 콘택홀을 통해 상기 상부 전극과 전기적으로 연결된 바이어스 배선을 형성한다. 여기서, 상기 데이터 콘택홀 및 상기 소스 콘택홀은 하나의 공정에 의해 연속적으로 형성될 수 있다.
이와 같이 엑스레이 디텍터 패널 및 이의 제조방법에 따르면, 상부 도전층, PIN 반도체층 및 하부 금속층을 하나의 마스크를 통해 한 번에 패터닝함으로써, 하부 전극, PIN 다이오드 및 상부 전극은 서로 동일한 형상으로 적층되어 형성될 수 있고, 그 결과 광센서부가 단위영역 내에서 최대로 확장되어 필펙터가 보다 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 엑스레이 디텍터 패널을 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 3은 도 2의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 4는 도 1의 엑스레이 디텍터 패널의 제조과정 중 제1 보호막까지의 제조공정을 설명하기 위한 단면도이다.
도 5는 도 4의 제조공정 이후에 하부 금속층을 형성하는 단계를 설명하기 위한 단면도이다.
도 6은 도 5의 제조공정 이후에 PIN 반도체층 및 상부 도전층을 형성하는 단계를 설명하기 위한 단면도이다.
도 7은 도 6의 제조공정 이후에 포토레지스트 패턴을 형성하는 단계를 설명하기 위한 단면도이다.
도 8은 도 7의 제조공정 이후에 상부 도전층, PIN 반도체층 및 하부 금속층을 한 번에 패터닝하는 단계를 설명하기 위한 단면도이다.
도 9는 도 8의 제조공정 이후에 제2 보호층을 형성하는 단계를 설명하기 위한 단면도이다.
도 10은 도 9의 제조공정 이후에 데이터 배선 및 바이어스 배선을 형성하는 단계를 설명하기 위한 단면도이다.
도 11 및 도 12는 도 2에서 도시된 제1 보호층의 소스 콘택홀 및 제2 보호층의 데이터 콘택홀이 연속해서 형성되는 단계를 설명하기 위한 단면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 3은 도 2의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 4는 도 1의 엑스레이 디텍터 패널의 제조과정 중 제1 보호막까지의 제조공정을 설명하기 위한 단면도이다.
도 5는 도 4의 제조공정 이후에 하부 금속층을 형성하는 단계를 설명하기 위한 단면도이다.
도 6은 도 5의 제조공정 이후에 PIN 반도체층 및 상부 도전층을 형성하는 단계를 설명하기 위한 단면도이다.
도 7은 도 6의 제조공정 이후에 포토레지스트 패턴을 형성하는 단계를 설명하기 위한 단면도이다.
도 8은 도 7의 제조공정 이후에 상부 도전층, PIN 반도체층 및 하부 금속층을 한 번에 패터닝하는 단계를 설명하기 위한 단면도이다.
도 9는 도 8의 제조공정 이후에 제2 보호층을 형성하는 단계를 설명하기 위한 단면도이다.
도 10은 도 9의 제조공정 이후에 데이터 배선 및 바이어스 배선을 형성하는 단계를 설명하기 위한 단면도이다.
도 11 및 도 12는 도 2에서 도시된 제1 보호층의 소스 콘택홀 및 제2 보호층의 데이터 콘택홀이 연속해서 형성되는 단계를 설명하기 위한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 엑스레이 디텍터 패널을 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이며, 도 3은 도 2의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 1, 도 2 및 도 3을 참조하면, 본 실시예에 의한 엑스레이 디텍터 패널은 베이스 기판(100), 게이트 배선(GL), 게이트 절연층(110), 박막 트랜지스터(TFT), 제1 보호층(120), 광센서부, 제2 보호층(160), 데이터 배선(DL), 바이어스 배선(BL), 제3 보호층(180) 및 유기 절연층(190)을 포함한다. 여기서, 상기 광센서부는 하부 전극(LP), PIN 다이오드(DI) 및 상부 전극(HP)을 포함한다.
상기 베이스 기판(100)은 플레이트 형상을 갖고, 투명한 물질, 예를 들어 유리, 석영, 합성수지 등으로 이루어질 수 있다. 상기 게이트 배선(GL)은 상기 베이스 기판(100) 상에 제1 방향(D1)으로 형성된다. 상기 게이트 절연층(110)은 상기 게이트 배선(GL)을 덮도록 상기 베이스 기판(100) 상에 형성된다.
상기 박막 트랜지스터(TFT)는 게이트 전극(10), 액티브 패턴(20), 소스 전극(30) 및 드레인 전극(40)을 포함한다. 상기 게이트 전극(10)은 상기 베이스 기판(100) 상에 형성되어 상기 게이트 절연층(110)에 의해 덮여지고, 상기 게이트 배선(GL)으로부터 분기되어 형성된다. 상기 액티브 패턴(20)은 상기 게이트 전극(10)과 중첩되도록 상기 게이트 절연층(110) 상에 형성되고, 채널이 형성될 수 있는 채널 패턴 및 상기 채널 패턴 상에 형성된 오믹콘택 패턴을 포함한다. 예를 들어, 상기 채널 패턴은 약 2200Å의 두께의 아몰퍼스 실리콘 패턴이고, 상기 오믹콘택 패턴은 약 500Å의 두께의 이온도핑 아몰퍼스 실리콘 패턴이다. 상기 소스 전극(30)은 상기 액티브 패턴(20) 상에 형성되고 일측으로 연장되어 상기 게이트 절연층(110) 상에 형성된다. 상기 드레인 전극(40)은 상기 소스 전극(30)과 이격되도록 상기 액티브 패턴(20) 상에 형성되고 타측으로 연장되어 상기 게이트 절연층(110) 상에 형성된다. 한편, 상기 오믹콘택 패턴은 상기 채널 패턴 및 상기 소스 전극(30) 사이와, 상기 채널 패턴 및 상기 드레인 전극(40) 사이에 각각 형성되어 있다.
상기 제1 보호층(120)은 상기 박막 트랜지스터(TFT)를 덮도록 상기 게이트 절연층(110) 상에 형성되고, 상기 제1 보호층(120)에는 상기 드레인 전극(40)의 일부를 노출시키는 드레인 콘택홀(122) 및 상기 소스 전극(30)의 일부를 노출시키는 소스 콘택홀(124)이 형성되어 있다. 상기 제1 보호층(120)은 무기 절연층일 수 있고, 예를 들어 약 1000Å 두께의 질화 실리콘(SiNx)층일 수 있다.
상기 하부 전극(LP)은 상기 제1 보호층(120) 상에 형성되어 상기 드레인 콘택홀(122)을 통해 상기 드레인 전극(40)과 전기적으로 연결된다. 상기 PIN 다이오드(DI)는 상기 하부 전극(LP) 상에 형성된 P형 반도체부, 상기 P형 반도체부 상에 형성된 I형 반도체부 및 상기 I형 반도체부 상에 형성된 N형 반도체부를 포함한다. 상기 상부 전극(HP)은 상기 PIN 다이오드(DI) 상에 형성되고 투명한 도전성 물질로 이루어진다.
상기 제2 보호층(160)은 상기 광센서부를 덮도록 상기 제1 보호층(120) 상에 형성되고, 상기 제2 보호층(160)에는 상기 상부 전극(HP)의 일부를 노출시키는 바이어스 콘택홀(162) 및 상기 소스 콘택홀(124)을 노출시키는 데이터 콘택홀(164)이 형성되어 있다. 상기 제2 보호층(160)은 무기 절연층일 수 있고, 예를 들어 약 14500Å 두께의 질산화 실리콘(SiONx)층과 약 500Å 두께의 산화 실리콘(SiO2)층의 2중층으로 이루어질 수 있다.
상기 데이터 배선(DL)은 상기 제2 보호층(160) 상에 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 형성되어, 상기 데이터 콘택홀(164) 및 상기 소스 콘택홀(124)을 통해 상기 소스 전극(30)과 전기적으로 연결된다. 구체적으로 예를 들면, 상기 데이터 배선(DL)은 상기 제2 보호층(160) 상에 상기 제2 방향(D2)으로 형성된 데이터 주배선(DL-a), 및 상기 데이터 주배선(DL-a)으로부터 분기된 데이터 연결부(DL-b)를 포함할 수 있다. 상기 데이터 연결부(DL-b)는 상기 소스 전극(30)의 일부와 중첩되고, 상기 소스 콘택홀(124) 및 상기 데이터 콘택홀(164)을 통해 상기 소스 전극(30)과 전기적으로 연결된다.
상기 바이어스 배선(BL)은 상기 제2 보호층(160) 상에 상기 데이터 배선(DL)과 이격되어 상기 제2 방향(D2)으로 형성되고, 상기 바이어스 콘택홀(162)을 통해 상기 상부 전극(HP)과 전기적으로 연결된다. 상기 바이어스 배선(BL)은 상기 박막 트랜지스터(TFT)의 일부, 예를 들어 상기 액티브 패턴(20)의 전부를 커버하도록 상기 제2 방향(D2)으로 연장될 수 있다.
한편, 본 실시예에서, 상기 광센서부는 상기 게이트 배선(GL) 및 상기 데이터 배선(DL)에 의해 형성된 단위영역 내에 형성되고, 상기 하부 전극(LP), 상기 PIN 다이오드(DI) 및 상기 상부 전극(HP)은 서로 동일한 형상으로 적층되어 형성된다.
상기 제3 보호층(180)은 상기 데이터 배선(DL) 및 상기 바이어스 배선(BL)을 덮도록 상기 제2 보호층 상에 형성된다. 상기 제3 보호층(180)은 무기 절연층일 수 있고, 예를 들어 약 4000Å 두께의 질화 실리콘(SiNx)층으로 이루어질 수 있다. 상기 유기 절연층(190)은 상기 제3 보호층(180) 상에 형성되고, 상부 표면을 평탄화시킬 수 있다. 이때, 상기 제3 보호층(180) 및 상기 유기 절연층(190)은 모두 형성되는 것이 바람직하지만, 경우에 따라서 어느 하나만 형성될 수도 있다.
이하, 도 1, 도 2 및 도 3을 통해 설명한 엑스레이 디텍터 패널의 제조방법을 설명하겠다.
도 4는 도 1의 엑스레이 디텍터 패널의 제조과정 중 제1 보호막까지의 제조공정을 설명하기 위한 단면도이다.
도 4를 참조하면, 우선 상기 베이스 기판(100) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여 상기 게이트 배선(GL) 및 상기 게이트 전극(10)을 형성한다. 이때, 상기 게이트 금속층은 예를 들어, 알루미늄네오디듐 화합물(AlNd) 및 크롬(Cr)으로 이루어진 이중층 또는 알루미늄네오디듐 화합물(AlNd), 크롬(Cr) 및 질화크롬(CrNx)으로 이루어진 삼중층으로 이루어질 수 있다. 이때, 상기 알루미늄네오디듐 화합물(AlNd)은 약 2500Å의 두께로, 상기 크롬(Cr)은 약 500Å의 두께로, 그리고 상기 질화크롬(CrNx)은 약 100Å의 두께로 형성될 수 있다.
이어서, 상기 게이트 배선(GL) 및 상기 게이트 전극(10)을 덮도록 상기 베이스 기판(100) 상에 상기 게이트 절연층(110)을 형성한다. 이때, 상기 게이트 절연층(110)은 무기 절연층일 수 있고, 예를 들어 약 4500Å 두께의 질화 실리콘(SiNx)층으로 이루어질 수 있다.
이어서, 상기 게이트 절연층(110) 상에 액티브층을 형성하고, 상기 액티브층을 패터닝하여 상기 액티브 패턴(20)을 형성한다. 이때, 상기 액티브층은 채널층 및 오믹콘택층을 포함하고, 예를 들어 상기 채널층은 약 2200Å 두께의 아몰퍼스 실리콘층이고, 상기 오믹콘택층은 약 500Å 두께의 이온도핑 아몰퍼스 실리콘층일 수 있다. 따라서, 상기 액티브 패턴(20)은 상기 채널층이 패터닝되어 형성된 상기 채널 패턴 및 상기 오믹콘택층이 패터닝되어 형성된 상기 오믹콘택 패턴을 포함한다.
이어서, 상기 액티브 패턴(20)을 덮도록 상기 게이트 절연층(110) 상에 소스드레인 금속층을 형성한 후, 상기 소스드레인 금속층을 패터닝하여 상기 소스 전극(30) 및 상기 드레인 전극(40)을 형성한다. 이때, 상기 소스드레인 금속층은 예를 들어, 약 1500Å 두께의 크롬(Cr)층이거나, 약 1500Å 두께의 크롬(Cr)층과 약 100Å ~ 200Å 두께의 질화크롬(CrNx)층의 이중층으로 이루어질 수 있다. 한편, 상기 소스드레인 금속층을 패터닝할 때, 상기 액티브 패턴(20)의 일부도 식각될 수 있다. 그 결과, 상기 액티브 패턴(20)의 오믹콘택 패턴은 상기 소스 전극(30) 및 상기 드레인 전극(40) 각각의 하부에만 형성될 수 있다.
이어서, 상기 소스드레인 금속층을 패터닝한 후, 상기 소스 전극(30) 및 상기 드레인 전극(40)을 덮도록 상기 게이트 절연층(110) 상에 상기 제1 보호층(120)을 형성한다. 여기서, 상기 제1 보호층(120)은 무기 절연층일 수 있고, 예를 들어 약 1000Å 두께의 질화 실리콘(SiNx)층일 수 있다. 이후, 상기 제1 보호층(120)의 일부를 식각하여, 상기 드레인 전극(40)의 일부를 노출시키는 상기 드레인 콘택홀(122) 및 상기 소스 전극(30)의 일부를 노출시키는 상기 소스 콘택홀(124)을 형성한다.
도 5는 도 4의 제조공정 이후에 하부 금속층을 형성하는 단계를 설명하기 위한 단면도이다.
도 5를 참조하면, 상기 제1 보호층(120)의 일부를 식각한 후, 상기 제1 보호층(120) 상에 하부 금속층(130)을 형성한다. 이때, 상기 하부 금속층(130)은 상기 소스드레인 금속층과 실질적으로 동일한 물질로 이루어질 수 있고, 예를 들어 약 1500Å 두께의 크롬(Cr)층이거나, 약 1500Å 두께의 크롬(Cr)층과 약 100Å ~ 200Å 두께의 질화크롬(CrNx)층의 이중층으로 이루어질 수 있다.
도 6은 도 5의 제조공정 이후에 PIN 반도체층 및 상부 도전층을 형성하는 단계를 설명하기 위한 단면도이다.
도 6을 참조하면, 상기 하부 금속층(130)을 형성한 후, 상기 하부 금속층(130) 상에 PIN 반도체층(140)을 형성한다. 이때, 상기 PIN 반도체층(140)은 P형 반도체층, I형 반도체층 및 N형 반도체층을 포함하고, 상기 P형 반도체층은 약 100Å의 두께로, 상기 진성 반도체층은 약 10000Å의 두께로, 그리고 상기 N형 반도체층은 약 500Å의 두께로 형성될 수 있다.
이어서, 상기 PIN 반도체층(140) 상에 투명한 도전성 물질로 이루어진 상부 도전층(150)을 형성한다. 이때, 상기 상부 도전층(150)은 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide) 등으로 이루어질 수 있고, 약 400Å의 두께로 형성될 수 있다.
도 7은 도 6의 제조공정 이후에 포토레지스트 패턴을 형성하는 단계를 설명하기 위한 단면도이다.
도 7을 참조하면, 상기 상부 도전층(150)을 형성한 후, 상기 상부 도전층(150) 상에 포토레지스트층을 형성하고, 마스크(MK)를 통해 상기 포토레지스트층의 일부를 노광시켜 제거하여 포토레지스트 패턴(PR)을 형성한다. 여기서, 상기 포토레지스트층은 포지티브 포토레지스트층 또는 네거티브 포토레지스트층 중 어느 하나를 사용할 수 있다.
도 8은 도 7의 제조공정 이후에 상부 도전층, PIN 반도체층 및 하부 금속층을 한 번에 패터닝하는 단계를 설명하기 위한 단면도이다.
도 8을 참조하면, 상기 포토레지스트 패턴(PR)을 형성한 후, 상기 포토레지스트 패턴(PR)을 마스크로 사용하여 상기 상부 도전층(150), 상기 PIN 반도체층(140) 및 상기 하부 금속층(130)을 한 번에 연속으로 패터닝한다. 예를 들어, 유도결합 플라즈마(ICP, Inductively Coupled Plasma)를 인가하여 상기 상부 도전층(150), 상기 PIN 반도체층(140) 및 상기 하부 금속층(130)의 일부를 동시에 식각한다. 그 결과, 서로 동일한 형상으로 적층된 상기 상부 전극(HP), 상기 PIN 다이오드(DI) 및 상기 하부 전극(LP)이 형성된다. 이후, 식각액을 통해 상기 포토레지스트 패턴(PR)을 제거한다.
도 9는 도 8의 제조공정 이후에 제2 보호층을 형성하는 단계를 설명하기 위한 단면도이다.
도 9 및 도 3을 참조하면, 상기 포토레지스트 패턴(PR)을 제거한 후, 상기 상부 전극(HP)을 덮도록 상기 제1 보호층(120) 상에 상기 제2 보호층(160)을 형성한다. 이때, 상기 제2 보호층(160)은 무기 절연층일 수 있고, 예를 들어 약 14500Å 두께의 질산화 실리콘(SiONx)층과 약 500Å 두께의 산화 실리콘(SiO2)층의 2중층으로 이루어질 수 있다. 이후, 상기 제2 보호층(160)의 일부를 식각하여 상기 상부 전극(HP)의 일부를 노출시키는 상기 바이어스 콘택홀(162) 및 상기 소스 콘택홀(124)을 노출시키는 상기 데이터 콘택홀(164)을 형성한다.
도 10은 도 9의 제조공정 이후에 데이터 배선 및 바이어스 배선을 형성하는 단계를 설명하기 위한 단면도이다.
도 10을 참조하면, 상기 제2 보호층(160)의 일부를 식각한 후, 상기 제2 보호층(160) 상에 데이터 금속층을 형성하고, 상기 데이터 금속층을 패터닝하여 상기 데이터 배선(DL) 및 상기 바이어스 배선(BL)을 형성한다. 여기서, 상기 데이터 금속층은 예를 들어, 몰리브덴(Mo) 및 알루미늄(Al)의 이중층 또는 몰리브덴(Mo), 알루미늄(Al) 및 몰리브덴(Mo)의 삼중층으로 이루어질 수 있고, 상기 몰리브덴(Mo)은 약 500Å의 두께로, 그리고 상기 알루미늄(Al)은 약 2500Å의 두께로 형성될 수 있다.
이어서, 도 2 및 도 3을 참조하면, 상기 데이터 금속층을 패터닝한 후, 상기 데이터 배선(DL) 및 상기 바이어스 배선(BL)을 덮도록 상기 제3 보호층(180)을 형성한다. 이때, 상기 제3 보호층(180)은 무기 절연층일 수 있고, 예를 들어 약 4000Å 두께의 질화 실리콘(SiNx)층으로 이루어질 수 있다. 이어서, 상기 제3 보호층(180) 상에 상기 유기 절연층(190)을 형성한다.
도 11 및 도 12는 도 2에서 도시된 제1 보호층의 소스 콘택홀 및 제2 보호층의 데이터 콘택홀이 연속해서 형성되는 단계를 설명하기 위한 단면도이다.
도 11 및 도 12를 참조하면, 상기 제1 보호층(120)의 소스 콘택홀(124)은 상기 드레인 콘택홀(122)이 형성될 때 형성되는 것이 아니라, 상기 제2 보호층(160)의 데이터 콘택홀(164)이 형성될 때 함께 형성될 수 있다.
구체적으로 설명하면, 도 11과 같이 상기 제2 보호층(160)이 상기 상부 전극(HP)을 덮도록 상기 제1 보호층(120) 상에 형성된다. 여기서, 도 4와 달리 상기 제1 보호층(120)에는 상기 소스 콘택홀(124)이 형성되어 있지 않는다.
이후, 상기 제2 보호층(160)의 일부를 식각하여, 상기 제2 보호층(160)에 상기 바이어스 콘택홀(162) 및 상기 소스 전극(30)과 대응되는 상기 데이터 콘택홀(164)을 형성한다. 이어서, 상기 데이터 콘택홀(164)에 의해 노출된 상기 제1 보호층(120)의 일부를 식각하여, 상기 제1 보호층(120)에 상기 소스 전극(30)의 일부를 노출시키는 상기 소스 콘택홀(124)을 형성한다. 이때, 상기 데이터 콘택홀(164) 및 상기 소스 콘택홀(124)은 하나의 공정에 의해 연속적으로 형성될 수 있다.
이와 같이 본 실시예에 따르면, 상기 상부 도전층(150), 상기 PIN 반도체층(140) 및 상기 하부 금속층(130)을 하나의 마스크를 통해 한 번에 패터닝함으로써, 상기 하부 전극(LP), 상기 PIN 다이오드(DI) 및 상기 상부 전극(HP)은 서로 동일한 형상으로 적층되어 형성될 수 있고, 그 결과 상기 광센서부가 상기 게이트 배선(GL) 및 상기 데이터 배선(DL)에 의해 형성된 단위영역 내에서 최대로 확장되어 필펙터가 보다 향상될 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 베이스 기판 GL : 게이트 배선
110 : 게이트 절연층 TFT : 박막 트랜지스터
10 : 게이트 전극 20 : 액티브 패턴
30 : 소스 전극 40 : 드레인 전극
120 : 제1 절연층 122 : 드레인 콘택홀
124 : 소스 콘택홀 130 : 하부 금속층
LP : 하부 전극 140 : PIN 다이오드
DI : PIN 다이오드 150 : 상부 도전층
HP : 상부 전극 160 : 제2 보호층
162 : 바이어스 콘택홀 164 : 데이터 콘택홀
DL : 데이터 배선 BL : 바이어스 배선
180 : 제3 보호층 190 : 유기 절연층
PR : 포토레지스트 패턴 MK : 마스크
110 : 게이트 절연층 TFT : 박막 트랜지스터
10 : 게이트 전극 20 : 액티브 패턴
30 : 소스 전극 40 : 드레인 전극
120 : 제1 절연층 122 : 드레인 콘택홀
124 : 소스 콘택홀 130 : 하부 금속층
LP : 하부 전극 140 : PIN 다이오드
DI : PIN 다이오드 150 : 상부 도전층
HP : 상부 전극 160 : 제2 보호층
162 : 바이어스 콘택홀 164 : 데이터 콘택홀
DL : 데이터 배선 BL : 바이어스 배선
180 : 제3 보호층 190 : 유기 절연층
PR : 포토레지스트 패턴 MK : 마스크
Claims (9)
- 베이스 기판;
상기 베이스 기판 상에 제1 방향으로 형성된 게이트 배선;
상기 게이트 배선을 덮도록 상기 베이스 기판 상에 형성된 게이트 절연층;
상기 게이트 배선으로부터 분기된 게이트 전극, 상기 게이트 전극과 중첩되도록 상기 게이트 절연층 상에 형성된 액티브 패턴, 상기 액티브 패턴 상에 형성되고 일측으로 연장되어 상기 게이트 절연층 상에 형성된 소스 전극, 및 상기 소스 전극과 이격되도록 상기 액티브 패턴 상에 형성되고 타측으로 연장되어 상기 게이트 절연층 상에 형성된 드레인 전극을 포함하는 박막 트랜지스터;
상기 박막 트랜지스터를 덮도록 상기 게이트 절연층 상에 형성되고, 상기 드레인 전극의 일부를 노출시키는 드레인 콘택홀 및 상기 소스 전극의 일부를 노출시키는 소스 콘택홀을 갖는 제1 보호층;
상기 제1 보호층 상에 형성되어 상기 드레인 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결된 하부 전극, 상기 하부 전극 상에 형성된 PIN 다이오드, 및 상기 PIN 다이오드 상에 형성되고 투명한 도전성 물질로 이루어진 상부 전극을 포함하는 광센서부;
상기 광센서부를 덮도록 상기 제1 보호층 상에 형성되고, 상기 상부 전극의 일부를 노출시키는 바이어스 콘택홀 및 상기 소스 콘택홀을 노출시키는 데이터 콘택홀을 갖는 제2 보호층;
상기 제2 보호층 상에 상기 제1 방향과 교차하는 제2 방향으로 형성되어, 상기 데이터 콘택홀 및 상기 소스 콘택홀을 통해 상기 소스 전극과 전기적으로 연결된 데이터 배선; 및
상기 제2 보호층 상에 상기 데이터 배선과 이격되어 상기 제2 방향으로 형성되고, 상기 바이어스 콘택홀을 통해 상기 상부 전극과 전기적으로 연결된 바이어스 배선을 포함하고,
상기 광센서부는 상기 게이트 배선 및 상기 데이터 배선에 의해 형성된 단위영역 내에 형성되고, 상기 하부 전극, 상기 PIN 다이오드 및 상기 상부 전극은 서로 동일한 형상으로 적층되어 형성된 것을 특징으로 하는 엑스레이 디텍터 패널. - 제1항에 있어서, 상기 데이터 배선 및 상기 바이어스 배선을 덮도록 상기 제2 보호층 상에 형성된 제3 보호층을 더 포함하는 것을 특징으로 하는 엑스레이 디텍터 패널.
- 제2항에 있어서, 상기 제1, 제2 및 제3 보호층들은 모두 무기 절연층인 것을 특징으로 하는 엑스레이 디텍터 패널.
- 제1항에 있어서, 상기 데이터 배선은
상기 제2 방향으로 형성된 데이터 주배선; 및
상기 데이터 주배선으로부터 분기되어 상기 소스 전극의 일부와 중첩되고, 상기 소스 콘택홀 및 상기 데이터 콘택홀을 통해 상기 소스 전극과 전기적으로 연결된 데이터 연결부를 포함하는 것을 특징으로 하는 엑스레이 디텍터 패널. - 베이스 기판 상에 제1 방향으로 연장된 게이트 배선 및 상기 게이트 배선으로부터 분기된 게이트 전극을 형성하는 단계;
상기 게이트 배선 및 상기 게이트 전극을 덮도록 상기 베이스 기판 상에 게이트 절연층을 형성하는 단계;
상기 게이트 전극과 중첩되도록 상기 게이트 절연층 상에 액티브 패턴을 형성하는 단계;
상기 게이트 절연층 상에, 상기 액티브 패턴 상에 형성되고 일측으로 연장된 소스 전극과, 상기 소스 전극과 이격되도록 상기 액티브 패턴 상에 형성되고 타측으로 연장된 드레인 전극을 형성하는 단계;
상기 게이트 절연층 상에, 상기 소스 전극, 상기 드레인 전극 및 상기 액티프 패턴을 덮고, 상기 드레인 전극의 일부를 노출시키는 드레인 콘택홀 및 상기 소스 전극의 일부를 노출시키는 소스 콘택홀을 갖는 제1 보호층을 형성하는 단계;
상기 제1 보호층 상에 하부 금속층, 상기 하부 금속층 상에 PIN 반도체층 및 상기 PIN 반도체층 상에 투명한 금속물질로 이루어진 상부 도전층을 형성하는 단계;
상기 상부 도전층, 상기 PIN 반도체층 및 상기 하부 금속층을 하나의 마스크를 통해 한 번에 패터닝하여, 상부 전극, PIN 다이오드 및 하부 전극을 형성하는 단계;
상기 제1 보호층 상에, 상기 상부 전극을 덮고, 상기 상부 전극의 일부를 노출시키는 바이어스 콘택홀 및 상기 소스 콘택홀을 노출시키는 데이터 콘택홀을 갖는 제2 보호층을 형성하는 단계; 및
상기 제2 보호층 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 데이터 콘택홀 및 상기 소스 콘택홀을 통해 상기 소스 전극과 전기적으로 연결된 데이터 배선과, 상기 데이터 배선과 이격되어 상기 제2 방향으로 연장되고 상기 바이어스 콘택홀을 통해 상기 상부 전극과 전기적으로 연결된 바이어스 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 엑스레이 디텍터 패널의 제조방법. - 베이스 기판 상에 제1 방향으로 연장된 게이트 배선 및 상기 게이트 배선으로부터 분기된 게이트 전극을 형성하는 단계;
상기 게이트 배선 및 상기 게이트 전극을 덮도록 상기 베이스 기판 상에 게이트 절연층을 형성하는 단계;
상기 게이트 전극과 중첩되도록 상기 게이트 절연층 상에 액티브 패턴을 형성하는 단계;
상기 게이트 절연층 상에, 상기 액티브 패턴 상에 형성되고 일측으로 연장된 소스 전극과, 상기 소스 전극과 이격되도록 상기 액티브 패턴 상에 형성되고 타측으로 연장된 드레인 전극을 형성하는 단계;
상기 게이트 절연층 상에, 상기 소스 전극, 상기 드레인 전극 및 상기 액티프 패턴을 덮고, 상기 드레인 전극의 일부를 노출시키는 드레인 콘택홀을 갖는 제1 보호층을 형성하는 단계;
상기 제1 보호층 상에 하부 금속층, 상기 하부 금속층 상에 PIN 반도체층 및 상기 PIN 반도체층 상에 투명한 금속물질로 이루어진 상부 도전층을 형성하는 단계;
상기 상부 도전층, 상기 PIN 반도체층 및 상기 하부 금속층을 하나의 마스크를 통해 한 번에 패터닝하여, 상부 전극, PIN 다이오드 및 하부 전극을 형성하는 단계;
상기 상부 전극을 덮도록 상기 제1 보호층 상에 제2 보호층을 형성하는 단계;
상기 제2 보호층의 일부를 식각하여, 상기 제2 보호층에 상기 상부 전극의 일부를 노출시키는 바이어스 콘택홀 및 상기 소스 전극과 대응되는 데이터 콘택홀을 형성하는 단계;
상기 데이터 콘택홀에 의해 노출된 상기 제1 보호층의 일부를 식각하여, 상기 제1 보호층에 상기 소스 전극의 일부를 노출시키는 소스 콘택홀을 형성하는 단계; 및
상기 제2 보호층 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 데이터 콘택홀 및 상기 소스 콘택홀을 통해 상기 소스 전극과 전기적으로 연결된 데이터 배선과, 상기 데이터 배선과 이격되어 상기 제2 방향으로 연장되고 상기 바이어스 콘택홀을 통해 상기 상부 전극과 전기적으로 연결된 바이어스 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 엑스레이 디텍터 패널의 제조방법. - 제6항에 있어서, 상기 데이터 콘택홀 및 상기 소스 콘택홀은 하나의 공정에 의해 연속적으로 형성되는 것을 특징으로 하는 엑스레이 디텍터 패널의 제조방법.
- 제5항 또는 제6항에 있어서, 상기 상부 전극, 상기 PIN 다이오드 및 상기 하부 전극을 형성하는 단계는
상기 상부 도전층 상에 포토레지스트층을 형성하는 단계;
상기 마스크를 통해 상기 포토레지스트층을 패터닝하여 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 이용하여 상기 상부 도전층, 상기 PIN 반도체층 및 상기 하부 금속층을 한 번에 패터닝하여, 상기 상부 전극, 상기 PIN 다이오드 및 상기 하부 전극을 형성하는 단계; 및
상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 엑스레이 디텍터 패널의 제조방법. - 제8항에 있어서, 상기 포토레지스트 패턴을 이용하여 상기 상부 도전층, 상기 PIN 반도체층 및 상기 하부 금속층을 한 번에 패터닝하는 단계는
유도결합 플라즈마(ICP, Inductively Coupled Plasma)를 인가하여 상기 상부 도전층, 상기 PIN 반도체층 및 상기 하부 금속층의 일부를 동시에 식각하는 단계를 포함하는 것을 특징으로 하는 엑스레이 디텍터 패널의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110014919A KR20120095543A (ko) | 2011-02-21 | 2011-02-21 | 엑스레이 디텍터 패널 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110014919A KR20120095543A (ko) | 2011-02-21 | 2011-02-21 | 엑스레이 디텍터 패널 및 이의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120095543A true KR20120095543A (ko) | 2012-08-29 |
Family
ID=46885958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110014919A KR20120095543A (ko) | 2011-02-21 | 2011-02-21 | 엑스레이 디텍터 패널 및 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20120095543A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20190006441A1 (en) * | 2016-08-31 | 2019-01-03 | Shanghai Oxi Technology Co., Ltd | Self-Luminous Display Pixel |
| CN111129045A (zh) * | 2018-10-31 | 2020-05-08 | 乐金显示有限公司 | 数字x射线检测器和用于其的薄膜晶体管阵列衬底 |
| US11502216B2 (en) | 2019-11-01 | 2022-11-15 | Samsung Display Co., Ltd. | Method of manufacturing photo sensor |
-
2011
- 2011-02-21 KR KR1020110014919A patent/KR20120095543A/ko active IP Right Grant
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20190006441A1 (en) * | 2016-08-31 | 2019-01-03 | Shanghai Oxi Technology Co., Ltd | Self-Luminous Display Pixel |
| US10580839B2 (en) * | 2016-08-31 | 2020-03-03 | Shanghai Oxi Technology Co., Ltd. | Self-luminous display pixel |
| CN111129045A (zh) * | 2018-10-31 | 2020-05-08 | 乐金显示有限公司 | 数字x射线检测器和用于其的薄膜晶体管阵列衬底 |
| US11502216B2 (en) | 2019-11-01 | 2022-11-15 | Samsung Display Co., Ltd. | Method of manufacturing photo sensor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101679252B1 (ko) | 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치 | |
| KR101968115B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| WO2015180320A1 (zh) | 阵列基板及其制作方法、显示装置、薄膜晶体管及其制作方法 | |
| US20130249820A1 (en) | Display Device and Method for Manufacturing the Same | |
| KR101516415B1 (ko) | 박막트랜지스터 기판, 이의 제조 방법, 및 이를 갖는 표시장치 | |
| US8852978B2 (en) | Method of fabricating a thin film transistor and method of fabricating an organic light-emitting display device | |
| US20150129881A1 (en) | Pixel unit and method of fabricating the same, array substrate and display device | |
| KR101555113B1 (ko) | 반도체 장치 및 그 제조방법 그리고 표시장치 | |
| KR20140074479A (ko) | 표시 기판의 제조 방법 | |
| KR20120039947A (ko) | 표시 장치 및 그 제조 방법 | |
| US11489028B2 (en) | Display substrate, method for fabricating the same, and display device | |
| KR20150030034A (ko) | 표시장치 및 그 제조방법 | |
| KR102224457B1 (ko) | 표시장치와 그 제조 방법 | |
| KR20120048434A (ko) | 박막 트랜지스터 액정표시장치 및 그 제조방법 | |
| KR101484966B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| US8420458B2 (en) | Semiconductor device and method of producing same | |
| US8743328B2 (en) | Manufacturing method for a liquid crystal display device wherein each side of a metal pattern and a semiconductor pattern facing an etched space is contacted by an insulating layer | |
| KR20120059855A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20120043404A (ko) | 표시장치 및 이의 제조방법 | |
| KR20120095543A (ko) | 엑스레이 디텍터 패널 및 이의 제조방법 | |
| US8604579B2 (en) | Semiconductor device, and method for manufacturing same | |
| TWI583000B (zh) | Semiconductor device and display device | |
| KR20100085517A (ko) | 엑스레이 디텍터 및 이의 제조방법 | |
| WO2015090004A1 (zh) | 阵列基板及其制备方法 | |
| KR20120136570A (ko) | 엑스레이 디텍터 패널 및 이의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration |