KR20100067131A - Ｓｏｉ 위에서의 갈륨 나이트라이드 반도체 장치 및 그 제조 공정 - Google Patents
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Abstract
절연체 구조 위에 갈륨 나이트라이드 반도체를 생산하기 위한 방법 및 장치는 투명기판에 단결정 실리콘층을 접합하는 단계; 및 상기 단결정 실리콘층 위에 단결정 갈륨 나이트라이드층을 성장하는 단계를 포함한다.
Description
본 출원은 2007년 10월 18일 출원된 미국 특허출원 제11/975,289호의 우선권을 주장함과 더불어 참조로 여기에 반영한다.
본 발명은 SOI(Semiconductor on Insulator) 구조 위에 갈륨 나이트라이드층(Gallium Nitride Layer)을 구비하는 반도체 장치의 제조에 관한 것이다.
갈륨 나이트라이드는 청색, 보라색 및 백색 발광 다이오드, 청색 레이저 다이오드, 자외선 검출기, 및 고출력 마이크로웨이브 트랜지스터 장치들의 구성에서 널리 사용되는 물질이다.
종래의 갈륨 나이트라이드 장치 기술은 사파이어 또는 실리콘 카바이드 기판 위에 일반적으로 950℃이상의 온도에서 직접 성장된 단결정(single crystal) 물질을 토대로 한다. 성장 공정은 전형적으로 금속 유기물 화학기상증착(Metal Organic Chemical Vapor Deposition; MOCVD) 또는 분자선 에피택시(Molecular Beam Epitaxy; MBE)이다. 이러한 공정들은 보통 가능한 화학량론(stoichiometry)에 근접한 조건에서 이뤄진다. 비록 상술한 종래의 공정들을 이용하여 만들어진 GaN가 많은 결함들을 포함한다 할지라도, 그것은 단결정 물질로 고려된다. 그러나, 많은 결함들을 포함하는 것은 낮은 결함의 특성이 아닌 단결정 물질의 갈륨 나이트라이드 물질로 형성되거나 갈륨 나이트라이드 물질과 관련된 반도체 장치의 성능에 중요한 영향을 준다.
미국 공개특허번호 제2006/0174815호는 비용이 많이 들고, 크기가 작으며, 제한 값이 비현실적이거나 그 반대인 그런 장치의 응용으로 사파이어 또는 실리콘 카바이드(GaN이 직접 배열된)로 만들어진 기판을 개시하고 있다. 또한, 종래 기술은 그러한 기판에서의 갈륨 나이트라이드의 성장이 기판과 갈륨 나이트라이드 사이의 원자 공간(atomic spacing)에서의 부정합(mismatch)에 의해 생성된 결함들을 감소시키는 방법임을 알 수 있다. 버퍼층들은 부정합을 유발하는 결함들을 줄이기 위해 사용될 것이다. 비록 종래 기술이 더 비싼 이러한 기술에 비판적일 지라도 결함 형성에서의 더 큰 감소가 에피택셜 측면 과성장(Epitaxial Lateral Overgrowth; ELOG)을 이용하여 이루어질 것이다.
또한, 고온에서 기판 위에 갈륨 나이트라이드를 성장시키는 것은 방열 성장 장치(temperatur resistant growth equipment)와 보조장치들에서 큰 비용을 필요로 한다는 것을 알 수 있다. 그러므로, 예를 들면, 미국 공개특허번호 제2006/0174815호는 높은 에너지 손실과 특별한 물질의 사용을 요구하는 950℃ 이상의 갈륨 나이트라이드의 생산을 위해 상술된 공정의 단점들을 논의하고 있다. 개시된 다른 단점들은 고온에서 사용된 기판들이 GaN와 정합되지 않고, 그로 인해, 값비싼 방법들이 원자 공간에서의 부정합을 극복하기 위해 제공되어야 한다는 것이다.
ZnO와 같은 다른 기판 물질들은 단지 저온에서 얻기 쉽다. 미국 공개특허번호 제2006/0174815호는 저비용이나 온도에 민감한 실리콘, 유리 또는 석영과 같은 기판 물질들을 저온 즉, 650℃이하의 온도를 이용한 성장의 장점들을 논의하고 있다. ZnO의 버퍼층 위에서의 갈륨 나이트라이드의 성장은 그것이 650℃ 이하의 온도에서 GaN에 더 밀접하게 정합된 결정 격자이기 때문에 장점으로 인식된다.
또한, 저온에서 성장된 GaN 물질은 다결정 물질이 유력하기 때문에 저품질이라는 것을 알 수 있다. GaN 버퍼층을 이용하여 석영 위에 성장된 다결정 GaN으로 제조된 청색 LED가 설명되고 있으나, 다결정 GaN에 관심은 단결정 물질과 비교하여 낮다.
일반적인 설명을 위한 이러한 배경에 반해, 대면적의 광원들은 큰 패널에 배치된 작은 직경의 기판 위에서 성장된 다수의 LED들을 이용하여 이루어진다. 오스트레일리아의 실버워터(Silverwater)에 있는 블루글래스 리미티드(BluGlass Limited)에 의한 한가지 흥미로운 접근은 그들을 사파이어 위에 직접 GaN을 성장하는 현재의 일반적인 공정으로 기술하고 있는 1000℃보다 "매우 낮은" 온도에서 GaN을 생산하는 것을 주장하고 있다. 블루글래스 공정은 낮은 온도(즉, 1000℃보다 매우 낮은)를 이용하여 유리 위에 직접 GaN을 성장한다. 그러나, 이러한 접근은 LED를 낮은 효율로 유도하는 비정질 또는 매우 고운 다결정 GaN이 된다 부가적으로, 이러한 공정에서 사용된 유리는 고온을 견디지 못하므로 GaN의 증착 온도를 제한하여 다시 물질의 품질을 저하시키고, LED 성능을 저하시키게 된다.
따라서, 고효율 성능 및/또는 대면적의 LED들이 가능하고, 상업적으로 다양한 물품들을 생산하는 데 있어 큰 비용효과가 있는 GaN LED들을 형성하기 위한 새로운 구조 및/또는 공정을 위한 기술이 필요하다.
Y. Narukawa, et al, JJAP, Vol. 45, No. 41, pp. L1084-L1086 (2006)
본 발명은 향상된 SOI 위에서의 갈륨 나이트라이드 반도체 및 그 제조 공정을 제공하는 것이다.
본 발명의 하나 또는 그 이상의 실시 예에서 장치는 투명기판; 상기 투명기판에 부착된 단결정 실리콘층; 및 상기 단결정 실리콘층 위에 성장된 단결정 갈륨 나이트라이드층을 포함한다.
본 발명의 하나 또는 그 이상의 실시 예에서, LED 구조는 투명기판; 상기 투명기판에 부착된 단결정 실리콘층; 및 상기 단결정 실리콘층 위에 성장되고, LED를 형성하는 n 도핑층과 p 도핑층을 포함하는 단결정 갈륨 나이트라이드층을 포함한다.
투명기판과 상기 투명기판에 부착된 단결정 실리콘층은 단결정 실리콘층 위에 단결정 갈륨 나이트라이드층을 성장하기 위해 대략 750℃의 공정온도 또는 그 이상의 온도를 견딜 수 있다. 또한, 상기 공정온도는 대략 1000℃ 또는 그 이상이다.
상기 단결정 실리콘층은 (1 1 1) 방향성이다. 상기 단결정 실리콘층은 대략 130㎚의 두께이다. 상기 단결정 실리콘층은 단결정 갈륨 나이트라이드가 성장된 그들 사이에 갈라진 틈(seam)들을 구비하는 분리 타일들로 형성된다.
상기 투명기판은 알루미늄 옥시나이트라이드(oxynitride), 마그네슘 알루미네이트 스피널(magnesium aluminate spinel), 이트륨 알루미네이트 가닛(yttrium aluminate garnet), 다결정 알루미나, 및 사파이어를 포함하는 유리, 유리-세라믹, 및 투명 세라믹으로 구성된 그룹에서 선택된 물질로 형성된다.
다른 견해, 특징, 장점 등은 이곳에 기재된 본 발명의 설명이 첨부된 도면과 결합될 때 당업자에게 명확해질 것이다.
본 발명은 향상된 SOI 위에서의 갈륨 나이트라이드 반도체 및 그 제조 공정을 제공할 수 있다.
본 발명의 다양한 견해들을 설명하기 위해, 바람직한 도면 형태로 도시된 것을 통해 이해할 수 있으나, 본 발명은 정확한 배열 및 도시된 수단으로 한정되는 것은 아니다.
도 1은 본 발명의 하나 또는 그 이상의 실시 예에 따른 LED 장치를 토대로 한 갈륨 나이트라이드의 구조를 나타내는 블럭도이다.
도 2 및 도 3은 도 1의 LED 장치를 생산하기 위해 본 발명의 공정을 이용하여 형성된 중간 구조를 나타내는 블럭도이다.
도 4 및 도 5는 주어진 영역의 LED의 외부 양자 효율과 전류 함수 사이의 공지된 관계를 나타내는 그래프이다.
도 6 내지 도 8은 도 3의 중간 구조 제조에서 사용하기에 적합한 절연 구조 위에 반도체를 생산하기 위해 본 발명의 공정들을 이용하여 형성된 중간 구조를 나타내는 블럭도이다.
도 9 내지 도 11은 도 3의 절연 구조 위에 대면적의 중간 반도체를 생산하기 위해 본 발명의 공정을 이용하여 형성된 중간 구조를 나타내는 블럭도이다.
도 1은 본 발명의 하나 또는 그 이상의 실시 예에 따른 LED 장치를 토대로 한 갈륨 나이트라이드의 구조를 나타내는 블럭도이다.
도 2 및 도 3은 도 1의 LED 장치를 생산하기 위해 본 발명의 공정을 이용하여 형성된 중간 구조를 나타내는 블럭도이다.
도 4 및 도 5는 주어진 영역의 LED의 외부 양자 효율과 전류 함수 사이의 공지된 관계를 나타내는 그래프이다.
도 6 내지 도 8은 도 3의 중간 구조 제조에서 사용하기에 적합한 절연 구조 위에 반도체를 생산하기 위해 본 발명의 공정들을 이용하여 형성된 중간 구조를 나타내는 블럭도이다.
도 9 내지 도 11은 도 3의 절연 구조 위에 대면적의 중간 반도체를 생산하기 위해 본 발명의 공정을 이용하여 형성된 중간 구조를 나타내는 블럭도이다.
도면을 참조하면, 동일한 참조번호는 동일한 구성요소들을 나타내고 있고, 소면적 또는 대면적 제조에 사용하기에 적합한 LED 구조(100)가 도 1에 도시된다. 상기 LED 구조(100)는 투명기판(102), 상기 투명기판(102)에 부착된 단결정 실리콘층(104), 및 상기 단결정 실리콘층(104) 위에 성장된 단결정 갈륨 나이트라이드(GaN)층(106)을 포함한다. GaN층(106)이 LED를 형성하기 위한 어떠한 공지된 구성으로 취해질지라도, 기술된 구조는 LED 구조(100)의 활성부를 형성하는 n 도핑층(106A)과 p 도핑층(106B)을 포함한다. 전극(107A, 107B)들은 LED 조명 생산에 필요한 전압 전위와 전류를 공급하기 위해 사용된다. 당업자는 상술한 구조의 설명이 줄여서 간략화되었다는 것을 알 수 있다. GaN 구조는 더 많은 GaN의 n 도핑 및 p 도핑 영역들을 포함한다. 예를 들면, 활성 영역은 n 도핑층(106A)과 p 도핑층(106B) 사이에 GaInN/GaN으로 구성된 MQW or DH(이중 헤테로구조체) 중 적어도 어느 하나를 포함한다.
본 실시 예에서 LED 구조(100)인 반도체 구조는 기본적으로 반도체-온-인슐레이터(Semiconductor-On-Insulator; SOI) 구조이다. 현재까지, 반도체-온-인슐레이터 구조에서 거의 대부분 사용된 반도체 물질은 실리콘이다. 그런 구조들은 실리콘-온-인슐레이터(Silicon-on-Insulator) 또는 더 일반적으로 반도체-온-인슐레이터로 문헌에서 언급되었고, 약어 "SOI"는 그런 구조들에 적용되었다. SOI의 더욱 특별한 형태는 실리콘-온-글래스(Silicon on Glass)와 같은 반도체-온-글래스(Semiconductor-on-Glass; SOG) 구조이다.
아래에 상세히 기술된 바와 같이, 상기 단결정 실리콘층(104) 위에 단결정 갈륨 나이트라이드(GaN)층을 성장시키는 것은 GaN층에서의 결함을 최소화시키기 위해 비교적 고온에 있고, 사실상 단결정 물질의 형성을 얻는 것을 보장한다. 그러므로, 단결정 실리콘층 위에 GaN을 성장시키는 공정은 대략 750℃ 또는 그 이상, 특히 대략 1000℃ 또는 그 이상에서 수행될 수 있다.
용어 "사실상(substantially)" 단결정은 반도체 물질들이 일반적으로 격자 결함 또는 극소수의 결정 입계(grain boundary)와 같이 본질적 또는 의도적으로 부가된 적어도 일부의 내부 또는 표면 결함들을 포함한다는 사실을 고려하기 위해 GaN층(106) 기술에 사용된다. 또한, 사실상이란 용어는 특정한 불순물(dopant)들이 반도체 물질의 결정 구조를 일그러지게 하거나 그 반대의 영향을 미친다는 사실을 반영한다.
투명기판(102)은 GaN층(106)이 성장된 온도, 예를 들면, 대략 750℃ 또는 그 이상, 더 바람직하게는 대략 1000℃ 또는 그 이상의 온도를 견딜 수 있는 물질로 형성되고, 상기 투명기판(102)의 CTE는 열 순환 동안 GaN 기반 층의 크래킹(craking)을 방지하기 위해 GaN의 CTE에 근접해야 한다. 예를 들면, 투명기판(102)은 알루미늄 옥시나이트라이드, 마그네슘 알루미네이트 스피널, 이트륨 알루미네이트 가닛, 다결정 알루미나, 및 사파이어를 포함하는 유리, 유리-세라믹, 및 투명 세라믹으로 구성된 그룹에서 선택된 물질로 형성된다.
상기 투명기판(102)은 바람직하게 산화 유리 또는 산화 유리-세라믹으로 형성된다. 유리-세라믹은 조절된 결정 공정을 받아 균질의 결정/유리 물질이 되는 특정 유리들이고, 그 때문에 종종 유리에서 획득할 수 없는 유연한 특성들이 있다. 산화 유리들과 산화 유리-세라믹들 사이와 같이, 유리-세라믹은 더 높은 내열성 즉, 더 높은 온도 공정에 적합한 장점을 갖는다. 투명 유리와 유리-세라믹 기판은 이곳에서 "유리"로 언급될 것이다. 예를 들면, 투명기판(102)은 CORING INCORPORATED GLASS COMPOSITION NO. 9664와 같은 알칼리 토류(alkaline-earth) 이온들을 함유하는 유리기판으로 형성될 것이다. 이러한 유리-세라믹은 실리콘과 유사한 열 팽창 계수를 가지므로 투명기판(102)으로 제공되기에 좋은 후보이다.
상기 투명기판(102)은 대략 0.5㎜~3.0㎜의 범위 내에서와 같은 대략 0.1㎜~1.0㎜ 범위의 두께를 갖는다. 일부 응용을 위해, 1 마이크로보다 크거나 동일한 두께를 구비하는 투명기판(102)이 예를 들면, 일부 반도체 구성들이 고온에서 동작할 때 발생하는 기생 커패시터 효과를 막기 위해 바람직하다.
일반적으로, 상기 투명기판(102)은 접합 공정뿐만 아니라 LED(100)를 생산하기 위해 상기 SOG 구조 위에서 실행된 다음 공정을 사용하여 실리콘층(104)을 지지하기에 충분히 두꺼워야 한다. 비록 투명기판(102)의 두께에 대한 이론적인 상한이 없다 할지라도, 지지 기능을 위해 필요하거나 최종 LED 구조(100)(또는 다른 반도체 구조)에 대해 요구된 것 이상의 두께는 투명기판(102)의 두께보다 큰 두께가 LED 구조(100)를 형성하는 적어도 일부의 공정 단계를 수행하기에 더 어려우고, 그것은 만드는데 더 많은 비용이 들며, 최종 장치에 추가하는데 더 무겁고 크므로 장점이 아니다.
특정 분야에 대해, 예를 들면, 디스플레이 분야에 대해, 상기 투명기판(102)은 시각적으로 투명하고, UV에 근접하며, 및/또는 IR 파장 범위 예를 들면, 350㎚~2㎛의 파장 범위에 근접한다.
도 2 및 도 3을 참조하면, 중간 구조들은 LED(100)가 형성되는 기본 구조(101)(도 3)를 생산하기 위해 형성되도록 도시된다. 도 2를 참조하면, 반도체 구조는 강력한 접합을 만드는 즉, 이곳에서 논의된 후처리 온도와 대기를 견딜 수 있는 임의의 기술을 이용하여 투명기판(102)에 단결정 실리콘층을 접합함으로써 형성된다. 이후, 상기 GaN층(106)은 단결정 실리콘층(104) 위에 성장되거나 또는 증착된다(점선 화살표로 도시된 것처럼). 이러한 성장 공정은 하나 또는 그 이상의 다음 공정 즉, 유기금속 기상 에피택시(organo-metallic vapor phase epitaxy; OMVPE), 금속 유기물 화학기상 증착(MOCVD), 분자선 에피택시(MBE), 및 수소물 기상 에피택시(hydride vapor phase epitaxy; HVPE)를 이용하여 이루어진다. 이런 성장 공정들은 바람직하게 대략 750℃ 또는 그 이상, 특히 대략 1000℃ 또는 그 이상의 높은 온도에서 수행된다.
또한, 펄스드 레이저 증착 기술(plused laser deposition; PLD)은 단결정 실리콘층(104) 위에 GaN층(106)을 증착시키기 위해 사용된다. 펄스드 레이저 증착 기술은 대략 실온(예를 들면, 대략 25℃)에서 600℃~700℃까지와 같은 매우 낮은 온도에서 수행될 수 있고, 이는 사실상 낮은 온도에서 고품질의 GaN을 획득하는 게 가능하다.
만들어지는 반도체 구조(101)(도 3)는 투명기판(102); 상기 투명기판(102)에 접합된 단결정 실리콘층(104); 및 상기 단결정 실리콘층(104) 위에 성장된 단결정 갈륨 나이트라이드층(106)을 포함한다. 상술한 바와 같이, 상기 투명기판(102)과 단결정 실리콘층(104)은 대략 750℃ 또는 그 이상, 또는 대략 1000℃ 또는 그 이상의 온도를 견디는 게 가능하고, 이곳에서 기술된 기술을 이용하여 GaN 기반 물질의 성장에서 사용된 가스 기압을 견딜 수 있다. 상기 LED들은 표준 공정 기술을 이용하여 GaN층 위에 또는 GaN층 내에 제조된다.
상기 단결정 실리콘층(104)은 단결정 GaN 성장을 돕는 (1 1 1) 방향성 또는 임의의 다른 방향성이 있다. 더욱이, 상기 단결정 실리콘층(104)은 단결정 갈륨 나이트라이드층(106)이 성장되는 시드층의 역할을 한다. 상기 단결정 실리콘층(104)의 (1 1 1) 방향성은 적어도 상기 구조(101)가 LED 장치에 채용될 때 개선된 효율이 되도록 GaN층(106)이 사실상 단결정 구성(임의의 비정질 또는 매우 고운 다결정 GaN을 최소화시키는)으로 만들어지는 것을 보장한다. 이 점에 관해서, 언급된 사항은 주어진 0.1㎟ 영역의 청색 LED의 LED 외부 양자 효율(external quantum efficiency; EQE)에 대한 공지된 곡선을 나타내는 도 4와 도 5로 만들어진다. 일반적으로, LED 외부 양자 효율은 도 4 및 도 5(Y. Narukawa, et al, JJAP, Vol. 45, No. 41, pp. L1084-L1086 (2006)에 공개됨)에 도시된 바와 같이 증가된 전류 밀도와 함께 감소한다. 외부 양자 효율을 높게 유지하기 위해, LED(100)의 동작 전류 밀도는 가능한 한 낮아야 한다. 이는 GaN이 사실상 단결정 구성(임의의 비정질 또는 매우 고운 다결정 GaN을 최소화시키는)으로 만들어지는 것을 보장함으로써 이루어진다.
단결정 실리콘층(104)에서의 흡수 손실과 광 트래핑은 비교적 얇은(예를 들면, 대략 50㎚보다 작은) 단결정 실리콘층(104)을 만듦으로써 방지할 수 있다. 이에 더해, 단결정 실리콘층(104)은 (ⅰ) 대략 460㎚의 도파관 컷-오프 두께, 134㎚의 TE모드 및 378㎚의 TM 모드; 및 (ⅱ) 460㎚에서 통과 시 광 손실이 각각 100㎚, 50㎚, 25㎚ 및 10㎚에서 18.1%, 9.5%, 4.9%, 및 2%이다.
상기 단결정 실리콘층(104)은 대략 130㎚ 두께, 한편으로는, 흡수 손실과 광 트래핑을 최소화하기 위해 요구되는 대략 50㎚보다 작다.
접합이 예를 들면, GaN층(106)의 성장 또는 증착과 관련되어 상술된 후처리 온도와 기압을 충분히 견디도록 강하게 만들어진다면 단결정 실리콘층(104)을 투명기판(102)에 접합하기 위해 어떠한 공정도 사용될 것이다.
적당한 접합 공정은 중간 구조가 투명기판(102)에 접합된 단결정 실리콘층(104)을 만들기 위해 형성되도록 기술된 도 6 내지 도 8을 참조하여 도시될 것이다. 이 점에 관해, 상기 투명기판(102)은 유리 또는 유리-세라믹 기판으로 추정되고, 그렇게 언급된다. 접합 공정은 미국 등록특허번호 제7,176,528호에 상세히 기술되어 있고, 전체 공개가 참고문헌으로 이곳에 포함된다. 상기 접합 공정에서의 기본 단계들은 (ⅰ) 접합면을 생성하기 위해 실리콘 도너 웨이퍼 표면을 수소 이온 주입법에 노출하는 단계; (ⅱ) 접합면을 유리 기판과 접촉하는 단계; (ⅲ) 그들 사이의 접합을 용이하게 하기 위해 웨이퍼와 유리 기판에 압력, 온도 및 전압을 인가하는 단계; 및 (ⅳ) 실리콘 웨이퍼에서 유리 기판과 실리콘의 박막층의 분리를 용이하게 하기 위해 구조를 공통 온도(common temperature)로 냉각시키는 단계를 포함한다.
먼저 도 6을 참조하면, 도너 반도체 웨이퍼(120)(예를 들면, 단결정 실리콘)의 주입면(121)은 유리 또는 유리-세라믹 기판(102)에 접합하기에 적합하도록 비교적 평평하고 균일한 주입면(121)을 만들기 위해 연마(polishing), 세정(cleaning), 등으로 준비된다. 설명을 위해, 상기 반도체 웨이퍼(121)는 사실상 단결정 실리콘 웨이퍼이다. 박리층(122)은 상기 주입면(121)이 도너 반도체 웨이퍼(120)의 주입면(121) 아래에 약한 영역(weakened region)을 생성하기 위해 하나 또는 그 이상의 이온 주입 공정을 받아 생성된다. 박리층(122)을 형성하는 어떤 특정한 방법에 제한이 없다 할지라도, 한가지 적당한 방법은 상기 도너 반도체 웨이퍼(120)의 주입면(121)이 도너 반도체 웨이퍼(120)에서 적어도 박리층(122)의 생성을 시작하기 위해 수소 이온 주입 공정을 받는 것이다. 주입 에너지는 대략 300㎚~500㎚ 사이와 같은 일반적인 박리층(122)의 두께를 이루기 위한 종래의 기술을 이용하여 조절될 것이다.
상기 도너 반도체 웨이퍼(120)는 예를 들면, 상기 주입면(121) 위의 수소 이온 농도를 줄인다. 예를 들면, 상기 도너 반도체 웨이퍼(120)는 세척되고 세정되며, 박리층(122)의 주입 도너 표면(121)은 가볍게 산화된다.
도 7 및 도 8을 참조하면, 상기 유리기판(102)은 전기 분해 공정을 이용하여 박리층(122)에 접합 된다. 접합 공정에서, 유리기판(102)(및 이미 완료되지 않았다면 박리층(122))의 적당한 표면 세정이 수행된다. 이후, 상기 중간 구조들은 도 7에 개략적으로 도시된 배열을 이루기 위해 직접 또는 간접적으로 접촉된다. 접촉 전 또는 이후, 도너 반도체 웨이퍼(120), 박리층(122) 및 유리기판(102)을 포함하는 구조(들)는 다른 온도 변화에서 가열된다. 상기 유리기판(102)은 도너 반도체 웨이퍼(120)와 박리층(122)보다 높은 온도로 가열된다. 예를 들면, 유리기판(102)과 도너 반도체 웨이퍼(120)(및 박리층(122)) 사이의 온도차는 상기 차이가 대략 100℃~150℃보다 높을지라도 적어도 1℃이다. 이러한 온도차는 열 변형력(thermal stress) 때문에 이후 반도체 웨이퍼(120)에서 박리층(122)의 분리를 용이하게 하므로 도너 반도체 웨이퍼(120)의 열팽창계수(실리콘의 CTE에 정합 된 것과 같은)와 정합된 열팽창계수(CTE)를 가진 유리가 바람직하다.
유리기판(102)과 도너 반도체 웨이퍼(120) 사이의 온도차가 안정되면, 물리적 압력이 중간 어셈블리에 가해진다. 상기 압력 범위는 대략 1~50psi이다. 더 높은 압력, 예를 들면, 100psi 이상의 압력은 유리기판(102)의 손상을 유발할 것이다.
상기 유리기판(102)과 도너 반도체 웨이퍼(120)는 유리기판(102)의 스트레인점(strain point)의 대략 +/- 150℃ 내의 온도로 취해질 것이다.
다음으로 전압은 예를 들면, (+) 전극의 도너 반도체 웨이퍼(120)와 (-) 전극의 유리기판(102)을 갖는 중간 어셈블리를 가로질러 인가된다. 상기 중간 어셈블리는 얼마 동안(예를 들면, 거의 1시간 또는 그 이하) 상술한 조건에서 유지되고, 상기 전압은 제거되며, 상기 중간 어셈블리는 실온으로 냉각된다.
도 8을 참조하면, 상기 도너 반도체 웨이퍼(120)와 유리기판(102)은 그곳에 접합된 도너 반도체층(120)의 반도체 물질로 형성된 비교적 얇은 박리층(122)을 갖는 유리기판(102)을 얻기 위해 그때 분리되나, 그들이 이미 완벽하게 자유롭지 않을 경우에는 몇 번의 필링(peeling)을 포함한다. 상기 분리는 열 변형력 때문에 박리층(122)의 파손을 통해 이루어진다. 선택적으로 또는 부가적으로, 워터제트 커팅 또는 화학 에칭과 같은 물리적인 압력은 분리를 용이하게 하기 위해 사용될 것이다.
전압 전위의 이용으로 유리기판(102)에 있는 알칼리 또는 알칼리 토류 이온이 반도체/유리 인터페이스에서 유리기판(102)으로 옮겨진다. 특히, 사실상 모든 변경자 (+) 이온들을 포함하는 유리기판(102)의 (+) 이온들은 반도체/유리 인터페이스의 고전압 전위에서 벗어나 이전하여 (1) 반도체/유리 인터페이스와 인접한 유리기판(102)에서 감소된 (+) 이온 농도층(112); 및 (2) 감소된 (+) 이온 농도층(112)과 인접한 유리기판(102)의 증가된 (+) 이온 농도층(112)을 형성한다. 이는 (ⅰ) 알칼리 또는 알칼리 토류 이온 자유 인터페이스(또는 층)(112)가 유리기판(102)에서 생성되고, (ⅱ) 알칼리 또는 알칼리 토류 이온 증가형 인터페이스(또는 층)(114)가 유리기판(102)에서 생성되며, (ⅲ) 산화층(116)이 박리층(122)과 유리기판(102) 사이에 생성되고, 및 (ⅳ) 유리기판(102)이 비교적 낮은 온도에서 열 이용으로 강하게 박리층(122)에 반응하여 접합 되는 다수의 기능을 완수한다.
도 8에 도시된 예시에서, 전기 분해 공정으로 만들어지는 상기 중간 구조는 순차적으로 형성된 벌크 유리기판(118)(유리기판(102)에 형성); 증가된 알칼리 또는 알칼리 토류 이온층(114)(유리기판(102)에 형성); 감소된 알칼리 또는 알칼리 토류 이온층(112)(유리기판(102)에 형성); 산화층(116); 및 박리층(122)을 포함한다.
이전에 형성된 (+) 이온 결핍층(112)은 비록 구조가 전기 분해 공정에서 사용된 온도 예를 들면, GaN층(106)이 단결정 실리콘층(106)에 공급되는 전술한 온도에 비할 만큼 높아진 온도 또는 심지어 전기 분해 공정에서 사용된 온도보다 얼마간 높은 온도로 가열될지라도 일정 시간 동안 안정적이라는 것을 알 수 있다. 높아진 온도에서 형성되면, 높아진 온도에서도 상기 (+) 이온 공핍층(112)은 특히 안정된다. 이러한 생각들은 알칼리 또는 알칼리 토류 이온들이 산화 유리 또는 산화 유리-세라믹에서 단결정 실리콘층(104)으로 되돌아가 확산하는 것을 방지한다. 이는 단결정 실리콘층(104)의 결정 구조에서의 임의의 왜곡을 최소화시키고, 그곳에 형성된 GaN층(106)에서의 결함을 최소화시킨다.
도 9 내지 도 11을 참조하면, GaN층(106)에서의 전위 밀도(dislocation density)를 줄이기 위해서는, 그들 사이의 갈라진 틈(124)(도 9~10)을 구비하는 분리 타일(separate tile)(104A, 104B) 등으로 형성된 단결정 실리콘층(104) 위에 GaN층(106)을 증착하는 게 유용하다. 도 10 및 도 11을 참조하면, 상기 단결정 갈륨 나이트라이드층(106)은 집적된 층(106)이 하나로 되기 위해 갈라진 틈(124)에서 측면 에피택시를 통해 성장한다. 측면 성장에서의 이러한 장점은 단결정 실리콘 타일(104A, 104B)의 크기가 GaN층(106)의 크기에 비해 비교적 작을 때 가장 명확해진다. 하나 또는 그 이상의 실시 예에서, 다수의 단결정 실리콘 타일(104A, 104B) 등의 작은(예를 들면, 마이크로 크기) 아일랜드(island)들은 GaN가 GaN에서의 임의의 전위가 상당히 감소하는 측면 에피택시를 통해 성장하는 곳에 사용된다.
구조(100, 101)를 형성하기 위한 상술한 접근방법은 비교적 대면적(large area) LED 장치를 생산하기 위해 사용된다. 대면적 장치의 이익들 중 하나는 쉬운 히트 싱크(heating sink) 응용이다. 투명기판(102)(특히 유리기판) 위에 있는 단결정 실리콘층(104)이 예를 들면, 사파이어 또는 SiC보다 싸고 크기 때문에 대면적 구조들이 외부 효율을 향상시키기 위해 사용된다. 1000lm(60W 백열전구와 비교하여)를 생성하기 위해, 하나는 반드시 5.88W의 전력(25mA/㎟에서 170lm/W 외부 양자 효율을 고려하여)이 공급되어야 한다. 대략 전력 입력의 30%, 이 예시에서 1.75W는 열을 생성한다. 상기 LED 영역은 일반적인 고전력 LED보다 대략 75배 큰 대략 75㎟(5.88W / 3.13V / 25mA/㎟)이다. 그러나, 상기 대면적은 LED 구조의 공기 냉각을 더 쉽고 더 간단하게 한다.
비록 이곳에 있는 본 발명이 특정 실시 예를 참조하여 기술되었다 할지라도, 이러한 실시 예들은 단지 본 발명의 논리들과 응용들의 실 예일 뿐임을 알 수 있다. 그러므로, 다양한 변경들이 실시 예들로 만들어지고, 다른 배열들이 첨부된 청구항에 의해 정의된 것과 같이 본 발명의 정신과 견해를 벗어나지 않는 범위에서 고안될 것이라는 것을 알 수 있다.
100 : LED 구조 101 : 반도체 구조
102 : 투명기판 104 : 단결정 실리콘층
106 : 단결정 갈륨 나이트라이드층 106A : n 도핑층
106B : p 도핑층 120 : 도너 반도체 웨이퍼
121 : 주입면 122 : 박리층
102 : 투명기판 104 : 단결정 실리콘층
106 : 단결정 갈륨 나이트라이드층 106A : n 도핑층
106B : p 도핑층 120 : 도너 반도체 웨이퍼
121 : 주입면 122 : 박리층
Claims (21)
- 투명기판;
상기 투명기판에 접합 된 단결정 실리콘층; 및
상기 단결정 실리콘층 위에 증착된 단결정 갈륨 나이트라이드층을 포함하는 장치. - 청구항 1에 있어서,
상기 투명기판과 상기 투명기판에 접합 된 단결정 실리콘층은 단결정 실리콘층 위에 단결정 갈륨 나이트라이드층을 성장하기 위해 750℃ 또는 그 이상의 공정 온도를 견디는 게 가능한 것을 특징으로 하는 장치. - 청구항 2에 있어서,
상기 공정 온도는 1000℃ 또는 그 이상인 것을 특징으로 하는 장치. - 청구항 1에 있어서,
상기 단결정 실리콘층은 1 1 1 방향성인 것을 특징으로 하는 장치. - 청구항 1에 있어서,
상기 단결정 실리콘층은 1㎚~130㎚ 두께인 것을 특징으로 하는 장치. - 청구항 1에 있어서,
상기 단결정 실리콘층은 단결정 갈륨 나이트라이드가 성장하는 그 사이에 갈라진 틈을 구비하는 분리 타일로 형성되는 것을 특징으로 하는 장치. - 청구항 1에 있어서,
상기 투명기판은 유리, 유리-세라믹, 및 투명 세라믹으로 구성된 그룹에서 선택된 물질로 형성되는 것을 특징으로 하는 장치. - 청구항 1에 있어서,
상기 투명기판은 순차적으로 벌크층; 증가된 (+) 이온 농도층; 및 감소된 (+) 이온 농도층을 포함하고,
상기 증가된 (+) 이온 농도층은 이전의 결과로서 감소된 (+) 이온 농도층에서 사실상 모든 변경자 (+) 이온들을 포함하며,
도체 또는 반도체 산화층은 기판의 감소된 (+) 이온 농도층과 단결정 실리콘층 사이에 배치되는 것을 특징으로 하는 장치. - 투명기판;
상기 투명기판에 접합된 단결정 실리콘층; 및
상기 단결정 실리콘층 위에서 성장되고, LED를 형성하는 n 도핑층과 p 도핑층을 포함하는 단결정 갈륨 나이트라이드층을 포함하는 LED 구조. - 단결정 실리콘층을 투명기판에 접합하는 단계; 및
상기 단결정 실리콘층 위에 단결정 갈륨 나이트라이드층을 성장하는 단계를 포함하는 반도체 구조 형성 방법. - 청구항 10에 있어서,
상기 단결정 갈륨 나이트라이드층은 유기금속 기상 에피택시, 금속 유기물 화학기상 증착, 분자선 에피택시, 수소물 기상 에피택시, 및 펄스드 레이저 증착 기술 중 하나 또는 그 이상의 공정을 이용하여 성장되는 것을 특징으로 하는 반도체 구조 형성 방법. - 청구항 11에 있어서,
상기 단결정 실리콘층 위에 상기 갈륨 나이트라이드층이 성장할 때 750℃ 또는 그 이상의 온도로 그곳에 결합된 투명기판과 단결정의 온도를 높이는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조 형성 방법. - 청구항 12에 있어서,
상기 온도는 1000℃ 또는 그 이상인 것을 특징으로 하는 반도체 구조 형성 방법. - 청구항 11에 있어서,
상기 단결정 갈륨 나이트라이드층은 펄스드 레이저 증착 기술을 이용하여 성장되는 것을 특징으로 하는 반도체 구조 형성 방법. - 청구항 14에 있어서,
상기 펄스드 레이저 증착 기술은 25℃~700℃ 사이의 온도에서 수행되는 것을 특징으로 하는 반도체 구조 형성 방법. - 청구항 10에 있어서,
하나 또는 그 이상의 갈라진 틈이 하나 또는 그 이상의 인접 타일들 사이에 존재하도록 다수의 단결정 실리콘 타일을 이용하여 상기 단결정 실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조 형성 방법. - 청구항 16에 있어서,
측면 에피택시를 통해 갈라진 틈을 적어도 부분적으로 채우기 위해 적어도 일부의 단결정 갈륨 나이트라이드를 허용하여 인접한 타일들 사이에 적어도 일부의 갈라진 틈을 채우는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조 형성 방법. - 청구항 10에 있어서,
다수의 마이크로 크기의 단결정 실리콘 타일들을 이용하여 단결정 실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조 형성 방법. - 청구항 10에 있어서,
도너 반도체 웨이퍼의 박리층을 생성하기 위해 도너 단결정 실리콘 웨이퍼의 주입면이 이온 주입 공정을 받는 단계;
전기 분해를 이용하여 박리층의 주입면을 투명기판에 결합하는 단계; 및
상기 투명기판에 결합된 단결정 실리콘층을 생성하기 위해 도너 실리콘 웨이퍼에서 박리층을 분리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조 형성 방법. - 청구항 19에 있어서,
상기 결합하는 단계는,
적어도 하나의 상기 투명기판과 도너 실리콘 웨이퍼를 가열하는 단계;
상기 박리층을 통해 상기 투명기판을 직접 또는 간접적으로 상기 도너 실리콘 웨이퍼와 접촉하는 단계; 및
결합을 유도하기 위해 상기 투명기판과 상기 도너 실리콘 웨이퍼에 전압 전위를 인가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조 형성 방법. - 청구항 20에 있어서,
(ⅰ) 상기 도너 실리콘 웨이퍼와 투명기판 사이에 산화층을 형성하고,
(ⅱ) 사실상 모든 변경자 (+) 이온들을 포함하는 투명기판의 (+) 이온들이 도너 실리콘 웨이퍼의 고전압 전위를 피해 이주하도록 접촉, 가열 및 전압을 유지하여 (1) 도너 실리콘 웨이퍼에 인접한 투명기판 내에 감소된 (+) 이온 농도층을 형성하고, (2) 상기 감소된 (+) 이온 농도층에 인접하게 증가된 (+) 이온 농도층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
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