KR20100061700A - 열적으로 강화된 박형 반도체 패키지 - Google Patents

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Abstract

반도체 다이 패키지가 개시된다. 반도체 다이 패키지는 제 1 상부 반도체 다이 표면에 입력 및 제 2 하부 반도체 다이 표면에 출력을 포함하는 반도체 다이를 포함한다. 제 1 리드프레임 표면 및 제 1 리드프레임 표면에 대향하는 제 2 리드프레임 표면을 갖는 리드프레임은 반도체 다이 패키지 내에 위치하며 제 1 상부 반도체 다이 표면과 결합된다. 제 1 클립 표면 및 제 2 클립 표면을 갖는 클립은 제 2 하부 반도체 다이 표면에 결합된다. 외부 몰딩 물질 표면들을 갖는 몰딩 물질은 리드프레임, 클립 및 반도체 다이의 적어도 일부분을 덮는다. 제 1 리드프레임 표면 및 제 1 클립 표면은 몰딩 물질에 의해 노출되며, 제 1 리드프레임 표면, 제 1 클립 표면, 및 몰딩 물질의 외부 몰딩 물질 표면들은 반도체 다이 패키지의 외부 표면들을 형성한다.

Description

열적으로 강화된 박형 반도체 패키지{Thermally enhanced thin semiconductor package}
본 발명은 열적으로 강화된 박형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 다이 패키지들은 반도체 산업 분야에 잘 알려져 있지만, 개선될 여지도 있다. 예를 들면, 무선 전화 등과 같은 전자 장치들은 점점 작아지고 있다. 더 얇은 반도체 다이 패키지들을 만들어 이들을 이러한 전자 장치들 안에 포함시킬 수 있도록 하는 것이 바람직하다. 또한, 종래 반도체 다이 패키지들의 열 방출 특성을 개선하는 것이 바람직할 것이다.
다른 기술적 과제는 이러한 반도체 다이 패키지들을 형성하는 데 있다. 클립(clip)과 리드프레임(leadframe)은 예시적인 반도체 다이 패키지에서 반도체 다이를 사이에 끼울 수 있다. 만약 클립과 리드프레임이 서로, 그리고 반도체 다이와 적절하게 정렬되지 않는다면, 제조된 반도체 다이 패키지는 결함을 가질 수 있으며 재가공이 필요할 수도 있다.
본 발명의 실시예들이 개별적으로 그리고 총체적으로, 이러한 그리고 다른 문제들에 초점을 맞춘 것이다.
본 발명의 실시예들은 반도체 다이 패키지들, 반도체 다이 패키지들을 제조하기 위한 방법, 및 이러한 반도체 다이 패키지들을 이용하는 조립체들(assemblies) 및 시스템들에 관한 것이다.
본 발명의 일 실시예는 반도체 다이 패키지에 관한 것이다. 상기 반도체 다이 패키지는 제 1 상부 반도체 다이 표면에 입력 및 제 2 하부 반도체 다이 표면에 출력을 포함하는 반도체 다이를 포함한다. 제 1 리드프레임 표면 및 상기 제 1 리드프레임 표면에 대향하는 제 2 리드프레임 표면을 갖는 리드프레임은 상기 반도체 다이 패키지 내에 위치하며 상기 제 1 상부 반도체 다이 표면과 결합된다. 제 1 클립 표면 및 제 2 클립 표면을 갖는 클립은 상기 제 2 하부 반도체 다이 표면에 결합된다. 외부 몰딩 물질 표면들을 갖는 몰딩 물질은 상기 리드프레임, 상기 클립 및 상기 반도체 다이의 적어도 일부분을 덮는다. 상기 제 1 리드프레임 표면 및 상기 제 1 클립 표면은 상기 몰딩 물질에 의해 노출되며, 상기 제 1 리드프레임 표면, 상기 제 1 클립 표면, 및 상기 몰딩 물질의 상기 외부 몰딩 물질 표면들은 상기 반도체 패키지의 외부 표면들을 형성한다.
본 발명의 다른 실시예는 반도체 다이 패키지를 형성하기 위한 방법에 관한 것이다. 상기 방법은, 제 1 상부 반도체 다이 표면에 입력 및 제 2 하부 반도체 다이 표면에 출력을 포함하는 반도체 다이를 획득하는 단계, 및 제 1 리드프레임 표면 및 상기 제 1 리드프레임 표면에 대향하는 제 2 리드프레임 표면을 갖는 리드프레임을 상기 반도체 다이에 부착하는 단계를 포함한다. 상기 제 2 리드프레임 표면은 상기 제 1 상부 반도체 다이 표면에 결합된다. 클립은 상기 제 2 하부 반도체 다이 표면에 부착된다. 상기 클립은 제 1 클립 표면 및 제 2 클립 표면을 갖는다. 몰딩 물질은 상기 리드프레임, 상기 클립, 및 상기 반도체 다이의 적어도 일부분의 둘레에 몰딩된다. 몰딩 후에, 상기 제 1 리드프레임 표면 및 상기 제 1 클립 표면은 상기 몰딩 물질에 의해 노출된다. 상기 제 1 리드프레임 표면, 상기 제 1 클립 표면, 및 상기 몰딩 물질의 상기 외부 몰딩 물질 표면들은 상기 반도체 다이 패키지의 외부 표면들을 형성한다.
본 발명의 이러한 그리고 다른 실시예들은 아래에서 더욱 자세히 설명된다.
도 1은 본 발명의 실시예에 따른 반도체 다이 패키지의 상부 사시도를 도시한다.
도 2는 도 1에 도시된 반도체 다이 패키지의 하부 사시도를 도시한다.
도 3은 본 발명의 실시예에 따른 반도체 다이 패키지의 상부 사시도를 도시하며, 몰딩 물질의 윤곽이 도시된다.
도 4는 본 발명의 실시예에 따른 반도체 다이 패키지의 하부 사시도를 도시하며, 몰딩 물질의 윤곽이 도시된다.
도 5는 본 발명의 실시예에 따른 반도체 다이 패키지의 상부 사시도를 도시하며, 몰딩 물질의 일부분이 제거되어 있다.
도 6은 본 발명의 실시예에 따른 반도체 다이 패키지의 하부 사시도를 도시하며, 몰딩 물질의 일부분이 제거되어 있다.
도 7은 본 발명의 실시예에 따른 반도체 다이 패키지의 측면 단면도를 도시한다.
도 8은 본 발명의 실시예에 따른 반도체 다이 패키지의 정면 단면도를 도시한다.
도 9는 본 발명의 실시예에 따른 반도체 다이 패키지의 확대도를 도시한다.
도 10은 본 발명의 실시예에 따른 반도체 다이 패키지의 평면도를 도시한다.
도 11은 프레임에 부착된 리드프레임 구조물의 상부 사시도를 도시한다.
도 12는 열 방출 클립(thermal drain clip)의 하부 사시도를 도시한다.
도 13은 내부 프레임 다이 부착 패드 영역의 하부 사시도를 도시한다.
도 14는 열 방출 클립이 부착된 조립된 프레임의 하부 사시도를 도시한다.
도 15는 열 방출 클립이 부착된 조립된 프레임의 상부 사시도이다.
도 16은 몰딩 후의, 열 방출 클립이 부착된 조립된 프레임의 상부 사시도이다.
도 17은 몰딩 후의, 열 방출 클립이 부착된 조립된 프레임의 하부 사시도이다.
도 18은 조립 및 몰딩 후의, 본 발명의 실시예의 측면 단면도이다.
도 19a 내지 도 19c는 다이 본딩 및 레이아웃들을 도시한다.
도 20a 내지 도 20k는 제조되고 있는 반도체 다이 패키지의 일부분들을 도시한다.
도 21은 트렌치형 게이트(trenched gate)를 갖는 수직 MOSFET을 포함하는 반도체 다이를 도시한다.
도면들에서, 동일한 번호는 동일한 요소들을 가리키며, 동일한 요소들에 대한 설명은 일부 예들에서 반복되지 않을 수 있다.
본 발명의 일 실시예는 반도체 다이 패키지에 관한 것이다. 반도체 다이 패키지는 제 1 상부 반도체 다이 표면에 입력(예컨대, 소스 영역) 및 제 2 하부 반도체 다이 표면에 출력(예컨대, 드레인 영역)을 포함하는 반도체 다이를 포함한다. 제 1 리드프레임 표면 및 제 1 리드프레임 표면에 대향하는 제 2 리드프레임 표면을 갖는 리드프레임은 반도체 다이 패키지 내에 위치하며 제 1 상부 반도체 다이 표면과 결합된다. 제 1 클립 표면 및 제 2 클립 표면을 갖는 클립(예컨대, 방출 클립(drain clip))은 제 1 하부 반도체 다이 표면에 결합된다. 외부 몰딩 물질 표면들을 갖는 몰딩 물질은 리드 프레임, 클립 및 반도체 다이의 적어도 일부분을 덮는다. 제 1 리드프레임 표면 및 제 1 클립 표면은 몰딩 물질에 의해 노출되며, 제 1 리드프레임 표면, 제 1 클립 표면 및 몰딩 물지의 외부 몰딩 물질 표면들은 반도체 다이 패키지의 외부 표면을 형성할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 다이 패키지(10)의 상부 사시도를 도시한다. 반도체 다이 패키지(10)은 소스 리드 구조물(214(a)) 및 게이트 리드 구조물(214(b))을 포함하는 리드프레임(214)을 포함한다. 소스 리드 구조물(214(a))는 소스 패드(14), 노출된 소스 표면(14(a)), 및 소스 리드들(12)을 포함한다(상기 노출된 소스 표면(14(a))은 제 1 리드프레임 표면의 적어도 일부분의 예일 수 있다). 또한, 리드프레임(214)은 게이트 리드(11)를 포함하는 게이트 리드 구조물을 포함할 수 있다. 또한, 노출된 열 클립(15)이 도시되며, 도 2를 참조하여 아래에서 더욱 자세히 설명될 것이다. 몰딩 물질(13)은 리드 프레임(214), 클립(215), 및 리드프레임(214)과 클립(15) 사이에 놓인 반도체 다이(미 도시)의 적어도 일부분 상에 형성될 수 있다. 몰딩 물질(13)은 에폭시 기반의 몰딩 물질을 포함하는 임의의 적절한 물질을 사용하여 형성될 수 있다. 필요하다면, 히트싱크(hearsink)(미 도시)가 열 방출 특성을 개선하기 위하여 표면(14(a))의 상부 상에 배치될 수 있다.
도 1에 도시된 바와 같이, 반도체 다이 패키지(10)의 몰딩 물질(13)의 상부 외부 표면은 노출된 소스 패드 표면(14(a))과 실질적으로 동일 평면에 배치되고 노출된 소스 패드 표면(14(a))을 노출시킨다. 또한, 본 예에서, (게이트 리드(11)뿐만 아니라) 소스 리드들(12)의 연장부들도 몰딩 물질(13)에 의해 노출된다. 따라서, 패키지의 최상부 표면은 노출된 소스 표면(14(a)) 및 몰딩 물질(13)의 상부 외부 표면에 의해 적어도 부분적으로 형성될 수 있다. 이러한 특별한 구성은 좋은 열 방출 특성을 갖는 매우 얇은 반도체 다이 패키지를 달성한다. 열은 게이트 리드(11), 소스 리드(12) 및 노출된 열 클립(15)을 통해 방출될 수 있다.
도 2는 도 1에 도시된 반도체 다이 패키지(10)의 하부 사시도를 도시한다. 도시된 바와 같이, 열 클립(15)의 하부 클립 표면(15(a))은 몰딩 물질(13)에 의해 노출될 수 있다(하부 클립 표면(15(a))은 제 1 클립 표면의 예일 수 있다). 하부 클립 표면(15(a))은 몰딩 물질(13)의 하부 표면과 실질적으로 동일 평면에 위치할 수 있다. 또한, 반도체 다이 패키지(10)가 인쇄 회로 기판 등에 장착될 수 있도록, 리드들(11, 12)의 단부들은 하부 클립 표면(15(a))과 실질적으로 동일 평면에 위치할 수 있다.
도 2에 도시된 실시예에서, 리드들(11, 12)은 반도체 다이 패키지(10)의 일 단부로부터 몰딩 물질(13)의 바깥으로 연장될 수 있으며, 클립(15)의 일부분은 반도체 다이 패키지(10)의 대향 단부로부터 몰딩 물질(13)의 바깥으로 연장될 수 있다. 따라서, 도 2에 도시된 패키지(10)는 리드 패키지(leaded package)이다. 그러나, 본 발명의 다른 실시예들에서, "리드 없는(leadless)" 패키지들도 제조될 수 있다. 리드 없는 패키지들도 리드들을 포함할 수 있지만, 리드들은 몰딩 물질(13)의 측면 표면들로부터 전혀 또는 인지할 수 있을 정도로 연장되지 않을 수 있다.
도 3은 도 1에 도시된 반도체 다이 패키지의 상부 사시도이며, 몰딩 물질의 윤곽은 점선으로 도시된다. 도 4는 도 1에 도시된 반도체 다이 패키지의 하부 사시도이며, 몰딩 물질의 윤곽은 점선으로 도시된다. 도 3 및 도 4는 게이트 리드 구조물(11) 및 소스 리드 구조물(12)을 포함하는 리드프레임을 더욱 명확하게 도시한다. 게이트 리드 구조물(11) 및 소스 리드 구조물(12)은 서로 전기적으로 절연된다.
반도체(예컨대, 실리콘) 다이(32)는 리드프레임과 열 방출 클립(15) 사이에 끼워진다. 열 클립(15) 및 리드프레임은 반도체 다이 패키지(10)에서 반도체 다이(32)의 출력 영역에 전기적으로 결합될 수 있다.
리드 프레임(214) 및 열 방출 클립(15)은 구리, 알루미늄, 귀금속들 및 이들의 합금들을 포함하는 임의의 적절한 전기적 도전성 물질로 형성될 수 있다. 또한, 리드프레임 및 열 방출 클립(15)은 솔더링-가능 층들(solderable layers)(예컨대, 언더범프 야금층들(underbump metallurgy layers))로 도금될 수 있다.
본 발명의 바람직한 실시예들에 따라서 반도체 패키지들에 사용되는 반도체 다이들은 수직 전력 트랜지스터들을 포함한다. 수직 전력 트랜지스터들은 VDMOS 트랜지스터들을 포함한다. VDMOS 트랜지스터는 확산에 의해 형성되는 둘 이상의 반도체 영역들을 갖는 MOSFET이다. 이것은 소스 영역, 드레인 영역 및 게이트를 갖는다. 상기 소자는 소스 영역과 드레인 영역이 반도체 다이의 대향 표면들에 위치한다는 점에서 수직이다. 게이트는 트렌치형 게이트 구조물 또는 평면형 게이트 구조물일 수 있으며, 소스 영역과 동일한 표면에 형성된다. 트렌치형 게이트 구조물들이 평면형 게이트 구조물들에 비해 폭이 좁고 적은 면적은 차지하기 때문에, 트렌치형 게이트 구조물들이 바람직하다. 동작 중에, VDMOS 소자에서 소스 영역으로부터 드레인 영역으로 흐르는 전류는 다이 표면들에 실질적으로 수직하다. 트렌치형 게이트를 갖는 수직 MOSFET을 포함하는 반도체 다이(800)의 예는 도 21에 도시된다. 반도체 다이 내에 존재할 수 있는 다른 소자들은 다이오드들, BJT(bipolar junction transistors) 및 다른 종류의 전기 소자들을 포함할 수 있다.
이제, 도 3을 참조하면, 리드프레임(214)의 일부분은 식각되어 몰딩 물질(13)이 리드프레임에 고정(lock)되게 할 수 있다. 도 3에 도시된 바와 같이, 게이트 리드 구조물(11)은 게이트 패드(31) 및 고정(locking)을 위해 부분적으로 식각된 영역(31(a))을 갖는다. 소스 리드 구조물(214(a))은 노출된 소스 패드 표면(14(a))을 갖는 노출된 소스 패드(14)를 갖는다. 소스 패드 표면(14(a))도 몰드 고정(mold locking)을 위해 부분적으로 식각된 영역(34)에 의해 한정된다. 소스 패드 표면(14(a))은 소스 패드(14)의 다른 부분들로부터 돌출된 돌출 영역의 일부분일 수 있다.
도 4에 도시된 바와 같이, 방출 클립(15)도 부분적으로 식각될 수 있으며, 몰딩 물질(13)이 방출 클립(15)에 고정되게 하기 위해 부분적으로 식각된 영역(311)을 가질 수 있다. 방출 패드 표면(15(a))은 소스 패드의 다른 부분으로부터 돌출된 돌출 영역의 일부분일 수 있다.
임의의 적절한 식각 공정이 리드프레임 및/또는 클립(15)을 식각하는 데 사용될 수 있으며, 식각은 임의의 적절한 깊이로 이루어질 수 있다. 적절한 식각 공정들은 습식 또는 건식 식각 공정들을 포함할 수 있다. 일부 실시예들에서, 리드 프레임은 리드프레임의 두께의 약 절반정도 식각될 수 있다. 식각된 리드프레임은 이러한 환경 하에서 절반-식각된 것을 특징으로 할 수 있다.
도 5는 몰딩 물질(13)의 일부분이 제거된 반도체 다이 패키지(10)의 상부 사시도를 도시한다. 도시된 바와 같이, 몰딩 물질(13)은 소스 패드 표면(14(a))을 덮지 않고 리드프레임(214)의 부분적으로 식각된 영역들(31(a), 34)을 형성하는 턱들(ledges)을 덮을 수 있다. 몰딩 물질(13)의 상부 외부 표면은 소스 패드 표면(14(a))과 실질적으로 동일 평면에 위치할 수 있다. 도 1에 도시된 바와 같이, 몰딩 물질(13)은 게이트 패드(31)의 상부 표면(31(b))을 덮을 수 있다. 그러나, 게이트 패드(31)의 상부 표면(31(b))은 본 발명의 다른 실시예들에서 노출될 수 있다.
도 6은 몰딩 물질(13)의 일부분이 제거된 반도체 다이 패키지의 하부 사시도를 도시한다. 도 6은 클립(15)의 부분적으로 식각된 영역(311)을 더욱 명확하게 도시한다. 몰딩 물질(13)은 부분적으로 식각된 영역(311)의 표면들을 덮을 수 있지만, 방출 표면(15(a))를 덮지 않는다. 방출 표면(15(a))은 몰딩 물질(13)의 하부 외부 표면과 실질적으로 동일 평면에 위치할 수 있다. 또한, 도시된 바와 같이, 클립(15)은 몰딩 물질(13)을 클립에 고정시키는 것을 향상시키기 위해 측면 홈들(lateral grooves)(127)을 가질 수 있다.
도 7은 반도체 다이 패키지의 단면도이다. 도 7은 반도체 다이(32)의 제 1 표면(32(a))을 소스 패드(14)에 결합시키는 솔더 범프들(76)을 더욱 명확하게 도시한다. 솔더 페이스트(99)는 솔더 범프들(76) 및 소스 패드(14)와 접촉할 수 있다. 또한, 반도체 다이(32)는 방출 클립(15)에 결합되는 제 2 표면(32(b))을 포함할 수 있다. 또한, 솔더는 방출 클립(15)의 제 2 표면(15(b))을 반도체 다이(32)의 제 2 표면(32(b))에 결합시키는데 사용될 수 있다. 몰딩 물질(13)은 소스 패드(14)의 상부 제 1 표면(14(a)) 및 클립(15)의 하부 표면을 덮지 않으며, 부분적으로 식각된 영역(311)에 추가로 채워져 몰딩 물질이 방출 클립(15)에 고정되게 할 수 있다. 또한, 도 7에 도시된 바와 같이, 클립(15)의 하부 표면(15(a))은 몰딩 물질913)의 하부 표면과 실질적으로 동일 표면에 위치한다. 본 예에서, 소스 리드들912)은 반도체 다이 패키지의 한 쪽으로부터 연장되지만, 방출 클립(15)은 반도체 다이 패키지의 다른 쪽으로부터 연장된다.
솔더 범프들(76)과 솔더 페이스트(99)는 본 발명의 일부 실시예들에서 상이한 용융 온도를 가질 수 있으며, Pb 기반의 솔더 및 무연 솔더 물질을 포함하는 임의의 적절한 솔더 물질이 사용될 수 있다. 또한, 도전성 에폭시와 같은 다른 종류의 도전성 접착제들이 패키지(10) 내의 부품들을 서로 전기적으로 기계적으로 결합시키는데 사용될 수 있다.
도 8은 도 7의 반도체 다이 패키지(10)의 전면 단면도를 도시한다. 도 8은 소스 패드(14)의 부분적으로 식각된 영역(34), 및 몰딩 고정을 위해 제공되는 부분적으로 식각된 영역(34) 내에 채워진 몰딩 물질(13)을 추가적으로 도시한다.
도 9는 상술된 리드프레임(214), 몰딩 물질(13), 반도체 다이(32), 및 클립(15)의 확대도를 도시한다.
도 10은 반도체 다이 패키지(10)의 평면도를 도시한다.
이제, 상술된 반도체 다이 패키지를 형성하기 위한 방법이 설명될 수 있다. 일 실시예에서, 상기 방법은, 제 1 상부 반도체 다이 표면에 입력 및 제 2 하부 반도체 다이 표면에 출력을 포함하는 반도체 다이를 획득하는 단계, 및 제 1 리드프레임 표면 및 상기 제 1 리드프레임 표면에 대향하는 제 2 리드프레임 표면을 갖는 리드프레임을 상기 반도체 다이에 부착하는 단계를 포함할 수 있다. 상기 제 2 리드 프레임 표면은 상기 제 1 상부 반도체 다이 표면에 결합된다. 제 1 클립 표면 및 제 2 클립 표면을 갖는 클립은 상기 반도체 다이가 상기 제 2 리드프레임 표면에 부착되기 전에 또는 후에 상기 반도체 다이에 부착된다. 여하튼, 상기 제 2 클립 표면은 상기 제 2 하부 반도체 다이 표면에 결합되고, 몰딩 물질은 상기 리드프레임, 상기 클립, 및 상기 반도체 다이의 적어도 일부분의 둘레에 몰딩되고, 몰딩 후에, 상기 제 1 리드프레임 표면 및 상기 제 1 클립 표면은 상기 몰딩 물질에 의해 노출되고, 상기 제 1 리드프레임 표면, 상기 제 1 클립 표면, 및 상기 몰딩 물질의 외부 몰딩 물질 표면들은 상기 반도체 다이 패키지의 외부 표면들을 형성한다.
리드프레임은 임의의 적절한 선행(precursor) 구조물로부터 획득될 수 있으며, 상기 선행 구조물은 스탬핑, 식각, 또는 이러한 공정들의 임의의 적절한 조합을 포함하는 임의의 적절한 공정에 의해 형성될 수 있다. 도 11은 본 발명의 실시예에 따른 리드프레임 선행 구조물(111)의 상부 사시도를 도시한다. 이것은 프레임(112)에 부착된 리드프레임 선행 구조물(111)의 제 1 단부에서 상승된 앤빌(lifted anvil)(113)을 포함한다. 프레임(112)은 몰딩을 위한 프레임 윈도우(1111)를 정의할 수 있다. 앤빌(113)의 상부 표면은 다른 평면에 위치할 수 있으며, 프레임(112)의 상부 표면에 비해 아래에 위치할 수 있다. 수평 슬롯(1112)은 앤빌(113)의 방향에 평행하고, 2개의 수직 로케이터 슬롯들(1113)은 수평 슬롯(1112)의 대향 단부들에 위치한다. 수직 슬롯들(1113)은 열 방출 클립의 후크 포지셔닝(hook positioning)을 위해 사용될 것이다.
또한, 리드프레임 선행 구조물(1111)은 소스 패드(14) 및 통합 소스 리드들(12)을 포함하는 소스 리드 구조물, 및 게이트 패드(31) 및 통합 게이트 리드(11)를 포함하는 게이트 리드 구조물을 포함하며, 이들은 상기 제 1 단부에 대향하는 제 2 단부에서 타이 바들(tie bars)(118)을 통해 프레임(112)에 부착된다. 앞의 도면들에서와 같이, 부분적으로 식각된 영역들(34 및 31(a))이 소스 패드(14)와 게이트 패드(31)에 각각 도시된다.
도 12는 방출 클립(15)의 사시도를 도시한다. 이것은 방출 클립 표면(15(a)), 및 몰드 고정을 위해 홈이 파인 영역들(127), 그리고 싱귤레이션 공정에서 컷팅(cutting)을 위한 릴리프 슬롯(relief slot)(126)을 포함한다. 또한, 이것은 열 클립 패드(124)로부터 연장되는 열 클립 로케이터 후크(thermal clip locator hook)(125)를 포함한다. 방출 클립(15)은 식각 및 스탬핑을 포함하는 임의의 적절한 공정에 의해 형성될 수 있다.
도 13은 도 11의 리드프레임 선행 구조물(111)을 뒤집어 도시한다. 도 13은 앤빌(113) 상에 클립(15)을 위한 지지 영역(1216)을 도시한다. 솔더 페이스트(1215)는 지지 영역(1216) 상에 배치된다. 또한, 솔더 페이스트(99)는 게이트 패드 및 소스 패드의 내부 표면들 상에 적층된다. 또한, 평평한 프레임 표면(1213)은 리드프레임 선행 구조물(111) 내에 존재한다.
도 14는 열 방출 클립이 부착된 조립된 프레임의 하부 사시도를 도시한다. 도 15는 방출 클립이 부착된 조립된 프레임의 상수 사시도를 도시한다. 또한, 도 15는 열 다이 부착 클립 패드(thermal die attach clip pad)(159)를 도시한다. 도 18은 도 16 및 도 17에 도시된 조립체의 단면도를 도시한다. 도 18은 다이(32)를 방출 클립(15)에 결합시키는 도전성 접착제(예컨대, 솔더)(186) 및 클립(15)과 앤빌(113) 사이의 셋팅 포인트(1710)를 추가적으로 도시한다.
도 14에 도시된 바와 같이, 클립(15)은 후크(125)가 수평 슬롯(1112) 안에 들어가도록 소스 및 게이트 패드들 상에 배치될 수 있다. 수직 슬롯들(1113)을 한정하는 대향 에지들은 후크(125)의 측방향 움직임을 제한하며, 그에 따라 소스 및 게이트 패드들(14, 31)에 대하여 클립(15)의 측방향 및 수직 위치를 안정화할 수 있다(도 15 참조). 앞의 도면들에 도시된 바와 같이, 반도체 다이(32)는 소스 및 게이트 패드들(14, 32)과 방출 클립(15) 사이에 끼워진다. 반도체 다이(32)는 종래 솔더 증착 공정들을 사용하여 솔더로 범프되었을 수 있다.
도 16 및 도 17에 도시된 바와 같이, 반도체 다이(32)를 선행 구조물(111) 및 클립(15)에 부착한 후에, 몰딩 물질(113)은 반도체 다이(32)분, 선행 구조물(111) 내의 프레임(214), 및 클립(15)의 적어도 일부분을 덮도록 형성될 수 있다. 도 16에 도시된 바와 같이, 소스 패드(14), 게이트 리드(11), 및 소스 리드들(12)의 상부 표면들은 몰딩 물질(13)에 의해 노출되며, 몰딩 물질(13)의 상부 외부 표면과 실질적으로 동일 평면에 위치할 수 있다. 도 17에 도시된 바와 같이, 방출 클립(15)의 하부 표면은 몰딩 물질(13)의 하부 표면과 실질적으로 동일 평면에 위치할 수 있다. 몰딩 물질(13)은 리드프레임 선행 구조물(111)에 의해 형성되는 프레임 윈도우(179) 내에 놓인다.
몰딩은 임의의 적절한 몰딩 툴(tool) 또는 몰딩 공정을 사용하여 이루어질 수 있다. 예시적인 실시예에서, 몰딩 툴은 2개의 몰딩 다이들을 가질 수 있으며, 몰딩 다이들의 표면들은 리드프레임 및 클립의 표면들과 접촉하여 몰딩 공정 동안 리드프레임 및 클립의 표면들이 몰딩 물질에 의해 덮이지 않을 수 있다. 임의의 적절한 몰딩 온도들 및 압력들이 본 발명의 실시예들에서 사용될 수 있다.
몰딩 후에, 도 16 및 도 17을 참조하면, 슬롯들(124)을 갖는 클립(150)의 일부분뿐만 아니라 리드들(11, 12)은 톱 등으로 컷팅될 수 있다. 그 후, 리드들(11, 12)은 반도체 다이 패키지를 형성하기 위해 (이미 구부러지지 않았다면) 구부러질 수 있다.
하나의 반도체 다이 패키지가 도시되었지만, 반도체 다이 패키지는 어레이로 형성될 수 있다.
도 19a 및 도 19b는 도 16 내지 도 18에 도시된 것들과 같은 조립체들의 평면도들을 도시하며, 여기서 다이 크기가 서로 다르다. 도 19a는 2.66 mm x 3.66 mm의 크기를 갖는 다이를 도시한다. 도 19b는 4 mm x 4 mm의 크기를 갖는 다이를 도시한다. 따라서, 도 19a 및 19b에 도시된 바와 같이, 본 발명의 실시예들은 임의의 적절한 다이 크기 또는 다이 종류를 포함할 수 있다.
도 20a 내지 도 20k는 제조되고 있는 반도체 다이 패키지의 일부분들을 도시한다. 도 20a 내지 도 20k의 단계들의 대부분은 위에서 설명되었으며, 상기 설명들은 여기에서도 적용될 수 있다.
도 20a 내지 20k는 다음을 도시한다: 도 20a는 열 방출 클립(15)을 도시한다; 도 20b는 다이(32)가 소프트 솔더 및 (리플로우(reflow)를 사용하는) 다이 부착 공정을 사용하여 열 방출 클립(15)에 부착되는 것을 도시한다; 도 20c 및 도 20d는 싱귤레이션되고, 클립(15) 및 다이(32) 결합이 리드프레임 선행 구조물(111) 위로 배치된 후에 형성되는 구조물을 도시한다; 도 20e는 리플로우 공정이 수행된 후에 형성되는 구조물을 도시하며, 다이(32), 클립(15) 및 선행 구조물9111)은 함께 결합된다; 도 20f는 박막 보조 몰딩 공정이 수행된 후에 형성되는 구조물을 도시하며, 그에 따라 몰딩 물질(13)은 패키지의 선택된 부품들의 둘레에 형성된다; 도 20g는 워터 제트 디플래시 공정(water jet deflash process)이 수행된 후에 형성되는 구조물을 도시한다; 도 20h는 레이저 마킹 공정이 수행된 후에 형성되는 구조물을 도시하며, 그에 따라 다이 패키지는 식별 목적으로 레이저 마킹될 수 있다; 도 20i는 싱귤레이션 공정이 수행된 후에 형성되는 구조물을 도시하며, 그에 따라 패키지는 어레이 내의 다른 패키지들과 분리될 수 있다; 도 20j는 단위 테스트 공정이 수행된 후에 형성되는 구조물을 도시한다; 도 20k는 포장 및 배송 단계 바로 전에 형성되는 구조물을 도시한다.
본 발명의 실시예들은 여러 가지 장점들을 갖는다. 본 발명의 실시예들은 다음의 장점들 중 일부 또는 전부 가질 수도 있고, 또는 다음의 장점들을 가지지 않을 수도 있다. 첫째로, 리드프레임 및 클립의 일부분들을 몰딩 물질을 통해 노출시킴으로써, 패키지는 상당히 얇으며, 무선 전화, PDA 등과 같은 얇은 장치에 사용될 수 있다. 둘째로, 클립 및 리드프레임의 더 넓은 표면들이 노출되기 때문에, 열은 본 발명의 실시예에 따르는 반도체 다이 패키지 내의 반도체 다이로부터 쉽게 발산될 수 있다. 셋째로, 더 큰 크기를 갖는 다이들도 동일한 표준 면적(footprint)을 사용하여 장착될 수 있다. 넷째로, 위에서 설명하였다시피, 클립은 후크를 사용하여 다이 및 리드프레임과 적절하게 정렬될 수 있으며, 그에 따라 제조하는 동안에 잠재적인 정렬 오류들을 감소시킬 수 있다. 다섯째로, 사전-도금된 프레임이 사용되는 경우, 디플래시 공정 및 도금 공정은 필요하지 않다. 여섯째로, 본 발명의 실시예들은 유동적이며, 구리 스터드 범핑(copper stud bumping) 및 무전해 NiAu 범프들 모두 사용할 수도 있다. 이러한 범프들은 상술된 다이들 상에 존재할 수 있다. 일곱째로, 본 발명의 실시예들은 강건하며, 자동차 어플리케이션들과 같은 어플리케이션들에서 사용될 수 있다. 여덟째로, 패키지의 양쪽 면들이 몰드 캐비티(mold cavity)의 표면들과 금속-대-금속으로 접촉할 수 있기 때문에, 박막 보조 몰드 공정을 사용할 필요가 없다.
본 명세서에서 사용되는 바와 같이, "상부" 및 "하부" 표면들은 본 발명의 실시예들에 따르는 반도체 다이 패키지들이 장착되는 회로 기판에 대한 상대적인 관점에서 사용된다. 이러한 위치 용어들은 이러한 패키지들의 절대 위치들을 나타낼 수도 있고, 또는 그렇지 않을 수도 있다.
상술된 반도체 다이 패키지들은 패키지들이 상부에 장착되는 회로 기판들을 포함하는 전기적 조립체들로 사용될 수 있다. 또한, 이들은 전화, 컴퓨터 등과 같은 시스템에서 사용될 수 있다.
"하나(a, an)" 및 "상기(the)"와 같은 언어는 구체적으로 다르게 표시되지 않는 한, 하나 이상을 의미하는 것으로 의도된다.
본 명세서에서 사용된 용어들 및 표현들은 설명을 위한 용어로서 사용되며 한정을 위한 용어로 사용된 것이 아니며, 이러한 용어들 및 표현들을 사용함으로써 도시되고 설명된 특징들의 등가물들을 배제하고자 하는 의도는 없으며, 다양한 변형들이 청구되는 본 발명의 범위 내에서 가능한 것으로 인식되어야 한다.
또한, 본 발명의 하나 이상의 실시예들의 하나 이상의 특징들은 본 발명의 범위에서 벗어나지 않고 본 발명의 다른 실시예들의 하나 이상의 특징들과 결합될 수 있다.
위에서 언급된 모든 특허들, 특허 출원들, 간행물들, 및 설명들은 이의 전체 내용이 모든 목적을 위해 본 명세서에 참조로서 포함된다. 종래 기술로 인정하는 것은 없다.

Claims (20)

  1. 반도체 다이 패키지로서,
    제 1 상부 반도체 다이 표면에 입력 및 제 2 하부 반도체 다이 표면에 출력을 포함하는 반도체 다이;
    제 1 리드프레임 표면, 및 상기 제 1 리드프레임 표면에 대향하고 상기 제 1 상부 반도체 다이 표면에 결합되는 제 2 리드프레임 표면을 갖는 리드프레임;
    제 1 클립 표면, 및 상기 제 2 하부 반도체 다이 표면에 결합되는 제 2 클립 표면을 갖는 클립; 및
    외부 몰딩 물질 표면들을 가지고 상기 리드프레임, 상기 클립, 및 상기 반도체 다이의 적어도 일부분을 덮는 몰딩 물질;
    을 포함하며, 상기 제 1 리드프레임 표면 및 상기 제 1 클립 표면은 상기 몰딩 물질에 의해 노출되며, 상기 제 1 리드프레임 표면, 상기 제 1 클립 표면, 및 상기 몰딩 물질의 상기 외부 몰딩 물질 표면들은 상기 반도체 다이 패키지의 외부 표면들을 형성하는 것을 특징으로 하는 반도체 다이 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 다이는 수직 소자(vertical device)를 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 리드프레임 표면은 상기 리드프레임의 돌출된 리드프레임 부분을 한정하는 것을 특징으로 하는 반도체 다이 패키지.
  4. 제 3 항에 있어서,
    상기 제 1 클립 표면은 상기 클립의 돌출된 클립 부분을 한정하는 것을 특징으로 하는 반도체 다이 패키지.
  5. 제 3 항에 있어서,
    상기 몰딩 물질의 외부 표면들은 상기 제 1 클립 표면 및 상기 제 1 리드프레임 표면과 실질적으로 동일 평면에 위치하며, 상기 몰딩 물질은 상기 돌출된 리드프레임 부분 및 상기 돌출된 클립 부분의 에지들을 덮는 것을 특징으로 하는 반도체 다이 패키지.
  6. 제 1 항에 있어서,
    상기 반도체 다이는 솔더를 이용하여 상기 리드프레임에 결합되는 것을 특징으로 하는 반도체 다이 패키지.
  7. 제 1 항에 있어서,
    상기 솔더는 고온 솔더 물질(high temperature solder material) 및 저온 솔더 물질(low temperature solder material)을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  8. 제 1 항에 있어서,
    상기 반도체 다이는 트렌치형 게이트(trenched gate)를 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  9. 제 1 항에 있어서,
    상기 리드프레임은 구리 또는 구리 합금을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  10. 제 1 항의 반도체 다이 패키지를 포함하는 시스템.
  11. 반도체 다이 패키지를 형성하기 위한 방법으로서,
    제 1 상부 반도체 다이 표면에 입력 및 제 2 하부 반도체 다이 표면에 출력을 포함하는 반도체 다이를 획득하는 단계;
    제 1 리드프레임 표면, 및 상기 제 1 리드프레임 표면에 대향하는 제 2 리드프레임 표면을 가지는 리드프레임을 상기 반도체 다이에 부착하는 단계로서, 상기 제 2 리드프레임 표면은 상기 제 1 상부 반도체 다이 표면에 결합되는 단계;
    제 1 클립 표면 및 제 2 클립 표면을 갖는 클립을 부착하는 단계로서, 상기 제 2 클립 표면은 상기 제 2 하부 반도체 다이 표면에 결합되는 단계; 및
    상기 리드프레임, 상기 클립, 및 상기 반도체 다이의 적어도 일부분의 둘레에 몰딩 물질을 몰딩하는 단계;
    를 포함하며, 몰딩 후에, 상기 제 1 리드프레임 표면 및 상기 제 1 클립 표면은 상기 몰딩 물질에 의해 노출되며, 상기 제 1 리드프레임 표면, 상기 제 1 클립 표면, 상기 몰딩 물질의 외부 몰딩 물질 표면들은 상기 반도체 다이 패키지의 외부 표면들을 형성하는 것을 특징으로 하는 반도체 다이 패키지 형성 방법.
  12. 제 11 항에 있어서,
    상기 리드프레임을 상기 반도체 다이에 부착하는 단계는, 상기 리드프레임을 상기 반도체 다이에 부착하는 데 솔더를 이용하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 패키지 형성 방법.
  13. 제 11 항에 있어서,
    상기 클립을 상기 반도체 다이에 부착하는 단계는, 상기 클립을 상기 반도체 다이에 부착하는 데 솔더를 이용하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 패키지 형성 방법.
  14. 제 11 항에 있어서,
    상기 리드프레임을 상기 반도체 다이에 부착하기 전에, 상기 제 1 리드프레임 표면을 포함하는 돌출된 부분을 형성하기 위해 상기 리드프레임을 부분적으로 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지 형성 방법.
  15. 제 14 항에 있어서,
    상기 클립을 상기 반도체 다이에 부착하기 전에, 상기 제 1 클립 표면을 포함하는 돌출된 부분을 형성하기 위해 상기 클립을 부분적으로 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지 형성 방법.
  16. 제 14 항에 있어서,
    상기 몰딩하는 단계는, 상기 클립 및 상기 리드프레임의 표면들과 접촉하는 몰딩 다이들을 갖는 몰딩 툴을 이용하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 패키지 형성 방법.
  17. 제 14 항에 있어서,
    상기 반도체 다이는 수직 MOSFET을 포함하는 것을 특징으로 하는 반도체 다이 패키지 형성 방법.
  18. 제 14 항에 있어서,
    상기 리드프레임은 구리를 포함하는 것을 특징으로 하는 반도체 다이 패키지 형성 방법.
  19. 제 14 항에 있어서,
    상기 리드프레임을 상기 반도체 다이에 부착하는 단계는 상기 클립을 상기 반도체 다이에 부착한 후에 이루어지는 것을 특징으로 하는 반도체 다이 패키지 형성 방법.
  20. 제 14 항에 있어서,
    상기 반도체 다이 패키지는 상기 반도체 다이 패키지가 형성될 때 반도체 다이 패키지들의 어레이 내에 속하는 것을 특징으로 하는 반도체 다이 패키지 형성 방법.
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