KR20100051333A - 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지 - Google Patents

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KR20100051333A
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Abstract

본 발명에 따른 반도체 패키지는, 상면에 제1접속패드들이 배치된 제1패드부 영역을 갖고, 상기 상면과 대향하는 하면의 상기 제1패드부 영역과 대칭되는 영역에 제2접속패드들이 배치된 제2패드부 영역을 가지며, 상기 하면의 상기 제2패드부 영역의 외측에 제3접속패드들이 배치된 제3패드부를 갖는 제1기판부 및 상기 제1패드부 영역의 상부로 수납 공간이 형성되게 상기 제1기판부의 상면 가장자리 부분에 배치되며, 상면에 제4접속패드들이 배치된 제4패드부를 갖는 제2기판부를 포함하며, 상기 제4접속패들이 대응하는 상기 제3접속패드들과 연결되게 스택된 다수의 기판; 상기 스택된 기판들의 상기 수납공간에 배치되며, 상기 각 기판들의 상기 제1패드부 영역의 제1접속패드들과 연결되는 제1본딩 패드들이 구비된 제1반도체 칩들; 및 상기 스택된 기판들 상에 배치되며, 상기 각 기판들의 상기 제2패드부 영역의 제2접속패드들과 연결되는 제2본딩 패드들이 구비된 제2반도체 칩들을 포함한다.

Description

반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지{Substrate for fabricating semiconductor package and semiconductor package using the same}
본 발명은 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지에 관한 것으로서, 보다 상세하게는, 반도체 칩의 실장 효율을 높여 전체 두께를 줄일 수 있는 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택된 형태의 반도체 패키지, 즉, 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형 성하는 방법으로 분류할 수 있으며, 상기 스택 패키지들은 스택된 다수의 반도체 칩들 또는 패키지들 간에 형성된 금속와이어, 범프, 핀 또는 관통전극 등을 통하여 전기적으로 연결된다.
한편, 최근에는 동종 또는 이종의 반도체 패키지들을 전기적 연결부재를 매개로 연결하여 스택된 형태로 형성하는 반도체 패키지가 각광받고 있다. 상기 스택된 형태의 반도체 패키지는 기판의 가장자리 부분이 노출되도록 봉지부가 형성된 반도체 패키지들을 스택하고, 상기 스택된 반도체 패키지들의 노출된 기판 부분을 전기적 연결부재로 연결하여 형성한다.
그러나, 종래 스택된 형태의 반도체 패키지는 스택되는 각 반도체 패키지에 구비된 반도체 칩들 및 기판의 두께합이 크기 때문에 스택되는 층수에 제약이 많으며, 신호 전달 경로가 길고 복잡하여 전기적인 신호의 전달이 용이하지 못하다.
또한, 반도체 패키지의 두께를 줄이기 위하여 반도체 칩들의 두께를 줄이는 경우, 반도체 칩들에 휨(Warpage)가 심하게 발생하여 공정 진행이 어려우며, 이에 따라, 반도체 패키지의 두께를 줄이는데 한계가 있다.
본 발명은 반도체 칩의 실장 효율을 높여 전체 두께를 줄일 수 있는 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지 제조용 기판은, 상면에 제1접속패드들이 배치 된 제1패드부 영역을 갖고, 상기 상면과 대향하는 하면의 상기 제1패드부 영역과 대칭되는 영역에 제2접속패드들이 배치된 제2패드부 영역을 가지며, 상기 하면의 상기 제2패드부 영역의 외측에 제3접속패드들이 배치된 제3패드부를 갖는 제1기판부; 및 상기 제1패드부 영역의 상부로 수납 공간이 형성되게 상기 제1기판부의 상면 가장자리 부분에 배치되며, 상면에 제4접속패드들이 배치된 제4패드부를 갖는 제2기판부를 포함한다.
상기 제3패드부의 제3접속패드들과 상기 제4패드부의 제4접속패드들은 대칭적으로 배치된다.
상기 제4접속패드들은 상기 제2기판부의 상면 가장자리 부분에 배치된다.
상기 제1기판부 및 상기 제2기판부는 일체형으로 이루어진다.
상기 제2기판부의 상면에 부착된 제1접착부재를 더 포함한다.
상기 제1패드부 영역 및 상기 제2패드부 영역은 동일한 면적을 갖는다.
또한, 본 발명에 따른 반도체 패키지는, 상면에 제1접속패드들이 배치된 제1패드부 영역을 갖고, 상기 상면과 대향하는 하면의 상기 제1패드부 영역과 대칭되는 영역에 제2접속패드들이 배치된 제2패드부 영역을 가지며, 상기 하면의 상기 제2패드부 영역의 외측에 제3접속패드들이 배치된 제3패드부를 갖는 제1기판부 및 상기 제1패드부 영역의 상부로 수납 공간이 형성되게 상기 제1기판부의 상면 가장자리 부분에 배치되며, 상면에 제4접속패드들이 배치된 제4패드부를 갖는 제2기판부를 포함하며, 상기 제4접속패들이 대응하는 상기 제3접속패드들과 연결되게 스택된 다수의 기판; 상기 스택된 기판들의 상기 수납공간에 배치되며, 상기 각 기판들의 상기 제1패드부 영역의 제1접속패드들과 연결되는 제1본딩 패드들이 구비된 제1반도체 칩들; 및 상기 스택된 기판들 상에 배치되며, 상기 각 기판들의 상기 제2패드부 영역의 제2접속패드들과 연결되는 제2본딩 패드들이 구비된 제2반도체 칩들을 포함한다.
상기 제1반도체 칩 및 상기 제2반도체 칩은 각각 플립 칩 본딩된다.
상기 스택된 기판들의 상기 제2기판부 상면과 상기 제1기판부 하면 간에 개재된 제1접착부재를 더 포함한다.
상기 스택된 기판들 중 상부에 배치되는 기판의 제1패드부 영역에 배치된 상기 제1반도체 칩과 하부에 배치되는 기판의 제2패드부 영역에 배치된 상기 제2반도체 칩들 간에 개재된 제2접착부재를 더 포함한다.
상기 스택된 기판들 중 최상부에 배치된 기판의 하면에 상기 제2반도체 칩들 및 제3접속패드들을 덮게 형성된 캡핑막을 더 포함한다.
상기 스택된 최하부에 배치된 기판과 전기적으로 연결되게 상기 스택된 기판들이 실장되며 상면에 제5접속패드를 갖는 모듈 기판을 더 포함한다.
상기 모듈 기판에 부착된 외부접속단자를 더 포함한다.
상기 모듈 기판 상에 상기 스택된 기판들을 감싸는 봉지부를 더 포함한다.
상기 스택된 기판들 중 최하부에 배치된 기판의 상기 수납공간에 배치되며, 상기 모듈 기판의 제5접속패드들과 연결되는 제3본딩 패드들이 구비된 제3반도체 칩을 더 포함한다.
상기 각 제3패드부의 제3접속패드들과 상기 각 제4패드부의 제4접속패드들은 대칭적으로 배치된다.
상기 제1기판부 및 상기 제2기판부는 일체형으로 이루어진다.
상기 제1패드부 영역 및 상기 제2패드부 영역은 동일한 면적을 갖는다.
상기 제1 및 제2반도체 칩들은 이종 반도체 칩들이다.
본 발명은 복수의 반도체 칩들이 배치되게 수납공간을 가지며 상호 전기적으로 연결되는 반도체 패키지용 기판을 스택하여 스택된 형태의 반도체 패키지를 형성함으로써 반도체 패키지의 전체 두께를 줄일 수 있다.
또한, 범프를 통하여 반도체 칩들과 기판들 간에 전기적으로 연결되기 때문에 전기적인 신호의 전달 경로를 짧게할 수 있으며 반도체 칩들과 기판들 간의 전기적인 연결을 용이하게 형성할 수 있다.
아울러, 수납 공간 내에 반도체 칩들이 하면이 마주하게 상호 부착됨에 따라 반도체 칩들의 휨을 방지할 수 있어 반도체 칩들의 두께를 줄일 수 있으며, 이에 따라, 전체 반도체 패키지의 두께를 줄일 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지를 다양한 다른 형태로 구현 할 수 있을 것이다.
본 발명에 따른 반도체 패키지 제조용 기판은, 상면에 제1접속패드들이 배치된 제1패드부 영역을 갖고, 상기 상면과 대향하는 하면의 상기 제1패드부 영역과 대칭되는 영역에 제2접속패드들이 배치된 제2패드부 영역을 가지며, 상기 하면의 상기 제2패드부 영역의 외측에 제3접속패드들이 배치된 제3패드부를 갖는 제1기판부; 및 상기 제1패드부 영역의 상부로 수납 공간이 형성되게 상기 제1기판부의 상면 가장자리 부분에 배치되며, 상면에 제4접속패드들이 배치된 제4패드부를 갖는 제2기판부를 포함한다.
또한, 본 발명에 따른 반도체 패키지는, 상면에 제1접속패드들이 배치된 제1패드부 영역을 갖고, 상기 상면과 대향하는 하면의 상기 제1패드부 영역과 대칭되는 영역에 제2접속패드들이 배치된 제2패드부 영역을 가지며, 상기 하면의 상기 제2패드부 영역의 외측에 제3접속패드들이 배치된 제3패드부를 갖는 제1기판부 및 상기 제1패드부 영역의 상부로 수납 공간이 형성되게 상기 제1기판부의 상면 가장자리 부분에 배치되며, 상면에 제4접속패드들이 배치된 제4패드부를 갖는 제2기판부를 포함하며, 상기 제4접속패들이 대응하는 상기 제3접속패드들과 연결되게 스택된 다수의 기판; 상기 스택된 기판들의 상기 수납공간에 배치되며, 상기 각 기판들의 상기 제1패드부 영역의 제1접속패드들과 연결되는 제1본딩 패드들이 구비된 제1반도체 칩들; 및 상기 스택된 기판들 상에 배치되며, 상기 각 기판들의 상기 제2패드부 영역의 제2접속패드들과 연결되는 제2본딩 패드들이 구비된 제2반도체 칩들을 포함한다.
이하에서는, 본 발명의 실시예에 따른 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지를 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 도시한 단면도이며, 도 2a 내지 도 2b는 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 도시한 평면도이다.
도 1 및 도 2a 내지 도 2b를 참조하면, 본 발명에 따른 반도체 패키지 제조용 기판(100)은 몸체로 역할하는 제1기판부(110) 및 제1기판부(110)의 상면(111)으로 돌출되게 배치된 제2기판부(120)를 포함한다.
제1기판부(110)는 상면(111)에 제1접속패드(112)들이 배치된 제1패드부 영역(115)을 갖는다. 제1패드부 영역(115)은 기판(100)의 중앙부에 배치되며, 제1접속패드(112)들은 제1패드부 영역(115)에 부착되는 반도체 칩의 본딩패드 형태에 대응하는 형태로 배치되며, 바람직하게, 매트릭스 형태로 배치된다.
제1기판부(110)는 상면(111)과 대향하는 하면(113)에 제2접속패드(114)들이 배치된 제2패드부 영역(117)을 갖는다. 제2패드부 영역(117)은 상면(111)에 배치된 제1패드부 영역(115)과 대칭되는 제1기판부(110)의 하면(113) 영역에 배치된다. 제2접속패드(114)들은 부착되는 반도체 칩의 본딩패드 형태에 대응하는 형태로 배치되며, 바람직하게, 매트릭스 형태로 배치된다.
제1 및 제2패드부 영역들(115, 117)들은 동일한 면적을 갖고, 제1접속패드(112)들 및 제2접속패드(114)들은 대칭되는 형태로 제1패드부 영역(115) 및 제2패드부 영역(117)에 배치될 수 있으며, 부착되는 반도체 칩의 종류에 따라 다르게 배치될 수 있다.
제1기판부(110)는 하면(113)에 제2패드부 영역(117)의 외측으로 제2패드부 영역(117)을 폐루프 형상으로 둘러싸는 제3접속패드(116)들이 배치된 제3패드부 영역(119)을 갖는다.
제2기판부(120)는 제1패드부 영역(115)의 상부로 수납 공간(H)이 형성되도록 제1기판부(110)의 상면(111)으로 돌출되게 배치된다. 제2기판부(120)는 제1패드부 영역(115)을 폐루프 형상으로 둘러싸게 배치되며, 제2기판부(120)는 제1접속패드(112)들과 인접한 가장자리 부분에 제4접속패드(122)들이 배치된 제4패드부 영역(121)을 갖는다.
제4패드부 영역(121)은 제3패드부 영역(119)과 대칭되는 형태로 배치되며, 제4패드부 영역(121)의 제4접속패드(121)들은 대응하는 제3패드부 영역(119)의 제3접속패드(116)들과 수직적으로 대칭되는 위치에 배치된다.
전기적으로 대응하는 각 제1 내지 제4접속패드(112, 114, 116, 122)들은 제1 및 제2기판부(110, 120)의 내부에 구비된 회로배선(미도시)을 통하여 상호 전기적으로 연결된다.
제1기판부(110) 및 제2기판부(120)는 일체형으로 이루어질 수 있으며, 제2기판부(120)의 상면 가장자리 부분, 즉, 제4패드부 영역(122)의 외측 부분에는 제1접착부재(130)가 부착된다.
도 3은 본 발명의 제1실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도이다.
도 3은 앞서 도 1에 도시 및 설명된 반도체 패키지 제조용 기판과 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3을 참조하면, 본 발명에 따른 반도체 패키지(200)는 상호 스택된 다수의 반도체 패키지 제조용 기판(100)들 및 스택된 상기 기판(110)들 사이 부분의 수납 공간(H)들에 배치된 제1 및 제2반도체 칩(150, 160)들을 포함한다.
기판(100)들, 즉, 상술한 도 1에 도시된 반도체 패키지 제조용 기판(100)들은 상부에 배치되는 기판(100)의 제2기판부(120) 상면에 구비된 제4패드부 영역(121)의 제4접속패드(122)들과 하부에 배치되는 기판(100)의 제1기판부(110) 하면(113)에 구비된 제3패드부 영역(117)의 대응하는 제3접속패드(116)들이 제3범프(124)들을 매개로 전기적으로 연결되게 스택된다. 또한, 기판(100)들은 각 기판(100)의 제2기판부(120) 상면에 구비된 제1접착부재(130)들을 매개로 상호 물리적으로 연결되게 스택된다.
스택된 기판(100)들 사이의 각 수납공간(H)들, 즉, 각 기판(100)의 제2기판부(120)들에 의해 제1기판부(110)들의 상면(111)으로 형성된 각 수납공간(H)들에는 제1 및 제2반도체 칩(150, 160)들이 배치된다.
제1반도체 칩(150)들은 상부에 배치되는 기판(110)의 제1패드부 영역(115)에 배치된 제1접속패드(112)들과 대응하는 위치의 상면 부분에 구비된 다수의 제1본딩패드(152)들을 가지며, 제1반도체 칩(150)들은 제1범프(154)를 매개로 제1본딩패 드(152)들과 대응하는 제1접속패드(112)들이 전기적으로 연결되게 제1기판부(110)의 상면(111)에 플립 칩 본딩된다.
제2반도체 칩(160)들은 하부에 배치되는 기판(110)의 제2패드부 영역(117)에 배치된 제2접속패드(114)들과 대응하는 위치의 상면 부분에 구비된 다수의 제2본딩패드(162)들을 가지며, 제2반도체 칩(160)들은 제2범프(144)를 매개로 제2본딩패드(162)들과 대응하는 제2접속패드(114)들이 전기적으로 연결되게 제1기판부(110)의 하면(113)에 플립 칩 본딩된다.
제1반도체 칩(150)들과 제2반도체 칩(160)들은 수납공간(H)들 내에 각각 하면이 마주보게 배치되며, 제1반도체 칩(150)들과 제2반도체 칩(160)들의 하면들 간에는 물리적인 접착을 강화하기 위하여 제2접착부재(132)가 개재된다.
제1반도체 칩(150)들 및 제2반도체 칩(160)들은 동종의 반도체 칩들이거나, 또는, 이종의 반도체 칩들이며, 수납공간(H) 내에 배치되는 크기를 갖는다면 상호 다른 크기를 가질 수 있다.
도 4는 본 발명의 제2실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도이다.
도 4는 앞서 도 3에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다
도 4를 참조하면, 본 발명에 따른 반도체 패키지(300)는 제1 및 제2반도체 칩(150, 160)들이 부착된 스택된 기판(100)들은 상면에 다수의 제5접속패드(172)가 구비되며, 하면에 볼랜드(174)들이 구비된 모듈 기판(170)의 상기 상면 상에 부착된다.
스택된 기판(100)들 중 최하부에 배치된 기판(100)의 수납공간(H)에는 상면에 제3본딩 패드(192)들이 구비된 제3반도체 칩(190)이 배치되며, 제3반도체 칩(190)은 제3범프(192)를 매개로 모듈 기판(170) 상면의 대응하는 제5접속패드(172)과 연결되어 모듈 기판(170)과 전기적으로 연결된다.
스택된 기판(100)들 중 최하부에 배치된 기판(100)은 제2기판부(120)의 제4패드부 영역(121)에 배치된 제4접속패드(122)들이 모듈 기판(170) 상면의 대응하는 제5접속패드(172)들과 제3범프(192)를 매개로 연결되어 스택된 기판(100)들은 모듈 기판(170)과 전기적으로 연결되며, 제2기판부(120) 상면의 제1접합부재(130)를 매개로 물리적으로 연결된다.
스택된 기판(100)들 중 최상부에 배치되는 기판(100)의 하면(113) 상에는 제2반도체 칩(160) 및 노출된 제3접속패드(116)들을 덮는 제1봉지부(180)가 형성된다.
모듈 기판(170)의 하면에 배치된 볼랜드(174)들에는 외부와의 전기적인 연결을 위하여 솔더볼과 같은 외부접속단자(176)들이 부착된다.
도 5는 본 발명의 제3실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도이다.
도 5는 앞서 도 4에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구 성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5를 참조하면, 본 발명에 따른 반도체 패키지(400)는 스택된 기판(100)들 중 최상부에 배치되는 기판(100)의 하면에 제2반도체 칩(160)을 형성되지 않으며, 상기 최상부에 배치되는 기판(100)의 하면 상에는 노출된 제2접속패드(114)들 및 제3접속패드(116)들을 보호하기 위하여 캡핑막(180)이 형성된다. 상기 최상부에 배치되는 기판(100)의 하면 상에 제2반도체 칩(160)을 형성하지 않는 것은 외부와의 전기적인 연결이 필요한 경우 캡핑막(180)을 제거하고 직접적으로 제2 및 제3접속패드(114, 116)에 전기적인 연결을 형성하기 위함이다.
아울러, 도시되지는 않았지만, 도 4 및 도 5를 참조하면 기판(100)들 사이 영역에는 기판(100)들과 제1반도체 칩(150)들 및 제2반도체 칩(160)들의 전기적으로 연결 부분들을 보호함과 아울러 제1반도체 칩(150)들 및 제2반도체 칩(160)들을 보호하기 위하여 충진재가 개재될 수 있다.
도 6은 본 발명의 제4실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도이다.
도 6은 앞서 도 4에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 6를 참조하면, 본 발명에 따른 반도체 패키지(500)는 모듈(170)의 상면 상에 스택된 제1 및 제2반도체 칩(150, 160)들, 기판(100)들과 제1반도체 칩(150)들 및 제2반도체 칩(160)들의 전기적으로 연결 부분들 및 기판(100)들을 보호하기 위하여 제2봉지부(184)가 형성된다.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지의 제조 방법을 도시한 공정별 단면도이다.
도 7a 내지 도 7d는 앞서 도 1 및 도 3에 도시 및 설명된 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 7a를 참조하면, 제1기판부(110) 및 제2기판부(120)를 포함하는 기판(100)의 제2기판부(120) 상면에 제1접착부재(130)를 형성한다.
이때, 제1기판부(110)는 상면(111)에 제1접속패드(112)들이 배치된 다수의 제1패드부 영역(115), 상면(111)과 대향하는 하면(113)의 제1패드부 영역(115)과 대칭되는 영역에 제2접속패드(114)들이 배치된 다수의 제2패드부 영역(117) 및 하면(113)의 제2패드부 영역(117)들의 외측에 제2패드부 영역(117)을 둘러싸는 제3접속패드(116)들이 배치된 다수의 제3패드부(119)를 갖는다. 또한, 제2기판부(120)는 제1패드부 영역(115)들의 상부로 수납 공간(H)이 형성되게 각 제1패드부 영역(115)들 사이 부분에 제1기판부(110)의 상면(111)으로 돌출되게 배치되며, 상면에 각 제1패드부 영역(115)들을 둘러싸게 제4접속패드(122)들이 배치된 제4패드부(119)를 갖는다.
도 7b를 참조하면, 제1접착부재(130)들이 부착된 기판(100) 상면(111)의 각 수납공간(H)들에 제1패드부 영역(115)의 제1접속패드(112)들과 대응하는 위치의 상면 부분에 제1본딩패드(152)들이 구비된 제1반도체 칩(150)들을 제1범프(154)를 매개로 대응하는 제1접속패드(112)들과 전기적으로 연결되게 부착한다.
이어서, 기판(100) 하면(113)의 제2패드부 영역(117)들에 제2접속패드(114)들과 대응하는 위치의 상면 부분에 제2본딩패드(162)들이 구비된 제2반도체 칩(160)들을 제2범프(164)를 매개로 대응하는 제2접속패드(114)들과 전기적으로 연결되게 부착한다.
도 7c를 참조하면, 제1반도체 칩(150)들 및 제2반도체 칩(160)들이 부착된 기판(100)들을 기판(100)들의 제2기판부(120)들 상면에 배치된 제1접속부재(130)를 매개로 상호 스택한다.
이때, 기판(100)들은 상부에 배치되는 기판(100)의 제2기판부(120)에 배치된 제4접속패드(122)들이 하부에 배치되는 기판(100)의 제1기판부(110)에 배치된 대응하는 제3접속패드(116)들과 제3범프(124)를 매개로 연결되어 상호 전기적으로 연결된다. 또한, 마주하는 제1반도체 칩(150)들 및 제2반도체 칩(160)들 간에 제2접착부재(132)를 개재하여 물리적인 연결을 강화시킨다.
그런 다음, 스택된 기판(100)들을 칩 레벨로 절단하여, 즉, 스택된 기판(100)들을 제2기판부(120)를 경계로 절단한다.
도 7d를 참조하면, 칩 레벨로 절단된 스택된 기판(100)들을 모듈(170)의 상 면 상에 부착하고, 모듈(170)의 하면에 구비된 볼랜드(174)들에 외부접속단자(176)를 부착하여 본 발명에 따른 반도체 패키지의 제조를 완료한다.
이때, 상기 스택된 기판(100)들의 최하부에 부착된 기판(100)의 제4접속패드(122)들 및 제2반도체 칩(160)의 제2본딩패드(162)들은 모듈(170)의 상면에 구비된 대응하는 제5접속패드(172)들과 제3범프(194)들을 매개로 연결되어 상기 스택된 제1 및 제2반도체 칩(150, 160)들을 포함하는 기판(100)들과 모듈(170)은 전기적으로 연결된다.
이상에서와 같이, 본 발명은 복수의 반도체 칩들이 배치되게 수납공간을 가지며 상호 전기적으로 연결되는 반도체 패키지용 기판을 스택하여 반도체 패키지를 형성한다.
이에 따라, 스택된 형태를 갖는 반도체 패키지의 전체 두께를 줄일 수 있으며, 범프를 통하여 반도체 칩들과 기판들 간에 전기적으로 연결되기 때문에 전기적인 신호의 전달 경로를 짧게할 수 있고 반도체 칩들과 기판들 간의 전기적인 연결을 용이하게 형성할 수 있다.
또한, 수납 공간 내에 반도체 칩들이 하면이 마주하게 상호 부착됨에 따라 반도체 칩들의 두께가 줄어들 경우 발생하는 반도체 칩들의 휨을 방지할 수 있어 반도체 칩들의 두께를 줄일 수 있으며, 따라서, 전체 반도체 패키지의 두께를 줄일 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 도시한 단면도.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 도시한 평면도.
도 3은 본 발명의 제1실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도.
도 4는 본 발명의 제2실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도.
도 5는 본 발명의 제3실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도.
도 6은 본 발명의 제4실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지의 제조 방법을 도시한 공정별 단면도.

Claims (19)

  1. 상면에 제1접속패드들이 배치된 제1패드부 영역을 갖고, 상기 상면과 대향하는 하면의 상기 제1패드부 영역과 대칭되는 영역에 제2접속패드들이 배치된 제2패드부 영역을 가지며, 상기 하면의 상기 제2패드부 영역의 외측에 제3접속패드들이 배치된 제3패드부를 갖는 제1기판부; 및
    상기 제1패드부 영역의 상부로 수납 공간이 형성되게 상기 제1기판부의 상면 가장자리 부분에 배치되며, 상면에 제4접속패드들이 배치된 제4패드부를 갖는 제2기판부;
    를 포함하는 반도체 패키지 제조용 기판.
  2. 제 1 항에 있어서,
    상기 제3패드부의 제3접속패드들과 상기 제4패드부의 제4접속패드들은 대칭적으로 배치된 것을 특징으로 하는 반도체 패키지 제조용 기판.
  3. 제 1 항에 있어서,
    상기 제4접속패드들은 상기 제2기판부의 상면 가장자리 부분에 배치된 것을 특징으로 하는 반도체 패키지 제조용 기판.
  4. 제 1 항에 있어서,
    상기 제1기판부 및 상기 제2기판부는 일체형으로 이루어진 것을 특징으로 하는 반도체 패키지 제조용 기판.
  5. 제 1 항에 있어서,
    상기 제2기판부의 상면에 부착된 제1접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조용 기판.
  6. 제 1 항에 있어서,
    상기 제1패드부 영역 및 상기 제2패드부 영역은 동일한 면적을 갖는 것을 특징으로 하는 반도체 패키지 제조용 기판.
  7. 상면에 제1접속패드들이 배치된 제1패드부 영역을 갖고, 상기 상면과 대향하는 하면의 상기 제1패드부 영역과 대칭되는 영역에 제2접속패드들이 배치된 제2패드부 영역을 가지며, 상기 하면의 상기 제2패드부 영역의 외측에 제3접속패드들이 배치된 제3패드부를 갖는 제1기판부 및 상기 제1패드부 영역의 상부로 수납 공간이 형성되게 상기 제1기판부의 상면 가장자리 부분에 배치되며, 상면에 제4접속패드들이 배치된 제4패드부를 갖는 제2기판부를 포함하며, 상기 제4접속패들이 대응하는 상기 제3접속패드들과 연결되게 스택된 다수의 기판;
    상기 스택된 기판들의 상기 수납공간에 배치되며, 상기 각 기판들의 상기 제1패드부 영역의 제1접속패드들과 연결되는 제1본딩 패드들이 구비된 제1반도체 칩 들; 및
    상기 스택된 기판들 상에 배치되며, 상기 각 기판들의 상기 제2패드부 영역의 제2접속패드들과 연결되는 제2본딩 패드들이 구비된 제2반도체 칩들;
    을 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제1반도체 칩 및 상기 제2반도체 칩은 각각 플립 칩 본딩된 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 스택된 기판들의 상기 제2기판부 상면과 상기 제1기판부 하면 간에 개재된 제1접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 7 항에 있어서,
    상기 스택된 기판들 중 상부에 배치되는 기판의 제1패드부 영역에 배치된 상기 제1반도체 칩과 하부에 배치되는 기판의 제2패드부 영역에 배치된 상기 제2반도체 칩들 간에 개재된 제2접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 7 항에 있어서,
    상기 스택된 기판들 중 최상부에 배치된 기판의 하면에 상기 제2반도체 칩들 및 제3접속패드들을 덮게 형성된 캡핑막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 7 항에 있어서,
    상기 스택된 최하부에 배치된 기판과 전기적으로 연결되게 상기 스택된 기판들이 실장되며 상면에 제5접속패드를 갖는 모듈 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 모듈 기판에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 모듈 기판 상에 상기 스택된 기판들을 감싸는 봉지부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 12 항에 있어서,
    상기 스택된 기판들 중 최하부에 배치된 기판의 상기 수납공간에 배치되며, 상기 모듈 기판의 제5접속패드들과 연결되는 제3본딩 패드들이 구비된 제3반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 7 항에 있어서,
    상기 각 제3패드부의 제3접속패드들과 상기 각 제4패드부의 제4접속패드들은 대칭적으로 배치된 것을 특징으로 하는 반도체 패키지.
  17. 제 7 항에 있어서,
    상기 제1기판부 및 상기 제2기판부는 일체형으로 이루어진 것을 특징으로 하는 반도체 패키지.
  18. 제 7 항에 있어서,
    상기 제1패드부 영역 및 상기 제2패드부 영역은 동일한 면적을 갖는 것을 특징으로 하는 반도체 패키지.
  19. 제 7 항에 있어서,
    상기 제1 및 제2반도체 칩들은 이종 반도체 칩들인 것을 특징으로 하는 반도체 패키지.
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