KR20100045603A - 방사선 검출용 센서 및 그 제조 방법 - Google Patents

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Abstract

복수의 띠 형상을 가지며 P형 불순물이 고농도 도핑된 P+ 영역이 상면에 형성되고, 하면의 거의 전면에 N형 불순물이 고농도 도핑된 N+ 영역이 형성된 N형 반도체 기판; 상기 N형 반도체 기판의 상면에 형성된 제1 유전체층; 상기 제1 유전체층 상면에 형성되며, 상기 P+ 영역이 형성하는 복수의 띠 형상마다 각각 하나씩 구비된 복수의 저항층; 상기 저항층 및 제1 유전체층 상에 형성된 제2 유전체층; 상기 제2 유전체층 상면에 형성되며, 상기 P+ 영역이 형성하는 복수의 띠 형상에 수직방향으로 중첩되도록 띠 형상으로 형성된 복수의 제1 금속층; 상기 제2 유전체층 상면에 상기 저항층 마다 하나씩 형성되며 상기 P+ 영역 및 상기 저항층의 일단과 각각 콘택을 형성하는 복수의 제2 금속층; 상기 제2 유전체층 상면에 형성되며 상기 저항층의 타단과 콘택을 형성하는 제3 금속층; 및 상기 N+ 영역의 하면에 형성된 제4 금속층을 포함하는 방사선 검출용 센서가 개시된다.
센서, 입자, 방사선, 하전입자, PN 접합, PIN 다이오드

Description

방사선 검출용 센서 및 그 제조 방법{Sensor for detecting radiation and method of manufacturing the same}
본 발명은 방사선 검출용 센서에 관한 것으로, 더욱 상세하게는 반도체 기판의 양면에 서로 다른 도전형 불순물을 도핑하여 PIN 다이오드를 형성함으로써 기판 전체의 두께를 검출 영역으로 활용하며, 띠 형태로 전극을 구성하여 방사선의 위치 정보를 제공하는 방사선 검출용 센서 및 그 제조 방법에 관한 것이다.
일반적으로 방사선 검출용 센서는 입사하는 방사선이나 하전입자에 의해 생성되는 전자 전공 쌍의 전하량을 측정하여, 방사선들의 위치 또는 에너지를 측정하는 센서이다.
이러한 방사선 검출용 센서는 의료 영상 기기, 비파괴 검사 시의 검출기 등에 적용되어지고 있다.
이러한 방사선 검출용 센서가 전술한 의료 분야, 비파괴 분야 등에 적용되기 위해서는 적은 양의 방사선만으로도 일정 수준 이상의 선명한 영상의 획득이 가능 하여야 한다. 검출용 센서의 검출 성능이 우수하지 못한 경우, 필요한 영상을 얻기 위해 상대적으로 많은 양의 방사선이 필요하다. 따라서 방사선에 대한 장시간 노출이 요구되므로, 이에 따른 신체 건강, 환경 등에 악영향을 미치는 등의 문제가 발생할 수 있다. 즉 다양한 산업분야에 활발히 활용되기 위해서는 방사선 노출 시간의 감소가 필요하고, 필수적으로 방사선 검출용 센서의 검출 성능의 향상이 요구되어진다.
본 발명은, 반도체 공정을 이용하여 반도체 기판에 PN 접합 구조를 형성하여 기판 전체를 방사선 또는 하전 입자의 검출 영역으로 활용하여 검출 성능을 향상시킴으로써 방사능에 노출되는 시간을 감소시켜 방사능 노출에 의한 직접적인 피해를 감소시킬 수 있는 방사선 검출용 센서 및 그 제조 방법을 제공하는 것을 기술적 과제로 한다.
상기 기술적 과제를 달성하기 위한 수단으로서 본 발명은, 복수의 띠 형상을 가지며 P형 불순물이 고농도 도핑된 P+ 영역이 상면에 형성되고, 하면의 거의 전면에 N형 불순물이 고농도 도핑된 N+ 영역이 형성된 N형 반도체 기판; 상기 N형 반도체 기판의 상면에 형성된 제1 유전체층; 상기 제1 유전체층 상면에 형성되며, 상기 P+ 영역이 형성하는 복수의 띠 형상마다 각각 하나씩 구비된 복수의 저항층; 상기 저항층 및 제1 유전체층 상에 형성된 제2 유전체층; 상기 제2 유전체층 상면에 형성되며, 상기 P+ 영역이 형성하는 복수의 띠 형상에 수직방향으로 중첩되도록 띠 형상으로 형성된 복수의 제1 금속층; 상기 제2 유전체층 상면에 상기 저항층마다 하나씩 형성되며 상기 P+ 영역 및 상기 저항층의 일단과 각각 콘택을 형성하는 복수의 제2 금속층; 상기 제2 유전체층 상면에 형성되며 상기 저항층의 타단과 콘택을 형성하는 제3 금속층 및 상기 N+ 영역의 하면에 형성된 제4 금속층을 포함한다.
보다 바람직한 본 발명은 상기 P+ 영역이 형성하는 복수의 띠 형상의 일측 상에 형성되는 저항층을 포함함을 특징으로 한다.
특히, 본 발명은 폴리실리콘 저항인 저항층을 포함함을 특징으로 한다.
보다 바람직한 본 발명은 상기 P+ 영역을 둘러싸는 구조로 형성되는 제3 금속층을 포함함을 특징으로 한다.
보다 바람직한 본 발명은 상기 제3 금속층 및 제4 금속층을 통해 바이어스 전압이 인가되는 것을 특징으로 한다.
보다 바람직한 본 발명은 상기 N형 반도체 기판 상면에는 상기 제3 금속층보다 더 상기 기판 외곽에 위치하며 상기 P+ 영역을 둘러싸는 링 형상을 갖도록 P형 불순물이 고농도 도핑된 가드링 영역이 더 형성되며, 상기 제2 유전체층 상면에 상기 가드링 영역과 수직방향으로 중첩되도록 형성되며 상기 가드링 영역과 복수의 콘택을 형성하는 제5 금속층을 더 포함하는 것을 특징으로 한다.
보다 바람직한 본 발명은 외부와의 전기적 연결을 위한 패드부를 각각 포함 하는 제1 내지 제4 금속층을 포함하는 것을 특징으로 한다.
특히, 본 발명은 외부와의 전기적 연결을 위한 패드부를 포함하는 제5 금속층을 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 수단으로서 본 발명은, N형 반도체 기판을 마련하는 단계; 상기 N형 반도체 기판 상면에 복수의 띠 형상으로 P형 불순물을 고농도 도핑하여 P+ 영역을 형성하고, 상기 N형 반도체 기판 하면의 거의 전면에 N형 불순물을 고농도 도핑하는 단계; 상기 P+ 영역이 형성된 N형 반도체 기판 상면에 제1 유전체층을 형성하는 단계; 상기 제1 유전체층 상면에, 상기 P+ 영역이 형성하는 복수의 띠 형상마다 각각 하나씩 배치되도록 복수의 저항층을 형성하는 단계; 상기 저항층 및 제1 유전체층 상에 제2 유전체층을 형성하는 단계; 상기 제2 유전체층 일부를 제거하여 상기 저항층의 양단 및 상기 P+ 영역의 복수의 띠 형상 각각의 일부를 노출시키는 단계; 상기 제2 유전체층 상면에 상기 P+ 영역이 형성하는 복수의 띠 형상에 수직방향으로 중첩되도록 띠 형상으로 제1 금속층을 복수개 형성하는 단계; 상기 제2 유전체층 상면에 상기 노출된 P+ 영역의 복수의 띠 형상 각각의 일부 및 상기 저항층의 일단과 각각 콘택을 형성하도록 제2 금속층을 복수개 형성하는 단계; 상기 제2 유전체층 상면에 형성되며 상기 저항층의 타단과 콘택을 형성하도록 제3 금속층을 형성하는 단계 및 상기 N+ 영역의 하면에 제4 금속층을 형성하는 단계를 포함한다.
보다 바람직한 본 발명은 상기 P+ 영역이 형성하는 복수의 띠 형상 각각의 일측 상에 하나씩 저항층을 형성하는 단계를 포함함을 특징으로 한다.
특히, 본 발명은 폴리실리콘 저항인 저항층을 포함함을 특징으로 한다.
보다 바람직한 본 발명은 상기 제3 금속층 및 제4 금속층을 통해 바이어스 전압이 인가되는 것을 특징으로 한다.
특히, 본 발명은 상기 P+ 영역을 둘러싸는 구조로 상기 제3 금속층을 형성하는 단계인 것을 특징으로 한다.
보다 바람직한 본 발명은 N형 반도체 기판 상면에 상기 제3 금속층보다 더 상기 기판 외곽에 위치하며 상기 P+ 영역을 둘러싸는 링 형상을 갖도록 P형 불순물이 고농도 도핑하여 가드링 영역을 형성하는 단계를 더 포함하며, 상기 가드링 영역과 복수의 콘택을 형성하도록 상기 가드링 영역과 수직방향으로 중첩되는 위치의 상기 제2 유전체층 상면에 제5 금속층을 형성하는 고농도 도핑하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 따르면, 방사선 검출용 센서의 기판 두께를 모두 검출 영역으로 사용할 수 있어서 기판의 표면에만 감지영역을 형성한 종래의 센서보다 더욱 적은 양의 방사선으로도 검출신호를 생성할 수 있다.
이와 더불어, 반도체 공정을 이용하여 전 채널에 전압을 인가할 수 있는 구조와 PN접합 다이오드의 암전류로 인한 잡음을 방지하기 위한 구조를 형성하여 신호처리 회로를 용이하게 구성할 수 있다. 따라서 비파괴 검사 또는 의료용으로 센서를 적용하는 경우, 사용되는 방사능의 양을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 보다 상세하게 설명한다. 그러나 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서 도면에 도시된 구성요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다는 점을 유념해야 할 것이다.
도 1의 (a)는 본 발명의 일 실시형태에 따른 방사선 검출용 센서의 일부분을 도시한 평면도이며, 도 1의 (b)는 상기 도 1 (a)의 l-l'선을 따라 절개한 단면을 도시한 단면도이다.
도 1의 (a) 및 (b)에 도시된 바와 같이, 본 발명의 일 실시형태에 따른 방사선 검출용 센서는, 복수의 띠 형상을 가지며 P형 불순물이 고농도 도핑된 P+ 영역(10a)이 상면에 형성되고, 하면의 거의 전면에 N형 불순물이 고농도 도핑된 N+ 영역(10b)이 형성된 N형 반도체 기판(10)과, 상기 N형 반도체 기판(10)의 상면에 형성된 제1 유전체층(11)과, 상기 제1 유전체층(11) 상면에 형성되며, 상기 P+ 영역(10a)이 형성하는 복수의 띠 형상마다 각각 하나씩 구비된 복수의 저항층(12)과, 상기 저항층(12) 및 제1 유전체층(11) 상에 형성된 제2 유전체층(13)과, 상기 제2 유전체층(13) 상면에 형성되며, 상기 P+ 영역(10a)이 형성하는 복수의 띠 형상에 수직방향으로 중첩되도록 띠 형상으로 형성된 복수의 제1 금속층(14)과, 상기 제2 유전체층 상면에 상기 저항층(12)마다 하나씩 형성되며 상기 P+ 영역(10a) 및 상기 저항층(12)의 일단과 각각 콘택을 형성하는 복수의 제2 금속층(15)과, 상기 제2 유전체층(13) 상면에 형성되며 상기 저항층(12)의 타단과 콘택을 형성하는 제3 금속층(16), 및 상기 N+ 영역(10b)의 하면에 형성된 제4 금속층(17)을 포함하여 구성될 수 있다.
상기 N형 반도체 기판(10)은 실리콘으로 제조될 수 있으며, 기판(10)의 전 영역에 균일한 농도로 N형 불순물이 도핑되어 N형 반도체의 특성을 갖는 기판이다.
본 발명에서는 이 N형 반도체 기판(10)에 PN 접합 구조를 형성하기 위해, 그 상면에 고농도의 P형 불순물을 도핑하여 P+ 영역(10a)을 형성하고, 하면에 고농도의 N형 불순물을 도핑하여 N+ 영역(10b)를 형성할 수 있다. 상기 P+ 영역(10a)은 복수개의 띠 형상으로 형성될 수 있으며, 특히 이 복수개의 띠 형상이 일정 간격으로 나란하게 배치된 구조로 형성될 수 있다. 예를 들어, 이 띠 형상은 128 ~ 512개로 형성될 수 있으며, 띠 형상간의 간격은 50 ~ 200 ㎛로 형성될 수 있다.
상기 제1 유전체층(11)은 상기 N형 반도체 기판(10)의 상면에 형성된다. 상기 제1 유전체층(11)은 산화막으로 구현될 수 있다.
상기 저항층(12)은 상기 제1 유전체층(11) 상에 형성되며, 상기 P+ 영역(10a)이 형성하는 복수의 띠 형상 각각에 하나씩 구비될 수 있다. 상기 저항층(12)은 상기 P+ 영역(10a)의 하나의 띠 형상을 통해 형성된 PN 접합 구조에 바이어스 전압을 인가하는데 사용된다. 따라서 바이어스 전압을 인가하기 위한 금속층과 콘택을 형성할 수 있어야 한다. 상기 저항층(12)은 반도체 공정에서 제조될 수 있는 폴리실리콘 저항으로 구현되는 것이 바람직하다.
예를 들어, 상기 저항층(12)은 폴리실리콘 재료가 미앤더 라인(Meander Line) 형상으로 배치된 구조를 가질 수 있다. 이 때, 폴리실리콘 저항이 갖는 저항값은, 폴리실리콘의 면저항과, 폴리실리콘 라인의 길이 및 그 라인 폭에 의해 결정될 수 있다. 상기 폴리실리콘 라인의 저항은 25㏁ 이상 크기로 구현되는 것이 바람직하다.
상기 제2 유전체층(13)은 상기 저항층(12) 및 제1 유전체층(11) 상에 형성된다. 상기 제1 유전체층(11)과 마찬가지로 상기 제2 유전체층(13)은 산화막으로 구현될 수 있다. 본 발명에서는 P+ 영역(10a) 상에 형성되는 산화막의 두께가 중요하다. 본 발명은 상기 제2 유전체층 상에 형성되는 제1 금속층(14)과 상기 제1, 2 유전체층(11, 13)과 상기 P+ 영역(10a)에 의해 형성되는 MIS(metal-insulator-semiconductor) 캐패시터의 정전용량의 변화로 방사선을 감지하는 센서이다.
따라서 본 발명에서 캐패시터의 유전체 역할을 하는 제1,2 유전체층(11, 13)의 두께는 센서 성능에 영향을 미치는 중요한 인자가 될 수 있다. 바람직하게, 상기 제1,2 유전체층(11, 13)의 두께는 200V 이하에서 갑자기 전류의 흐름이 증가하여 형상 다이오드구조가 파괴됨에 따라, 전류가 다이오드방향과 상관없이 흐르는 브레이크다운(Breakdown) 현상이 발생하지 않는 두께로 결정되는 것이 바람직하다. 예를 들어, 상기 제1,2 유전체층(11, 13)의 전체 두께가 총 5000Å 이하로 설정되는 것이 바람직하다.
한편 상기 제1 및 제2 유전체층(11, 13)에는, 상기 제2 유전체층(13)의 상면 에 형성되는 복수의 금속층(14-16)과 P+ 영역(10a) 사이 및 복수의 금속층(14-16)과 저항층(12) 사이에 콘택을 형성하기 위한 오픈영역이 형성될 수 있다.
상기 제1 금속층(14)은 상기 P+ 영역(10a)이 형성하는 복수의 띠 형상에 수직방향으로 중첩되도록 복수의 띠 형상으로 제2 유전체층(13) 상면에 형성될 수 있다. 전술한 바와 같이 상기 제1 금속층(14)은 상기 P+ 영역(10a)과의 사이에 상기 제1,2 유전체층(11, 13)을 개재하여 MIS(metal-insulator-semiconductor) 캐패시터를 형성한다. 상기 제1 금속층(14)의 일측에는 외부와의 전기적 접속을 위해 제1 패드부(14p)가 형성될 수 있다.
상기 제2 금속층(15)은 상기 제2 유전체층(13) 상면에 상기 저항층(12)마다 하나씩 형성될 수 있다. 상기 제2 금속층(15) 상기 제1 및 제2 유전체층(11, 13)에 형성된 오픈영역을 통해 상기 P+ 영역(10a) 및 상기 저항층(12)의 일단과 각각 콘택을 형성한다. 상기 제1 금속층(14)과 유사하게, 제2 금속층(15)도 외부와의 전기적 접속을 위한 제2 패드부(16p)가 형성될 수 있다.
상기 제3 금속층(16)은 상기 제2 유전체층(13) 상면에 형성되며 상기 저항층(12)의 타단과 콘택을 형성한다. 또한, 제4 금속층(17)은 N형 반도체 기판(10)의 하면에 구현된 N+ 영역(10b)의 하면에 형성될 수 있다. 전술한 제1 및 제2 금속층(14, 15)와 마찬가지로, 상기 제3 금속층(16)에는 외부와의 전기 접속을 위한 제3 패드부(18p)가 형성될 수 있다. 상기 제3 금속층(16)은 복수의 띠 형상으로 이루어진 상기 P+ 영역(10a)의 외곽을 둘러싸는 구조로 형성되는 것이 바람직하다.
상기 제3 금속층(16)과 제4 금속층(17)에는 N형 반도체 기판(10)의 P+ 영 역(10a) 및 N+ 영역(10b)에 의해 구현된 PIN 다이오드에 요구되는 바이어스 전압이 인가된다. 본 발명의 센서는 예를 들어 실리콘 기판을 통해 구현된 PN 접합 구조를 가질 수 있다. 실리콘은 3.6eV 이온화에너지로 방사선원 또는 하전입자가 실리콘을 지나갈 때 많은 수의 전자와 정공 쌍을 생성하게 되는데, 이 때 생성된 전자와 정공 쌍에 의한 전기적 신호를 이용하여 방사선원(하전입자)을 검출하게 된다. 상기 생성된 전자와 정공 쌍은 순식간에 재결합을 하므로, 재결합 전에 전자와 정공을 각 분리하기 위해 기판에 강한 전기장을 제공하여야 한다. PN 접합 구조에 역방향 전압을 걸어주면, P 전극과 N 전극 사이에 강한 전기장이 형성되고 전기적으로 중성 영역인 공핍층이 형성된다. 이러한 특성을 이용하여, 본 발명은 N형 반도체(실리콘) 기판의 상면에 P+ 영역을 형성하고 하면에 N+ 영역을 형성하여 PIN 다이오드 구조를 형성한다. 이러한 PIN 다이오드 구조의 센서는 기판 전체 두께를 모두 검출 영역으로 사용할 수 있으므로 많은 양의 전자 정공 쌍을 생성할 수 있다.
한편, 도시하지는 않았지만, 상기 제1 내지 제3 금속층(14-16)에 형성된 제1 내지 제3 패드부(18p)를 노출시키는 오픈영역이 형성된 추가의 제3 유전체층이 센서의 상면에 형성될 수 있다. 상기 제3 유전체층은 외부 오염으로부터 실리콘을 보호하는 역할을 위해 구비될 수 있다.
전술한 것과 같은 구성에 더하여, 본 발명의 다른 실시형태에서는, 상기 N형 반도체 기판(10) 상면에 상기 제3 금속층(16)보다 더 상기 기판 외곽에 위치하며 상기 P+ 영역(10a)을 둘러싸는 링 형상을 갖도록 P형 불순물이 고농도 도핑된 가드링 영역(10c)이 더 형성될 수 있다. 이 실시형태에서, 상기 제2 유전체층(13) 상면 에는, 상기 가드링 영역(10c)과 수직방향으로 중첩되도록 형성되며 상기 가드링 영역(10c)과 복수의 콘택을 형성하는 제5 금속층(18)이 더 포함될 수 있다. 이 가드링 영역(10c)과 제5 금속층(18)은 센서 외부영역에서 유입되는 노이즈를 차단하고, 센서에 높은 전압이 인가된 경우에도 브레이크다운(breakdown) 현상이 발생하지 않도록 하기 위해 마련된다.
상기와 같이 구성되는 본 발명의 일 실시형태에 따른 방사선 검출용 센서는, 전술한 바와 같이 상기 제3 금속층(16) 및 제4 금속층(17) 사이에 역방향 바이어스를 인가함으로써 반도체 기판(10)을 공핍 시키고, 방사선원이나 하전입자가 통과할 때 생성되는 정공은 P+ 영역으로 모이게 된다. 이 때 전기적 신호는 제1 금속층(14) - 제1,2 유전체층(11, 13) - P+ 영역(10a)이 형성하는 MIS 캐패시터를 통해 정전용량값의 변화로 검출될 수 있다.
한편, 각 금속층에 형성된 패드부를 통해 센서의 특성을 측정하거나 방사선 통과를 검출하는 정전용량의 변화를 측정할 수 있다. 예를 들어, 제2 금속층(15)에 형성된 제2 패드부와 N형 반도체 기판 하면에 형성된 제4 금속층(17)을 이용하여 반도체 기판에 형성된 PN 접합 구조가 갖는 암전류를 측정할 수 있다. 예를 들어, 암전류는 200 V에서 10 nA/띠 이하인 것이 바람직하다.
또한, 제2 금속층(15)에 형성된 제2 패드부(16p)와 제3 금속층(16)에 형성된 제3 패드부(18p)를 통해 저항층(폴리실리콘 저항)의 저항을 측정할 수 있다. 또한, 제1 금속층(14)에 형성된 제1 패드부(14p) 및 제2 금속층(15)에 형성된 제2 패드부(16p)를 통해 MIS 캐패시터의 정전용량값을 측정할 수 있다.
이하, 전술한 것과 같은 구성을 갖는 본 발명의 일 실시형태에 따른 방사선 검출용 센서의 제조 방법에 대해 설명한다.
도 2 내지 도 5는 본 발명의 일 실시형태에 따른 방사선 검출용 센서의 제조 방법을 공정 순으로 도시한 평면도 및 단면도이다.
먼저, 도 2를 참조하면, 본 발명의 일 실시형태에 따른 방사선 검출용 센서의 제조 방법은 N형 반도체 기판(10)을 마련하고, 마련된 N형 반도체 기판(10) 상면에 복수의 띠 형상으로 P형 불순물을 고농도 도핑하여 P+ 영역(10a)을 형성하고, N형 반도체 기판(10) 하면의 거의 전면에 N형 불순물을 고농도 도핑하여 N+ 영역(10b)를 형성하는 과정으로부터 시작된다.
이 고농도 도핑과정을 더욱 상세하게 설명하면 다음과 같다. 먼저 마련된 N형 반도체 기판(10)의 표면을 초기 산화시켜 산화막을 형성한 후, N+ 영역(10b)를 형성하기 위해 기판(10)의 하면에 형성된 산화막을 제거하고 N형 불순물을 고농도 도핑할 수 있다. N형 불순물의 도핑 방법으로는 이온 주입법 또는 POCl3 도핑법 등이 채용될 수 있다. 또한, P+ 영역(10a)를 형성하기 위해 기판(10)의 상면에 형성된 산화막 상에 복수의 띠 형상으로 P형 불순물이 도핑될 영역을 정의한 후, 정의된 영역 상의 산화막을 제거하여 기판(10)의 상면을 노출시키고 노출된 기판 상면에 P형 불순물을 도핑할 수 있다. P+ 영역(10a)을 형성하는데 사용되는 도핑 방법으로는 반응성 이온 주입법(Active Ion Implant)을 채용하는 것이 바람직하다. 상기 P+ 영역(10a) 및 N+ 영역(10b)의 도핑 농도는 이들 영역이 형성하는 PIN 다이오드의 암전류를 고려하여 적절하게 결정될 수 있다.
예를 들어, 상기 암전류는 200V에서 10 nA/띠 보다 작은 것이 바람직하다. 더하여, 상기 도핑 농도는 이후 형성될 금속층과 형성될 콘택을 고려하여 적절하게 결정되어야 한다.
한편, 도 2에 도시된 공정에서, N형 반도체 기판(10) 상면에 이후 공정에서 형성될 제3 금속층(도 1의 16)보다 더 상기 기판 외곽에 위치하며 상기 P+ 영역을 둘러싸는 링 형상을 갖도록 P형 불순물이 고농도 도핑하여 가드링 영역(10c)을 형성할 수 있다. 이 가드링 영역(10c)은 전술한 P+ 영역(10a)을 형성하는데 사용된 과정과 동일한 과정을 적용하여 형성될 수 있다.
다음으로 도 3에 도시된 것과 같이, P+ 영역(10a) 및 가드링 영역(10c)이 형성된 N형 반도체 기판(10)의 상면에 제1 유전체층(11)을 형성할 수 있다. 전술한 불순물 도핑 과정에서 형성된 초기 산화막(11a)이 잔류할 수 있으므로 상기 제1 유전체층(11)은 도 3에 도시된 것과 같이 단차가 형성될 수도 있다. 본 발명에서는 초기 산화막(11a)는 제1 유전체층(11)에 포함된 것으로 간주한다. 상기 제1 유전체층(11)은 저압 화학 기상 증착법(Low Pressure Chemical Vapor Deposition: LPCVD)에 의해 형성된 저온 산화물(Low Temperature Oxide: LTO)로 이루어진 산화막일 수 있다.
다음으로, 도 4에 도시된 것과 같이, 상기 제1 유전체층(11) 상면에, 상기 P+ 영역이 형성하는 복수의 띠 형상마다 각각 하나씩 배치되도록 복수의 저항층(12)을 형성하고, 이어 복수의 저항층(12) 상면과 제1 유전체층 상면(11)에 제2 유전체층(13)을 형성한다.
상기 저항층(12)은 반도체 공정에서 제조될 수 있는 폴리실리콘 저항으로 구현되는 것이 바람직하다. 상기 폴리실리콘 저항은 LPCVD 법을 이용하여 제1 유전체층(11) 상에 폴리실리콘 라인을 증착하여 형성될 수 있으며, 바람직하게는 미앤더 라인(Meander Line) 형상으로 구현될 수 있다. 이 때, 폴리실리콘 저항이 갖는 저항값은, 폴리실리콘의 면저항과 폴리실리콘 라인의 길이 및 그 라인 폭에 의해 결정될 수 있으므로, 폴리실리콘 저항이 적절한 저항값을 갖도록 폴리실리콘 라인의 길이, 폭 등을 고려하여 증착이 이루어져야 한다.
상기 제2 유전체층(13)은, 상기 제1 유전체층(11)과 동일한 방식으로 저압 화학 기상 증착법(LPCVD)에 의해 형성된 저온 산화물(LTO: Low Temperature Oxide)로 이루어진 산화막일 수 있다.
이 때 상기 제1 유전체층(11) 및 제2 유전체층(13)의 형성 두께는 이후에 형성될 제1 금속층(도 1의 14)과 제1 및 제2 유전체층(11, 13) 및 P+ 영역(10a)에 형성하는 MIS 캐패시터의 특성을 고려하여 적절하게 결정되어야 한다. 예를 들어, 상기 제1 및 제2 유전체층(11, 13)의 두께는 200 V 이하에서 브레이크다운 현상이 발생하지 않는 범위 내에서 5000Å 이하의 두께를 갖도록 형성될 수 있다.
다음으로, 도 5에 도시된 것과 같이, P+ 영역(10a) 저항층(12) 등과 콘택을 형성하는 다수의 금속층을 형성하기 위해 상기 제1 및 제2 유전체층(11, 13)의 일부를 제거하여, 상기 저항층(12)의 양단 및 상기 P+ 영역(10a)의 복수의 띠 형상 각각의 일부를 노출시킨다. 또한, 전술한 제거 과정과 함께 상기 제1 및 제2 유전체층(11, 13)의 일부를 제거하여 가드링 영역(10c)의 일부를 노출시킬 수 있다.
이 과정에서 포토 리소그래피법을 이용하여 제거하고자 하는 영역만을 노출시키는 마스크를 형성한 후 에칭 기법을 적용하여 상기 제1 및 제2 유전체층(11, 13)의 일부를 제거할 수 있다. 이 제거 과정에서 노출되는 상기 P+ 영역(10a)의 표면 손상이 발생하지 않도록 주의하여야 한다. 이는 상기 P+ 영역(10a)의 표면 손상으로 인해 이후 형성되는 제1 금속층(14)과의 콘택을 형성하는데 문제가 발생할 수 있기 때문이다.
다음으로, 도 1에 도시된 것과 같이, 제2 유전체층(13) 상에 제1 내지 제3 금속층(14-16)을 적절한 위치에 형성할 수 있다. 이와 동시에 기판(10) 하면에 형성된 N+ 영역(10b)의 하면에 제4 금속층(17)을 형성할 수 있다. 마찬가지로 가드링 영역이 형성된 경우, 가드링 영역과의 콘택을 형성하며 가드링 영역에 수직방향으로 중첩된 상기 제2 유전체층(13) 상의 위치에 제5 금속층(18)을 형성할 수 있다. 이 금속층들(14-18) 중 제2 유전체층(13) 상에 형성되는 금속층(14-16, 18)들은, 제2 유전체층(13) 상의 거의 전면에 금속 증착 기법으로 하나의 금속층을 형성한 후, 포토 리소그래피 공정을 이용하여 제거하여야 하는 부분을 노출시킨 마스크를 형성하고 에칭을 진행하여 각각의 금속층으로 구분된 형태로 제조될 수 있다.
상기 제4 금속층(17)은 N+ 영역(10b)의 하면에 금속 증착 기법을 이용하여 거의 전면에 형성될 수 있다. 상기 금속층(14-18)은 Al으로 이루어질 수 있으며, 그 외에 반도체 소자의 전극을 형성하는데 사용되는 적절한 금속 물질 또는 합금으로 이루어 질 수 있다.
도면에 도시하지는 않았지만, 제2 유전체층(13) 상에 각각의 금속층의 형성 이 완료된 후, 실리콘의 외부오염을 방지하기 위해서, 즉 패시베이션층을 형성할 수 있다. 이 패시베이션층은 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성된 산화막으로 이루어질 수 있으며, 그 두께는 비교적 두꺼운 두께, 예를 들어 8000Å의 두께로 형성되는 것이 바람직하다. 상기 금속층들이 외부와의 전기적 접속을 형성할 수 있도록, 각 금속층들의 패드부(14p, 16p, 18p)들이 노출될 수 있도록, 포토리소그래피 공정 및 에칭공정을 이용하여 패드부(14p, 16p, 18p) 상에 형성된 패시베이션 층의 일부를 제거하는 것이 바람직하다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위 및 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1의 (a)는 본 발명의 일 실시형태에 따른 방사선 검출용 센서의 일부분을 도시한 평면도이며,
도 1의 (b)는 상기 도 1 (a)의 l-l'선을 따라 절개한 단면을 도시한 단면도이고,
도 2 내지 도 5는 본 발명의 일 실시형태에 따른 방사선 검출용 센서의 제조 방법을 공정순으로 도시한 평면도 및 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
10: N형 반도체 기판 10a: P+ 영역
10b: N+ 영역 10c: 가드링 영역
11: 제1 유전체층 12: 저항층
13: 제2 유전체층 14: 제1 금속층
14p: 제1 패드부 15: 제2 금속층
16: 제3 금속층 16p: 제2 패드부
17: 제4 금속층 18: 제5 금속층

Claims (14)

  1. 복수의 띠 형상을 가지며 P형 불순물이 고농도 도핑된 P+ 영역이 상면에 형성되고, 하면의 거의 전면에 N형 불순물이 고농도 도핑된 N+ 영역이 형성된 N형 반도체 기판;
    상기 N형 반도체 기판의 상면에 형성된 제1 유전체층;
    상기 제1 유전체층 상면에 형성되며, 상기 P+ 영역이 형성하는 복수의 띠 형상마다 각각 하나씩 구비된 복수의 저항층;
    상기 저항층 및 제1 유전체층 상에 형성된 제2 유전체층;
    상기 제2 유전체층 상면에 형성되며, 상기 P+ 영역이 형성하는 복수의 띠 형상에 수직방향으로 중첩되도록 띠 형상으로 형성된 복수의 제1 금속층;
    상기 제2 유전체층 상면에 상기 저항층마다 하나씩 형성되며 상기 P+ 영역 및 상기 저항층의 일단과 각각 콘택을 형성하는 복수의 제2 금속층;
    상기 제2 유전체층 상면에 형성되며 상기 저항층의 타단과 콘택을 형성하는 제3 금속층 및
    상기 N+ 영역의 하면에 형성된 제4 금속층을 포함하는 방사선 검출용 센서.
  2. 제1항에 있어서,
    상기 저항층은,
    상기 P+ 영역이 형성하는 복수의 띠 형상의 일측 상에 형성된 것을 특징으로 하는 방사선 검출용 센서.
  3. 제1항에 있어서,
    상기 저항층은,
    폴리실리콘 저항인 것을 특징으로 하는 방사선 검출용 센서.
  4. 제1항에 있어서,
    상기 제3 금속층은,
    상기 P+ 영역을 둘러싸는 구조로 형성되는 것을 특징으로 하는 방사선 검출용 센서.
  5. 제1항에 있어서,
    상기 제3 금속층 및 제4 금속층을 통해 바이어스 전압이 인가되는 것을 특징으로 하는 방사선 검출용 센서.
  6. 제1항에 있어서,
    상기 N형 반도체 기판 상면에는 상기 제3 금속층보다 더 상기 기판 외곽에 위치하며 상기 P+ 영역을 둘러싸는 링 형상을 갖도록 P형 불순물이 고농도 도핑된 가드링 영역이 더 형성되며,
    상기 제2 유전체층 상면에 상기 가드링 영역과 수직방향으로 중첩되도록 형성되며 상기 가드링 영역과 복수의 콘택을 형성하는 제5 금속층을 더 포함하는 것을 특징으로 하는 방사선 검출용 센서.
  7. 제1항에 있어서,
    상기 제1 내지 제4 금속층은,
    외부와의 전기적 연결을 위한 패드부를 각각 포함하는 것을 특징으로 하는 방사선 검출용 센서.
  8. 제6항에 있어서,
    상기 제5 금속층은,
    외부와의 전기적 연결을 위한 패드부를 포함하는 것을 특징으로 하는 방사선 검출용 센서.
  9. N형 반도체 기판을 마련하는 단계;
    상기 N형 반도체 기판 상면에 복수의 띠 형상으로 P형 불순물을 고농도 도핑하여 P+ 영역을 형성하고, 상기 N형 반도체 기판 하면의 거의 전면에 N형 불순물을 고농도 도핑하는 단계;
    상기 P+ 영역이 형성된 N형 반도체 기판 상면에 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층 상면에, 상기 P+ 영역이 형성하는 복수의 띠 형상마다 각각 하나씩 배치되도록 복수의 저항층을 형성하는 단계;
    상기 저항층 및 제1 유전체층 상에 제2 유전체층을 형성하는 단계;
    상기 제2 유전체층 일부를 제거하여 상기 저항층의 양단 및 상기 P+ 영역의 복수의 띠 형상 각각의 일부를 노출시키는 단계;
    상기 제2 유전체층 상면에 상기 P+ 영역이 형성하는 복수의 띠 형상에 수직방향으로 중첩되도록 띠 형상으로 제1 금속층을 복수개 형성하는 단계;
    상기 제2 유전체층 상면에 상기 노출된 P+ 영역의 복수의 띠 형상 각각의 일부 및 상기 저항층의 일단과 각각 콘택을 형성하도록 제2 금속층을 복수개 형성하는 단계;
    상기 제2 유전체층 상면에 형성되며 상기 저항층의 타단과 콘택을 형성하도록 제3 금속층을 형성하는 단계 및
    상기 N+ 영역의 하면에 제4 금속층을 형성하는 단계를 포함하는 방사선 검출 용 센서의 제조 방법.
  10. 제9항에 있어서,
    상기 저항층을 형성하는 단계는,
    상기 P+ 영역이 형성하는 복수의 띠 형상 각각의 일측 상에 하나씩 저항층을 형성하는 단계인 것을 특징으로 하는 방사선 검출용 센서의 제조 방법.
  11. 제9항에 있어서,
    상기 저항층은,폴리실리콘 저항인 것을 특징으로 하는 방사선 검출용 센서의 제조 방법.
  12. 제9항에 있어서,
    상기 제3 금속층 및 제4 금속층을 통해 바이어스 전압이 인가되는 것을 특징으로 하는 방사선 검출용 센서의 제조 방법.
  13. 제9항에 있어서,
    상기 제3 금속층을 형성하는 단계는,
    상기 P+ 영역을 둘러싸는 구조로 상기 제3 금속층을 형성하는 단계인 것을 특징으로 하는 방사선 검출용 센서의 제조 방법.
  14. 제9항에 있어서,
    상기 고농도 도핑하는 단계는, N형 반도체 기판 상면에 상기 제3 금속층보다 더 상기 기판 외곽에 위치하며 상기 P+ 영역을 둘러싸는 링 형상을 갖도록 P형 불순물이 고농도 도핑하여 가드링 영역을 형성하는 단계를 더 포함하며,
    상기 가드링 영역과 복수의 콘택을 형성하도록 상기 가드링 영역과 수직방향으로 중첩되는 위치의 상기 제2 유전체층 상면에 제5 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방사선 검출용 센서의 제조 방법.
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