CN110010591B - 三维双面硅微条探测器及其制备方法 - Google Patents
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Abstract
本发明公开了一种三维双面硅微条探测器及其制备方法，包括上部探测单元、下部探测单元和中间半导体基体，上部探测单元的上沟槽电极内均匀嵌有多个相互平行的上半导体基体，上半导体基体内嵌有上中央电极；下部探测单元的下沟槽电极内均匀嵌有多个相互平行的下硅基体，下硅基体内嵌有下中央电极；上半导体基体、上沟槽电极、上中央电极、下硅基体、下沟槽电极和下中央电极高度均相等；下部探测单元位于上部探测单元正下方，且两者在水平方向错开一定角度。通过吸杂氧化工艺在硅晶圆表面生成二氧化硅层，然后经标记与光刻将探测器图形转移到二氧化硅层上，再进行阴极电极和阳极电极的刻蚀和化学沉积扩散，最后进行损伤修复及封装。
Description
技术领域
本发明属于光子(包括X光、激光、X射线自由电子激光)或粒子探测技术领域领域，涉及一种三维双面硅微条探测器及其制备方法。
背景技术
探测器主要用于高能物理、天体物理、航空航天、军事、医学技术等领域，利用硅微条探测器与硅像素探测器对粒子的位置分辨率进行测量时，有以下不足：这两种探测器的耗尽方向都是由芯片上表面至芯片下表面，耗尽宽度等于芯片厚度(一般为300微米)，使得二维探测器的耗尽电压很高，在辐射环境下耗尽电压随着辐照变高，导致功耗变大，容易击穿，所以硅微条探测器和硅像素探测器虽然具有高位置分辨率，但不耐辐射；想获得高位置分辨率，需要将微条或者像素做到很小，可能会导致击穿，在本身耗尽电压就高的情况下，更容易被击穿，同时将微条或者像素做到很小，受到工艺的限制。
三维探测器的耗尽方向与芯片厚度无关，是贯穿于芯片的电极之间，减少电极间距就可以减少耗尽宽度，因此耗尽电压相比二维探测器极低，在高能物理实验等中广泛被应用，在三维沟槽电极探测器中，位置分辨率等于电极间距的长度，若想得到高位置分辨率，必须要将电极间距做到很小，同时带来电子学读出路数很多的问题，造成电子学复杂，成本高。另外，三维沟槽电极硅探测器的中央收集极与外层沟槽极均是由刻蚀、填充形成。因此刻蚀出的沟槽的宽度与沟槽的深度有关，即深刻蚀技术的宽深比。现在深刻蚀的宽深比能做到1:30，说明在300微米厚度的芯片中刻蚀一条贯穿芯片的沟槽，沟槽宽度最小都是10微米，而沟槽本身不能算作灵敏区(因此沟槽本身不能收集电荷)，这其实在整个探测器中算是不小的比例。
三维沟槽电极硅探测器是通过在芯片上单面刻蚀出一定深度的沟槽电极与中央电极，若沟槽电极在芯片上贯穿刻蚀形成一个回路，则探测器会掉落于芯片之外。因此采用在芯片上单面刻蚀出一定深度(小于芯片深度)的沟槽电极与中央电极，未被沟槽电极包围的底部为死区，底部死区深度与单面刻蚀的沟槽电极的刻蚀深度之和为芯片总深度。因此，底部死区比例决定于单面刻蚀的沟槽电极的刻蚀深度。在三维沟槽电极硅探测器的单面刻蚀的沟槽电极与中央电极制作时，若想将死区比例降至最小，则需要最新的深刻蚀技术(最高深宽比指标)，在单面刻蚀时将沟槽电极与中央电极的深度做到最大。这对三维沟槽电极硅探测器制造中的深刻蚀技术要求很高。
发明内容
为了达到上述目的，本发明提供一种三维双面硅微条探测器及其制备方法，解决了现有技术中三维沟槽电极探测器因单面刻蚀死区较大造成探测器灵敏度受限，高位置分辨度探测器容易被击穿，电学读出路数多造成电子学复杂、成本高的问题。
为解决上述技术问题，本发明所采用的技术方案是，三维双面硅微条探测器，包括上部探测单元、下部探测单元和中间半导体基体，上部探测单元位于中间半导体基体的上部，下部探测单元双面位于中间半导体基体的下部；上部探测单元由上半导体基体、上沟槽电极和上中央电极组成，上沟槽电极为长方体，其内均匀嵌有多个相互平行的上半导体基体，上半导体基体内嵌有上中央电极；下部探测单元均由下硅基体、下沟槽电极和下中央电极组成，下沟槽电极为长方体，其内均匀嵌有多个相互平行的下硅基体，下硅基体内嵌有下中央电极；上半导体基体、上沟槽电极、上中央电极、下硅基体、下沟槽电极和下中央电极高度均相等；下部探测单元位于上部探测单元正下方，且两者在水平方向错开一定角度。
进一步的，所述上半导体基体和下硅基体的数量均大于2；所述下部探测单元和上部探测单元在水平方向错开90°；所述中间半导体基体的高度为d3，且d3＝rt或d3＝rb，rt为上沟槽电极和上中央电极的电极间距，rb为下沟槽电极和下中央电极的电极间距，rt和rb的取值范围均为20～500μm。
进一步的，所述上沟槽电极高度与下沟槽电极高度相等；所述相邻两上半导体基体的间距、上沟槽电极的厚度、上中央电极的厚度、相邻两下硅基体的间距、下沟槽电极的厚度和下中央电极的厚度均相等。
进一步的，所述上半导体基体、下硅基体和中间半导体基体均是n型半导体基体或P型半导体基体；所述上沟槽电极与上中央电极掺杂类型相反，所述下沟槽电极与下中央电极的掺杂类型相反；所述上沟槽电极和下沟槽电极掺杂类型、掺杂浓度均相同，所述上中央电极和下中央电极的掺杂类型、掺杂浓度均相同；所述掺杂类型是n型重掺杂或p型重掺杂。
进一步的，所述上沟槽电极和下沟槽电极均是p型重掺杂半导体基体时，所述上中央电极和下中央电极均是n型重掺杂半导体基体；所述上沟槽电极和下沟槽电极均是n型重掺杂半导体基体时，所述上中央电极和下中央电极均是p型重掺杂半导体基体。
进一步的，所述第一半导体基体、第二半导体基体和中间半导体基体的掺杂浓度为掺杂浓度为1×1012cm-3；所述上沟槽电极、上中央电极、下沟槽电极和下中央电极的掺杂浓度均为1×1018cm-3～5×1019cm-3；所述n型半导体基体、p型半导体基体、n型重掺杂半导体基体和p型重掺杂半导体基体均是材质为Si的半导体基体。
进一步的，所述n型半导体基体、p型半导体基体、n型重掺杂半导体基体和p型重掺杂半导体基体还可替换为材质为Ge、HgI2、GaAs、TiBr、CdTe、CdZnTe、CdSe、GaP、HgS、PbI2或AlSb中的任意一种的半导体基体。
本发明所采用的另一技术方案是，三维双面硅微条探测器的制备方法，具体步骤如下：
步骤S1、清洗和氧化：将氧化炉清洗干净，然后将芯片垂直放入石英舟，在高纯氧气和体积百分比小于等于15％的卤素气体的混合气体中、750～1200℃温度条件下，进行吸杂氧化；
步骤S2、高精度标记与光刻：在芯片上多个位置做不同光刻标记，光刻机对准芯片上的光刻标记，使掩膜版与芯片精准贴合；将芯片匀胶后放于掩膜版下用紫外光曝光，使掩膜版上的探测器图案转移至芯片上，显影将探测器图案显现出来；
步骤S3、上下阳极电极刻蚀与化学沉积扩散：用深刻蚀机分别从顶部和底部将光刻显影后的芯片刻蚀出中空的上下外围沟槽，将磷化氢气体加入硅烷气体，使混合气体在上下外围沟槽内化学沉积生成多晶硅，使之不断扩散填满沟槽，制成阳极，即上沟槽电极和下沟槽电极；
步骤S4、上下阴极电极刻蚀与化学沉积扩散：用深刻蚀机分别从顶部和底部将光刻显影后的芯片刻蚀出中空的上下中央沟槽，并保持上下中央沟槽的深度一致；将乙硼烷气体加入硅烷气体，使混合气体在上下中央沟槽内化学沉积生成多晶硅，使之不断扩散填满沟槽，制成阴极即上中央电极和下中央电极；
步骤S5、退火：将芯片放于退火炉中，在氮气与氩气的混合气体中，先升温后保温，保温完成后降至室温，得到退火后的芯片；
步骤S6、光刻金属化，引出电极：将芯片匀胶后，放于掩膜版下用紫外光曝光，使掩膜版上的探测器图案转移到芯片上，显影将掩膜版图案显现出来，然后将光刻显影后的芯片的上沟槽电极、下沟槽电极、上中央电极与下中央电极上的氧化层刻蚀掉，再在其表面镀金属；
步骤S7、封装：在芯片上划出探测器单元或阵列，将其固定于托起的底座上，再用金属线把探测器上的电极点跟外部的管脚通过焊接连接起来，最后用塑料管壳密封起来。
进一步的，所述步骤S1中氧化炉的清洗是在高温下，在高纯氧气流中加入卤素气体，卤素气体的体积百分比小于等于15％。
进一步的，所述步骤S5中，升温温度为700～1000℃，退火时间为50s～100min，升温时间为50～1000s。
本发明的有益效果是，三维双面硅微条探测器及其制备方法，采用双面刻蚀，使得需要单面刻蚀的沟槽深度变小，因此可以将中央电极和沟槽电极的宽度减少一半，大大减少电极本身充当的死区，灵敏度提升，且降低了对深刻蚀仪器的要求，减少成本；通过设置多个上部探测单元和下部探测单元，并使得上部探测单元和下部探测单元在水平方向错开一定角度，利用上部探测单元和下部探测单元协同工作，提高了探测器位置分辨率，进而使探测器尺寸无需做到很小，减小被击穿风险；并使得电学读出路数为上部探测单元和下部探测单元数目之和，同时在上中央电极和下中央电极数量大于2时，本发明的探测器电学读出路数小于现有三维沟槽电极探测器的电学读出路数，简化电子学、降低成本。上沟槽电极和下沟槽电极在竖直方向上的距离为d3，保持上下沟槽电极不相互接触，避免短路，同时保证芯片能机械上互相连接；且d3约等于上部探测单元的电极间距或下部探测单元的电极间距，使得探测器耗尽时，其内部电场分布更加均匀。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是三维双面硅微条探测器结构示意图；
图2a是三维双面硅微条探测器上部分俯视图；
图2b是三维双面硅微条探测器下部分俯视图；
图3三维双面硅微条探测器俯视图。
图中，1.上半导体基体，2.上沟槽电极，3.上中央电极，4.下半导体基体，5.下沟槽电极，6.下中央电极，7.中间半导体基体。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
三维双面硅微条探测器，如图1～3所示，包括上部探测单元、下部探测单元和中间半导体基体7；上部探测单元刻蚀在中间半导体基体7的上部，下部探测单元刻蚀在中间半导体基体7的下部，上部探测单元由上半导体基体1、上沟槽电极2和上中央电极3组成，上沟槽电极2为长方体，其内均匀嵌有多个相互平行的上半导体基体1，上半导体基体1内嵌有上中央电极3，上沟槽电极2和上中央电极3的电极间隔为rt，即上沟槽电极2和上中央电极3相距rt(上沟槽电极2和上中央电极3在x方向或y方向均相距rt)；下部探测单元均由下硅基体4、下沟槽电极5和下中央电极6组成，下沟槽电极5为长方体，其内均匀嵌有多个相互平行的下硅基体4，下硅基体4内嵌有下中央电极6，下沟槽电极5和下中央电极6的电极间隔为rb，即下沟槽电极5和下中央电极6相距rb(下沟槽电极5和下中央电极6在x方向或y方向均相距rb)；上半导体基体1和下半导体基体4的数量均为3个；上沟槽电极2和下沟槽电极5长均为d5，宽均为d4，上沟槽电极2高度为d1，下沟槽电极5高度为d2，d1＝d2；上半导体基体1、上沟槽电极2、上中央电极3、下硅基体4、下沟槽电极5和下中央电极6高度均相等；相邻两上半导体基体1的间距、上沟槽电极2的厚度、上中央电极3的厚度、相邻两下硅基体4的间距、下沟槽电极5的厚度和下中央电极6的厚度均为d6；下部探测单元位于上部探测单元正下方，且两者相距d3，d3＝rt；下部探测单元和上部探测单元在水平方向错开90°，即上沟槽电极2和下沟槽电极5在水平方向错开90°，上中央电极3和下中央电极6在水平方向错开90°。上半导体基体1、下硅基体4和中间半导体基体7是掺杂浓度为1×1012cm-3的p型硅基体；上沟槽电极2和下沟槽电极5是掺杂浓度为1×1018cm-3的p型重掺杂硅基体；上中央电极3和下中央电极6是掺杂浓度为1×1018cm-3的n型重掺杂硅基体。
实施例2
与实施例1不同的是，本实施例上沟槽电极2、下沟槽电极5是掺杂浓度为25×1018cm-3的p型重掺杂硅基体；上中央电极3和下中央电极6是掺杂浓度为25×1018cm-3的n型重掺杂硅基体。
实施例3
与实施例1～2不同的是，本实施例上沟槽电极2、下沟槽电极5是掺杂浓度为5×1019cm-3的p型重掺杂硅基体；上中央电极3和下中央电极6是掺杂浓度为5×1019cm-3的n型重掺杂硅基体。
实施例4
与实施例1～3不同的是，本实施例上半导体基体1、下半导体基体4和中间半导体基体7是掺杂浓度为1×1012cm-3的p型硅基体，上沟槽电极2和下沟槽电极5是掺杂浓度为1×1018cm-3的n型重掺杂硅基体；上中央电极3和下中央电极6是掺杂浓度为1×1018cm-3的p型重掺杂硅基体。
实施例5
与实施例1～4不同的是，本实施例上半导体基体1、下半导体基体4和中间半导体基体7是掺杂浓度为1×1012cm-3的p型硅基体，上沟槽电极2和下沟槽电极5是掺杂浓度为25×1018cm-3的n型重掺杂硅基体；上中央电极3和下中央电极6是掺杂浓度为25×1018cm-3的p型重掺杂硅基体。
实施例6
与实施例1～5不同的是，本实施例上半导体基体1、下半导体基体4和中间半导体基体7是掺杂浓度为1×1012cm-3的p型硅基体，上沟槽电极2和下沟槽电极5是掺杂浓度为5×1019cm-3的n型重掺杂硅基体；上中央电极3和下中央电极6是掺杂浓度为5×1019cm-3的p型重掺杂硅基体。
实施例7
与实施例1～6不同的是，本实施例上半导体基体1、下半导体基体4和中间半导体基体7是掺杂浓度为1×1012cm-3的n型硅基体，上沟槽电极2和下沟槽电极5是掺杂浓度为1×1018cm-3的p型重掺杂硅基体；上中央电极3和下中央电极6是掺杂浓度为1×1018cm-3的n型重掺杂硅基体。
实施例8
与实施例1～7不同的是，本实施例上半导体基体1、下半导体基体4和中间半导体基体7是掺杂浓度为1×1012cm-3的n型硅基体，上沟槽电极2和下沟槽电极5是掺杂浓度为25×1018cm-3的p型重掺杂硅基体；上中央电极3和下中央电极6是掺杂浓度为25×1018cm-3的n型重掺杂硅基体。
实施例9
与实施例1～8不同的是，本实施例上半导体基体1、下半导体基体4和中间半导体基体7是掺杂浓度为1×1012cm-3的n型硅基体，上沟槽电极2和下沟槽电极5是掺杂浓度为5×1019cm-3的p型重掺杂硅基体；上中央电极3和下中央电极6是掺杂浓度为5×1019cm-3的n型重掺杂硅基体。
实施例10
与实施例1～9不同的是，本实施例上半导体基体1、下半导体基体4和中间半导体基体7是掺杂浓度为1×1012cm-3的n型硅基体，上沟槽电极2和下沟槽电极5是掺杂浓度为1×1018cm-3的n型重掺杂硅基体；上中央电极3和下中央电极6是掺杂浓度为1×1018cm-3的p型重掺杂硅基体。
实施例11
与实施例1～10不同的是，本实施例上半导体基体1、下半导体基体4和中间半导体基体7是掺杂浓度为1×1012cm-3的n型硅基体，上沟槽电极2和下沟槽电极5是掺杂浓度为25×1018cm-3的n型重掺杂硅基体；上中央电极3和下中央电极6是掺杂浓度为25×1018cm-3的p型重掺杂硅基体。
实施例12
与实施例1～11不同的是，本实施例上半导体基体1、下半导体基体4和中间半导体基体7是掺杂浓度为1×1012cm-3的n型硅基体，上沟槽电极2和下沟槽电极5是掺杂浓度为5×1019cm-3的n型重掺杂硅基体；上中央电极3和下中央电极6是掺杂浓度为5×1019cm-3的p型重掺杂硅基体。
实施例4～9为本发明较佳实施例，实施例4～6设置灵敏区为p型轻掺杂硅，中央电极为p型重掺杂硅，沟槽电极为n型重掺杂硅，使得PN结位置在沟槽电极附近，实施例7～9的探测器，灵敏区为n型轻掺杂硅，中央电极为n型重掺杂硅，沟槽电极为p型重掺杂硅，其PN结位置也在沟槽电极附近，电场平滑，电场变化小，工作时不易被击穿。且实施例4和实施例7的重掺杂浓度最佳，不会在掺杂过程中形成损伤。这是因为重掺杂电极的掺杂浓度过大，会在掺杂过程中形成损伤，且若掺杂浓度大于1020cm-3，损伤不易去掉，重掺杂电极的掺杂浓度过小，不能形成单边突变结。
实施例1与实施例4中，设置灵敏区为p型轻掺杂硅，实施例7与实施例9中，设置灵敏区为n型轻掺杂硅，因此实施例1与实施例4比实施例7、实施例9更加耐辐射；实施例4与实施例7中，使得PN结位置在沟槽电极附近，电场平滑，电场变化小，工作时不易被击穿。因此实施例4与实施例7比实施例1、实施例9更加不易局部击穿。在高辐射(高能物理实验)下，性能由强到弱为实施例4、实施例1、实施例7、实施例9；在低辐射(如光子探测)下，性能无明显差别。
d4＝2nrt+(2n+1)d6，n为上中央电极3的数目即上半导体基体1的数目；n个上中央电极3所在上半导体基体1分别编号T1、Ti、…、Tn；d5＝2mrb+(2m+1)d6，m为下中央电极数6的数目，即下半导体基体4的数目，m个下中央电极6所在下半导体基体4分别编号B1、Bj、…、Bm；T1～Tn上半导体基体1与B1～Bm下半导体基体4排列呈一定角度，使Ti上半导体基体1与Bj下半导体基体4在芯片水平面只具有部分重叠，i∈[1,n],j∈[1,m]，i、j为整数。本发明中，上沟槽电极2和下沟槽电极5在水平方向的角度设为90度，可以保持上下结构的轴对称，便于之后信号处理。上沟槽电极2和下沟槽电极5角度设为其他角度，则重叠区域的较长对角线尺寸比九十度时的对角线尺寸大，尺寸大意味着能探测粒子位置的最小变化越大，即重叠区域较长对角线方向上位置分辨率变小。则探测到的垂直入射的粒子、光子最小位置变化为：
横向上：
纵向上：
三维沟槽电极硅探测器电子学读出路数为n×m，而本发明中，电子学读出路数为m+n，n>2且m>2，使得n+m＜n×m，减少了电子学读出电路的技术复杂度与由此带来的成本。
图3是三维双面硅微条探测器(m＝n＝3)俯视图，3个上中央电极3所在上半导体基体1分别编号T1、T2、T3，3个下中央电极6所在下半导体基体4分别编号B1、B2、B3，mip粒子垂直入射，如T1和B1均具有信号，则说明mip粒子位于T1和B1重叠区间，如T1和B2均具有信号，则说明mip粒子位于T1和B2重叠区间，...，如T3和B3均具有信号，则说明mip粒子位于T3和B3交汇区间，即可得到mip粒子的入射位置。因此根据收集到信号的探测单元编号可知垂直入射的mip粒子入射位置。则探测到的垂直入射的粒子、光子最小位置变化为：
横向上：
纵向上：
且电子学读出路数为上中央电极3和下中央电极6的数量和6。
若T1～Tn上半导体基体1与B1～Bm下半导体基体4排列呈0度或180度，不呈一定角度，则T1～Tn上半导体基体1与B1～Bm下半导体基体4在芯片水平面完全重合，探测到的垂直入射的粒子、光子最小位置变化为：横向上：d4，纵向上：d4/n。
本发明中，根据实际应用需求，通过改变rt、rb的数值，可以达到不同的位置分辨率。rt、rb的取值范围为20～500μm，rt、rb为20～150μm时，抗辐射能力较好，可以用作高能物理实验；rt、rb为150～500μm时，可用于光子探测。本发明可用于波长为1060纳米以下的光、mip粒子、能量在30kev以下的x射线的探测。
探测器沿着上沟槽电极2至上中央电极3耗尽、沿着下沟槽电极6至下中央电极5耗尽，因此上半导体基体1和下硅基体4为本发明探测器的灵敏区，其为n型硅或p型硅都行，但是由于n型硅在高辐射环境下会转变为p型硅，因此在高辐射环境下，一般使用p型硅。其掺杂浓度的选取目的是为了使硅基体为超纯高阻硅，其掺杂浓度1×1012cm-3是现有工艺能形成的超纯硅的浓度，也是刚好形成高阻硅的浓度，且掺杂浓度再大其电阻率变小，使得探测器漏电流变大。上沟槽电极2、下沟槽电极5、上中央电极3和下中央电极6(重掺杂)的掺杂浓度为1×1018cm-3～5×1019cm-3是为了和上半导体基体1、下硅基体4(轻掺杂)、中间半导体基体7的浓度差保持几个数量级，形成单边突变结，使轻掺杂硅更容易耗尽。
PN结位置在沟槽电极附近时的最大电场远小于PN结位置在中央电极时的最大电场。使上半导体基体1和下硅基体4为p型轻掺杂硅，上中央电极3和下中央电极6为p型重掺杂硅，上沟槽电极2和下沟槽电极5为n型重掺杂硅，使得PN结位置在沟槽电极附近，以增加探测器击穿电压，使击穿电压与耗尽电压相差多个数量级，本发明为100倍左右，使得探测器工作时工作电压大于耗尽电压，而不易被击穿，电场分布更均匀平滑，不易局部击穿，信号峰值也好。
半导体探测器制备材料不限定为Si基材料，可以为Ge、HgI2、GaAs、TiBr、CdTe、CdZnTe、CdSe、GaP、HgS、PbI2或AlSb中的一种，应用范围广。
上沟槽电极2内的上半导体基体1、下沟槽电极5内的下硅基体4均为超纯高阻硅，上沟槽电极2、下沟槽电极5掺杂类型、浓度均相同，上中央电极3、下中央电极6掺杂类型、浓度均相同，上沟槽电极2与上中央电极3、下沟槽电极5和下中央电极6的掺杂类型相反。
由于入射的mip粒子在探测器介质中产生电子-空穴对的数量与mip粒子经过的路径长度成正比，因此使上部探测单元与下部探测单元的高度相同，使得入射的mip粒子在上半导体基体1和下半导体基体4(灵敏区)中产生的电子-空穴对的数量一致，便于之后的读出信号的处理。
芯片中部留出厚度为d3的基体不被刻蚀穿，可以保持上下沟槽电极不相互接触，避免短路。上沟槽电极2内的上半导体基体1(灵敏区)与下沟槽电极5内的下硅基体4(灵敏区)机械上互相连接，保证芯片上探测器不掉落。d3＝rt或d3＝rb，使得探测器耗尽时，竖直方向上的耗尽宽度(沟槽电极间的垂直距离)约等于水平方向上(沟槽电极与中央电极的距离)的耗尽宽度，能够使探测器内部电场分布更加均匀。
三维双面硅微条探测器的制备方法，具体步骤如下：
步骤S1、清洗和氧化：将氧化炉清洗干净，然后将硅晶圆(芯片)垂直放入石英舟，在高纯氧气和体积百分比小于等于15％的卤素气体的混合气体中、750～1200℃温度条件下，进行吸杂氧化。
氧化炉的清洗是在高温下，在高纯氧气流中加入卤素气体，卤素气体的体积百分比小于等于15％，最常用的卤素气体是氯气，大多数重金属原子与氯气反应产生气态金属氯化物大大改善炉内的洁净度，减少离子沾污，提高SiO2/Si界面质量。
经过氧化，硅晶圆表面生成氧化层，减少了硅芯片表面的悬挂键，达到表面钝化，减少了由于外部污物引起的表面漏电流。氧的引入可使芯片内部的缺陷更稳定，减少载流子的复合，提高芯片的少子寿命，使之抗辐射性能更好，漏电流更低，吸附杂质，使芯片的杂质降低。并且，高温氧化生成的氧化层质地硬，可以保护芯片免受划伤。
步骤S2、高精度标记与光刻：在芯片上多个位置做不同光刻标记，光刻机对准芯片上的光刻标记，使掩膜版与芯片精准贴合；将芯片匀胶后放于掩膜版下用紫外光曝光，使掩膜版上的探测器图案转移至芯片上，显影将探测器图案显现出来；
步骤S3、上下阳极电极刻蚀与化学沉积扩散：用深刻蚀机分别从顶部和底部将光刻显影后的芯片刻蚀出中空的上下外围沟槽，将磷化氢气体加入硅烷气体，使混合气体在上下外围沟槽内化学沉积生成多晶硅，使之不断扩散填满沟槽，制成阳极，即上沟槽电极2和下沟槽电极5；
步骤S4、上下阴极电极刻蚀与化学沉积扩散：用深刻蚀机分别从顶部和底部将光刻显影后的芯片刻蚀出中空的上下中央沟槽，并保持上下中央沟槽的深度一致；将乙硼烷气体加入硅烷气体，使混合气体在上下中央沟槽内化学沉积生成多晶硅，使之不断扩散填满沟槽，制成阴极即上中央电极3和下中央电极6；
步骤S5、退火：将芯片放于退火炉中，在氮气与氩气的混合气体中，先升温后保温，保温完成后降至室温，得到退火后的芯片；
步骤S5中，升温温度为700～1000℃，退火时间为50s～100min，升温时间为50～1000s。退火的目的是清除芯片里面的损伤，保温一定时间使芯片内部损伤分解为简单缺陷，使少子寿命部分恢复，芯片漏电流和耗尽电压不至于因为缺陷的存在过大。
步骤S6、光刻金属化，引出电极：将芯片匀胶后，放于掩膜版下用紫外光曝光，使掩膜版上的探测器图案转移到芯片上，显影将掩膜版图案显现出来，然后将光刻显影后的芯片上外围沟槽电极与中央电极上层的氧化层刻蚀掉，再在外围沟槽电极与中央电极表面镀金属；
步骤S7、封装：在硅晶圆上划出探测器单元阵列，将其固定于托起的底座上，再用金属线把探测器上的电极点跟外部的管脚通过焊接连接起来，最后用塑料管壳密封起来，保护探测器芯片，形成芯片整体。利用引出芯片的管脚，以便与外部器件相连。
传统的三维构槽电极探测器是单面刻蚀，因此单面刻蚀的沟槽深度等于探测器芯片深度×90％，本发明采用双面刻蚀，有上下沟槽。因此上下沟槽深度分别等于探测器芯片深度×50％。在刻蚀仪器的宽深比指标一定的情况下，沟槽(电极)的宽度是与沟槽的深度相关的。因此本发明的沟槽电极由于只需要刻蚀探测器芯片的深度×50％，上下分别刻蚀一次，以达到甚至超过制备传统的三维构槽电极探测器时单面刻蚀的效果，因为沟槽电极宽度比传统三维沟槽电极探测器的电极面积要小一倍。若制备相同宽度的沟槽，则双面刻蚀中深刻蚀仪器的宽深比指标只需要为单面刻蚀中深刻蚀仪器的一半，因此对工艺要求更小。也就是不需要那么高的宽深比指标的深刻蚀仪器即可做成。
本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本发明的保护范围内。
Claims (5)
1.三维双面硅微条探测器的制备方法，其特征在于，
包括：三维双面硅微条探测器，其特征在于，包括上部探测单元、下部探测单元和中间半导体基体（7），上部探测单元位于中间半导体基体（7）的上部，下部探测单元双面位于中间半导体基体（7）的下部；上部探测单元由上半导体基体（1）、上沟槽电极（2）和上中央电极（3）组成，上沟槽电极（2）为长方体，其内均匀嵌有多个相互平行的上半导体基体（1），上半导体基体（1）内嵌有上中央电极（3）；下部探测单元均由下硅基体（4）、下沟槽电极（5）和下中央电极（6）组成，下沟槽电极（5）为长方体，其内均匀嵌有多个相互平行的下硅基体（4），下硅基体（4）内嵌有下中央电极（6）；上半导体基体（1）、上沟槽电极（2）、上中央电极（3）、下硅基体（4）、下沟槽电极（5）和下中央电极（6）高度均相等；下部探测单元位于上部探测单元正下方，上沟槽电极（2）和下沟槽电极（5）在水平方向错开90°；上中央电极（3）和下中央电极（6）在水平方向错开90°；
所述上半导体基体（1）和下硅基体（4）的数量均大于2；
所述中间半导体基体（7）的高度为d3，且d3=rt或d3=rb， rt为上沟槽电极（2）和上中央电极（3）的电极间距，上沟槽电极（2）和上中央电极（3）在x方向或y方向均相距rt ，rb为下沟槽电极（5）和下中央电极（6）的电极间距，下沟槽电极（5）和下中央电极（6）在x方向或y方向均相距rb，rt和rb的取值范围均为20 ~500μm；
所述上沟槽电极（2）高度与下沟槽电极（5）高度相等；
相邻两上半导体基体（1）的间距、上沟槽电极（2）的厚度、上中央电极（3）的厚度、相邻两下硅基体（4）的间距、下沟槽电极（5）的厚度和下中央电极（6）的厚度均相等；
所述上半导体基体（1）、下硅基体（4）和中间半导体基体（7）均是n型半导体基体或P型半导体基体；
所述上沟槽电极（2）与上中央电极（3）掺杂类型相反，所述下沟槽电极（5）与下中央电极（6）的掺杂类型相反；
所述上沟槽电极（2）和下沟槽电极（5）掺杂类型、掺杂浓度均相同，所述上中央电极（3）和下中央电极（6）的掺杂类型、掺杂浓度均相同；
所述掺杂类型是n型重掺杂或p型重掺杂；
所述上半导体基体（1）、下半导体基体（4）和中间半导体基体（7）的掺杂浓度为1×1012cm-3；
所述上沟槽电极（2）、上中央电极（3）、下沟槽电极（5）和下中央电极（6）的掺杂浓度均为1×1018cm-3～5×1019cm-3；
所述n型半导体基体、p型半导体基体、n型重掺杂半导体基体和p型重掺杂半导体基体均是材质为Si的半导体基体；
具体步骤如下：
步骤S1、清洗和氧化：将氧化炉清洗干净，然后将芯片垂直放入石英舟，在高纯氧气和体积百分比小于等于15%的卤素气体的混合气体中、750~1200℃温度条件下，进行吸杂氧化；
步骤S2、高精度标记与光刻：在芯片上多个位置做不同光刻标记，光刻机对准芯片上的光刻标记，使掩膜版与芯片精准贴合；将芯片匀胶后放于掩膜版下用紫外光曝光，使掩膜版上的探测器图案转移至芯片上，显影将探测器图案显现出来；
步骤S3、上下阳极电极刻蚀与化学沉积扩散：用深刻蚀机分别从顶部和底部将光刻显影后的芯片刻蚀出中空的上下外围沟槽，将磷化氢气体加入硅烷气体，使混合气体在上下外围沟槽内化学沉积生成多晶硅，使之不断扩散填满沟槽，制成阳极，即上沟槽电极（2）和下沟槽电极（5）；
步骤S4、上下阴极电极刻蚀与化学沉积扩散：用深刻蚀机分别从顶部和底部将光刻显影后的芯片刻蚀出中空的上下中央沟槽，并保持上下中央沟槽的深度一致；将乙硼烷气体加入硅烷气体，使混合气体在上下中央沟槽内化学沉积生成多晶硅，使之不断扩散填满沟槽，制成阴极即上中央电极（3）和下中央电极（6）；
步骤S5、退火：将芯片放于退火炉中，在氮气与氩气的混合气体中，先升温后保温，保温完成后降至室温，得到退火后的芯片；
步骤S6、光刻金属化，引出电极：将芯片匀胶后，放于掩膜版下用紫外光曝光，使掩膜版上的探测器图案转移到芯片上，显影将掩膜版图案显现出来，然后将光刻显影后的芯片的上沟槽电极（2）、下沟槽电极（5）、上中央电极（3）与下中央电极（6）上的氧化层刻蚀掉，再在其表面镀金属；
步骤S7、封装：在芯片上划出探测器单元或阵列，将其固定于托起的底座上，再用金属线把探测器上的电极点跟外部的管脚通过焊接连接起来，最后用塑料管壳密封起来。
2.根据权利要求1所述的三维双面硅微条探测器的制备方法，其特征在于，所述步骤S1中氧化炉的清洗是在高温下，在高纯氧气流中加入卤素气体，卤素气体的体积百分比小于等于15%。
3.根据权利要求1或2所述的三维双面硅微条探测器的制备方法，其特征在于，所述步骤S5中，升温温度为700~1000℃，退火时间为50s~100min，升温时间为50~1000s。
4.根据权利要求1所述的三维双面硅微条探测器的制备方法，其特征在于，所述上沟槽电极（2）和下沟槽电极（5）均是p型重掺杂半导体基体时，所述上中央电极（3）和下中央电极（6）均是n型重掺杂半导体基体；
所述上沟槽电极（2）和下沟槽电极（5）均是n型重掺杂半导体基体时，所述上中央电极（3）和下中央电极（6）均是p型重掺杂半导体基体。
5.根据权利要求1所述的三维双面硅微条探测器的制备方法，其特征在于，所述n型半导体基体、p型半导体基体、n型重掺杂半导体基体和p型重掺杂半导体基体还可替换为材质为Ge、HgI2、GaAs、TiBr、CdTe、CdZnTe、CdSe、GaP、HgS、PbI2或AlSb中的任意一种的半导体基体。
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-
2019
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Patent Citations (8)
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| 互嵌式壳型电极探测器的三维电学性能仿真;张亚;廖川;李正;;湘潭大学自然科学学报;20180815(第04期);全文 * |
Also Published As
| Publication number | Publication date |
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