CN209675281U - 一维排列双面错嵌式三维探测器及其阵列 - Google Patents

Abstract

本实用新型公开了一种一维排列双面错嵌式三维探测器及其阵列，包括第一沟槽电极和第二沟槽电极，第一沟槽电极刻蚀在第三半导体基体上表面，第二沟槽电极刻蚀在第三半导体基体下表面；第一沟槽电极内嵌有第一中央电极，第一中央电极和第一沟槽电极间填充有第一半导体基体；第二沟槽电极内嵌有第二中央电极，第二沟槽电极和第二中央电极间填充有第二半导体基体；第一沟槽电极和第二沟槽电极的外宽均为2R_X，第二沟槽电极位于第一沟槽电极下方，且两者垂直相距d3、水平相距Rx。第一沟槽电极和第二沟槽电极规格相同；第一中央电极和第二中央电极规格相同。一维排列双面错嵌式三维探测器阵列由一维排列双面错嵌式三维探测器并排排列组成。

Description

一维排列双面错嵌式三维探测器及其阵列

技术领域

本实用新型属于光子(包括X光、激光、X射线自由电子激光)或粒子探测技术领域，涉及一种一维排列双面错嵌式三维探测器及其阵列。

背景技术

探测器主要用于高能物理、天体物理、航空航天、军事、医学技术等领域。三维沟槽电极探测器，位置分辨率等于电极间距的长度，若想得到高位置分辨率，必须将电极间距做到很小，使得电子学读出路数多，造成电子学复杂，成本高；且将电极间距做到很小，可能会导致击穿，在本身耗尽电压就高的情况下，更容易被击穿。另外，三维沟槽电极硅探测器的中央收集极与外层沟槽均是由刻蚀、填充形成，刻蚀出的沟槽的宽度与沟槽的深度有关，即深刻蚀技术的宽深比，目前深刻蚀的宽深比能做到1:30，说明在 300微米厚度的芯片中刻蚀一条贯穿芯片的沟槽，沟槽宽度最小为10微米，而沟槽本身不能收集电荷，因此其本身不能算作灵敏区，而成为死区，这其实在整个探测器中算是不小的比例，导致死区面积增大、灵敏区面积减少。

实用新型内容

本实用新型的目的在于提供一种一维排列双面错嵌式三维探测器，解决了现有三维沟槽电极探测器灵敏度低、电子学读出路数多造成电子学复杂、容易被击穿和位置分辨率低的问题。

本实用新型的另一目的是提供一种一维排列双面错嵌式三维探测器阵列。

为解决上述技术问题，本实用新型所采用的技术方案是，一维排列双面错嵌式三维探测器，包括第一沟槽电极、第二沟槽电极和第三半导体基体，第一沟槽电极刻蚀在第三半导体基体上表面，第二沟槽电极刻蚀在第三半导体基体下表面；第一沟槽电极内嵌有第一中央电极，第一中央电极和第一沟槽电极之间填充有第一半导体基体；第二沟槽电极内嵌有第二中央电极，第二沟槽电极和第二中央电极之间填充有第二半导体基体；第一沟槽电极和第二沟槽电极的外长均为2R_X，第二沟槽电极位于第一沟槽电极下方，第二沟槽电极上表面与第一沟槽电极下表面垂直相距d3，第一中央电极中心与第二中央电极中心水平相距Rx。

进一步的，所述第一沟槽电极和第二沟槽电极规格相同，且两者均为内部中空的柱体结构；所述第一沟槽电极、第二沟槽电极的外长和外宽相等；所述第一中央电极和第二中央电极规格相同；所述第三半导体基体的高度为第一沟槽电极的高度、第二沟槽电极的高度与两者间的垂直距离d3之和。

进一步的，所述第一沟槽电极和第二沟槽电极的垂直距离d3满足d3＝r1＝r2，r1为第一沟槽电极与第一中央电极的电极间距，r2为第二沟槽电极与第二中央电极的电极间距；所述第一中央电极位于第一沟槽电极中心，所述第二中央电极位于第二沟槽电极中心。

进一步的，所述第一中央电极和第二中央电极均为n型重掺杂半导体基体；所述第一沟槽电极和第二沟槽电极均为p型重掺杂半导体基体；所述第一半导体基体、第二半导体基体和第三半导体基体均为p型轻掺杂半导体基体或n型轻掺杂半导体基体。

进一步的，所述第一中央电极和第二中央电极均为p型重掺杂半导体基体；所述第一沟槽电极和第二沟槽电极均为n型重掺杂半导体基体；所述第一半导体基体、第二半导体基体和第三半导体基体均为p型轻掺杂半导体基体或n型轻掺杂半导体基体；所述n 型半导体基体、p型半导体基体、n型重掺杂半导体基体和p型重掺杂半导体基体均是材质为Si的半导体基体。

进一步的，所述第一半导体基体、第二半导体基体和第三半导体基体的掺杂浓度为1 ×10¹²cm^-3；所述第一沟槽电极和第二沟槽电极的掺杂浓度为1×10¹⁸cm^-3～5×10¹⁹cm^-3；所述第一中央电极和第二中央电极的掺杂浓度为1×10¹⁸cm^-3～5×10¹⁹cm^-3；所述n型轻掺杂半导体基体、p型轻掺杂半导体基体、n型重掺杂半导体基体和p型重掺杂半导体基体还可替换为材质为Ge、HgI₂、GaAs、TiBr、CdTe、CdZnTe、CdSe、GaP、HgS、PbI₂或AlSb中的任意一种的半导体基体。

本实用新型所采用的另一技术方案是，一种应用所述一维排列双面错嵌式三维探测器并排排列组成的一维排列双面错嵌式三维探测器阵列。

本实用新型的有益效果是，一维排列双面错嵌式三维探测器及其阵列，首先由于采用双面刻蚀使得需要单面刻蚀的沟槽深度变小，因此可以将中央电极和沟槽电极的宽度减少一半，大大减少电极本身充当的死区，当探测器高度一致时，本实用新型电极本身充当的死区仅为传统三维沟槽电极探测器的一半，使得电极充当的死区减少，灵敏度提升；其次，沟槽电极均不刻蚀到底，两个沟槽电极在竖直方向上的距离为d3，可以保持两者不相互接触，避免短路，同时保证芯片能机械上互相连接；d3等于沟槽电极与中央电极的间距，使得探测器耗尽时，竖直方向上的耗尽宽度约等于水平方向上的耗尽宽度，能够使探测器内部电场分布更加均匀，利于处理；本实用新型探测到的垂直入射的粒子、光子横向最小位置变化为探测到的垂直入射的粒子、光子最小位置变化较传统探测器更小，使得位置分辨率提升；本实用新型探测器宽度长度做到很大，被击穿风险大大减低；在保持相同位置分辨率下，一维排列双面错嵌式三维探测器2*1阵列相当于传统三维沟槽电极探测器6*1阵列，电子学读出路数少且成本低，拼成大面积阵列时，两种探测器在电子路数上的差异更加明显。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是一维排列双面错嵌式三维探测器结构示意图；

图2是一维排列双面错嵌式三维探测器另一结构示意图；

图3是一维排列双面错嵌式三维探测器的俯视图；

图4是一维排列双面错嵌式三维探测器2*1阵列示意图；

图5是传统三维沟槽电极探测器6*1阵列示意图；

图6是一维排列双面错嵌式三维探测器3*1阵列示意图；

图7是一维排列双面错嵌式三维探测器另一3*1阵列示意图。

图中，1.第一半导体基体，2.第一沟槽电极，3.第一中央电极，4.第二半导体基体，5.第二沟槽电极，6.第二中央电极，7.第三半导体基体。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

实施例1

一维排列双面错嵌式三维探测器，如图1～3所示，包括双面刻蚀在厚度为(d1+d2+d3) 的第三半导体基体7上的第一沟槽电极2和第二沟槽电极5，第一沟槽电极2和第二沟槽电极5规格相同；第一沟槽电极2为内部中空的柱体结构，其外长为2R_Y、外宽为2R_X、外高为d1；第一沟槽电极2内嵌有第一中央电极3，第一中央电极3和第一沟槽电极2之间填充有第一半导体基体1；第二沟槽电极5位于第一沟槽电极2下方，且两者垂直相距 d3、水平相距Rx，且d3＝r1，r1为第一中央电极3和第一沟槽电极2的电极间距；第二沟槽电极5为内部中空的柱体结构，其外长为2R_Y、外宽为2R_X、外高为d2，且d2＝d1， R_X＝R_Y；第二沟槽电极5内嵌有第二中央电极6，第二沟槽电极5和第二中央电极6之间填充有第二半导体基体4，且d3＝r2，r2为第二中央电极6和第二沟槽电极5的电极间距；第一半导体基体1、第二半导体基体4和第三半导体基体7均为超纯高阻硅，是掺杂浓度为1×10¹²cm^-3(轻掺杂)的p型硅基体；第一沟槽电极2和第二沟槽电极5是掺杂浓度为 1×10¹⁸cm^-3的p型重掺杂硅基体；第一中央电极3和第二中央电极6是掺杂浓度为 1×10¹⁸cm^-3的n型重掺杂硅基体。

实施例2

与实施例1不同的是，本实施例第一沟槽电极2和第二沟槽电极5是掺杂浓度为 25×10¹⁸cm^-3的p型重掺杂硅基体；第一中央电极3和第二中央电极6是掺杂浓度为 25×10¹⁸cm^-3的n型重掺杂硅基体。

实施例3

与实施例1～2不同的是，本实施例第一沟槽电极2和第二沟槽电极5是掺杂浓度为5×10¹⁹cm^-3的p型重掺杂硅基体；第一中央电极3和第二中央电极6是掺杂浓度为 5×10¹⁹cm^-3的n型重掺杂硅基体。

实施例4

与实施例1～3不同的是，本实施例第一半导体基体1、第二半导体基体4和第三半导体基体7是掺杂浓度为1×10¹²cm^-3的p型硅基体，第一沟槽电极2和第二沟槽电极5 是掺杂浓度为1×10¹⁸cm^-3的n型重掺杂硅基体；第一中央电极3和第二中央电极6是掺杂浓度为1×10¹⁸cm^-3的p型重掺杂硅基体。

实施例5

与实施例1～4不同的是，本实施例第一半导体基体1、第二半导体基体4和第三半导体基体7是掺杂浓度为1×10¹²cm^-3的p型硅基体，第一沟槽电极2和第二沟槽电极5 是掺杂浓度为25×10¹⁸cm^-3的n型重掺杂硅基体；第一中央电极3和第二中央电极6是掺杂浓度为25×10¹⁸cm^-3的p型重掺杂硅基体。

实施例6

与实施例1～5不同的是，本实施例第一半导体基体1、第二半导体基体4和第三半导体基体7是掺杂浓度为1×10¹²cm^-3的p型硅基体，第一沟槽电极2和第二沟槽电极5 是掺杂浓度为5×10¹⁹cm^-3的n型重掺杂硅基体；第一中央电极3和第二中央电极6是掺杂浓度为5×10¹⁹cm^-3的p型重掺杂硅基体。

实施例7

与实施例1～6不同的是，本实施例第一半导体基体1、第二半导体基体4和第三半导体基体7是掺杂浓度为1×10¹²cm^-3的n型硅基体，第一沟槽电极2和第二沟槽电极5 是掺杂浓度为1×10¹⁸cm^-3的p型重掺杂硅基体；第一中央电极3和第二中央电极6是掺杂浓度为1×10¹⁸cm^-3的n型重掺杂硅基体。

实施例8

与实施例1～7不同的是，本实施例第一半导体基体1、第二半导体基体4和第三半导体基体7是掺杂浓度为1×10¹²cm^-3的n型硅基体，第一沟槽电极2和第二沟槽电极5 是掺杂浓度为25×10¹⁸cm^-3的p型重掺杂硅基体；第一中央电极3和第二中央电极6是掺杂浓度为25×10¹⁸cm^-3的n型重掺杂硅基体。

实施例9

与实施例1～8不同的是，本实施例第一半导体基体1、第二半导体基体4和第三半导体基体7是掺杂浓度为1×10¹²cm^-3的n型硅基体，第一沟槽电极2和第二沟槽电极5 是掺杂浓度为5×10¹⁹cm^-3的p型重掺杂硅基体；第一中央电极3和第二中央电极6是掺杂浓度为5×10¹⁹cm^-3的n型重掺杂硅基体。

实施例10

与实施例1～9不同的是，本实施例第一半导体基体1、第二半导体基体4和第三半导体基体7是掺杂浓度为1×10¹²cm^-3的n型硅基体，第一沟槽电极2和第二沟槽电极5 是掺杂浓度为1×10¹⁸cm^-3的n型重掺杂硅基体；第一中央电极3和第二中央电极6是掺杂浓度为1×10¹⁸cm^-3的p型重掺杂硅基体。

实施例11

与实施例1～10不同的是，本实施例第一半导体基体1、第二半导体基体4和第三半导体基体7是掺杂浓度为1×10¹²cm^-3的n型硅基体，第一沟槽电极2和第二沟槽电极5 是掺杂浓度为25×10¹⁸cm^-3的n型重掺杂硅基体；第一中央电极3和第二中央电极6是掺杂浓度为25×10¹⁸cm^-3的p型重掺杂硅基体。

实施例12

与实施例1～11不同的是，本实施例第一半导体基体1、第二半导体基体4和第三半导体基体7是掺杂浓度为1×10¹²cm^-3的n型硅基体，第一沟槽电极2和第二沟槽电极5 是掺杂浓度为5×10¹⁹cm^-3的n型重掺杂硅基体；第一中央电极3和第二中央电极6是掺杂浓度为5×10¹⁹cm^-3的p型重掺杂硅基体。

实施例4～6设置灵敏区为p型轻掺杂硅，中央电极为p型重掺杂硅，沟槽电极为n型重掺杂硅，使得PN结位置在沟槽电极附近，实施例7～9的探测器，灵敏区为n型轻掺杂硅，中央电极为n型重掺杂硅，沟槽电极为p型重掺杂硅，其PN结位置也在沟槽电极附近，使得电场平滑，电场变化小，工作时不易被击穿。且实施例4和实施例7的重掺杂浓度最佳，不会在掺杂过程中形成损伤且使第一半导体基体1、第二半导体基体4 和第三半导体基体7更容易耗尽，这是因为重掺杂电极的掺杂浓度过大，会在掺杂过程中形成损伤，且若掺杂浓度大于10²⁰cm^-3，损伤不易去掉，重掺杂电极的掺杂浓度过小，不能形成单边突变结，导致第一半导体基体1、第二半导体基体4和第三半导体基体7 不容易耗尽。实施例1与实施例4中，设置灵敏区为p型轻掺杂硅，实施例7与实施例9 中，设置灵敏区为n型轻掺杂硅，因此实施例1与实施例4比实施例7、实施例9更加耐辐射；实施例4与实施例7中，使得PN结位置在沟槽电极附近，电场平滑，电场变化小，工作时不易被击穿。因此实施例4与实施例7比实施例1、实施例9更加不易局部击穿。在高辐射(高能物理实验)下，性能由强到弱为实施例4、实施例1、实施例7、实施例9；在低辐射(如光子探测)下，性能无明显差别。

探测器沿着第一沟槽电极2至第一中央电极3耗尽，沿着第二沟槽电极6至第二中央电极5耗尽，因此沟槽电极与中央电极之间的硅基体便称耗尽区或灵敏区，即第一半导体基体1和第二半导体基体4为本实用新型探测器的灵敏区，其为n型硅或p型硅都行，但是由于n型硅在高辐射环境下会转变为p型硅，因此在高辐射环境下，一般使用p 型硅，耐辐射能力更好。第一半导体基体1和第二半导体基体4掺杂浓度的选取目的是为了使硅基体为超纯高阻硅，是现有工艺能形成的超纯硅的浓度，也是刚好形成高阻硅的浓度，再纯的硅(浓度更小)现有工艺做不出来，且浓度再大硅的电阻率变小，漏电流变大，因此选择第一半导体基体1和第二半导体基体4和第三半导体基体7的掺杂浓度为1×10¹²cm^-3。第一沟槽电极2、第二沟槽电极5、第一中央电极3和第二中央电极6 的重掺杂硅掺杂浓度的取值范围是为了和第一半导体基体1、第二半导体基体4(轻掺杂硅)的浓度差保持几个数量级，形成单边突变结，使第一半导体基体1、第二半导体基体4和第三半导体基体7更容易耗尽。

R_X和R_Y不相等时，中央电极会被拉长，电容也会随之增大，探测器能量分辨率降低，因此，R_X＝R_Y。

PN结位置在沟槽电极附近时的最大电场远小于PN结位置在中央电极时的最大电场，实施例4～6设置第一半导体基体1和第二半导体基体4为p型轻掺杂硅，第一中央电极3和第二中央电极6为p型重掺杂硅，第一沟槽电极2和第二沟槽电极5为n型重掺杂硅，使得PN结位置在第一沟槽电极2和第二沟槽电极5附近，以保持电场平滑，电场变化小，使得探测器工作电压远大于耗尽电压，工作时不易被击穿；且第一半导体基体1和第二半导体基体4为p型半导体基体，抗辐射能力强。

设置第一沟槽电极2、第二沟槽电极5、第一中央电极3和第二中央电极6为重掺杂，掺杂浓度为1×10¹⁸cm^-3～5×10¹⁹cm^-3，是为了和轻掺杂硅(第一半导体基体1、第二半导体基体4)的浓度差保持几个数量级，形成单边突变结，使击穿电压与耗尽电压相差多个数量级，使轻掺杂硅更容易耗尽。

半导体探测器制备材料不限定为Si基材料，可以为Ge、HgI₂、GaAs、TiBr、CdTe、CdZnTe、CdSe、GaP、HgS、PbI₂或AlSb中的一种，应用范围广。

理论上只要中央电极位于沟槽电极内就行，但是若不位于沟槽电极中心，则中央电极两侧的电场一个大一个小，差异造成信号(计数率)的峰值降低，峰宽变宽，不利于处理。所以优选的，本实用新型的第一中央电极3位于第一沟槽电极2中心，第二中央电极6位于第二沟槽电极5中心。

由于入射的mip粒子在探测器介质中产生电子-空穴对的数量与mip粒子经过的路径长度成正比，因此使第一沟槽电极2和第二沟槽电极5规格相同、第一中央电极3和第二中央电极6规格相同，使得入射的mip粒子在第一半导体基体1和第二半导体基体4 (灵敏区)中产生的电子-空穴对的数量一致，便于之后的读出信号的处理。

第三半导体基体7中部留出厚度为d3的基体不被刻蚀穿，可以保持第一沟槽电极2和第二沟槽电极5不相互接触，避免短路；且使得第一半导体基体1和第二半导体基体4 和第三半导体基体7机械上互相连接，保证探测器不掉落。另外，d3＝r1＝r2，r1为第一沟槽电极2与第一中央电极3的电极间距，r2为第二沟槽电极5与第二中央电极6的电极间距，使得探测器耗尽时，竖直方向上的耗尽宽度约等于水平方向上的耗尽宽度，即第一沟槽电极2与第二沟槽电极6之间的垂直距离等于第一沟槽电极与第一中央电极间的距离，等于第二沟槽电极与第二中央电极间的距离，能够使探测器内部电场分布更加均匀(电场的数值相差不大)；不均匀的电场两侧的电场数值一个大一个小，电场数值差异会造成信号(计数率)的峰值降低，峰宽变宽，不利于处理。

图3是一维排列双面错嵌式三维探测器的俯视图，将其分别由沟槽电极、中央电极和半导体基体组成的上下收集极编号为T、B，mip粒子垂直入射，如果T与B均具有信号，说明粒子处于T和B重叠区域；如果T有信号，说明粒子处于T未与B重叠区域；如果B有信号，说明粒子处于B未与T重叠区域。若由矩形三维双面沟槽电极探测器排成探测器阵列，基于上述原理，根据收集到信号的收集极T、B所在编号可知垂直入射的mip粒子入射位置。根据响应情况可将一个探测器分为只有上收集极响应、上下收集极均响应、只有下收集极响应三种情况，则探测到的垂直入射的粒子、光子最小位置变化，横向上：传统三维沟槽电极硅探测器的位置分辨率严格相等于单元的尺寸，而本实用新型中探测到的垂直入射的粒子、光子最小位置变化较传统探测器更小，使得位置分辨率更高。

图4是一维排列双面错嵌式三维探测器2*1阵列，一维排列双面错嵌式三维探测器上单元与下单元在x方向位移R_X。探测器上下单元在芯片水平面具有1/2部分重叠。按照单元间重叠的部分，将一维排列双面错嵌式三维探测器2*1阵列分成a、b、c、d、e、 f区间，分别为粒子入射时只有第一个单元中的上单元响应区间、第一个单元中的上下单元均响应区间、只有第一个单元中的下单元响应区间、第二个单元中的上单元响应、第二个单元中的上下单元均响应、第二个单元中的下单元响应。

由于传统三维沟槽电极硅探测器的位置分辨率严格相等于单元的尺寸，因此在保持相同位置分辨率下，传统三维沟槽电极探测器6*1阵列面积才相当于一维排列双面错嵌式三维探测器2*1阵列。图5是传统三维沟槽电极探测器6*1阵列示意图，为了保持高位置分辨率，传统三维沟槽电极硅探测器的宽度长度均做到很小，很容易使探测器击穿。而本实用新型一维排列双面错嵌式三维探测器的宽度和长度均可以做到很大，被击穿风险大大减低。并且尺寸小的探测器单元组成的阵列需要更多电子学读出路数，有技术复杂度且成本高，如传统三维沟槽电极探测器6*1阵列需要六个电子学读出路数，一维排列双面错嵌式三维探测器2*1阵列仅仅需要4个，拼成大面积阵列时，两种探测器在电子路数上的差异更加明显。

图6和图7是本实用新型一维排列双面错嵌式三维探测器3*1阵列示意图，其中，a₁为第一个探测器的由第一半导体基体1、第一沟槽电极2和第一中央电极3构成的上收集极，b₁为第一个探测器的由第二半导体基体4、第二沟槽电极5和第二中央电极6构成的下收集极，a₂为第二个探测器的上收集极，b₂为第二个探测器的下收集极，a₃为第三个探测器的上收集极，b₃为第三个探测器的下收集极。图6和图7所示探测器阵列因第三半导体基体7的形状不同而性能不同，图6所示的一维排列双面错嵌式三维探测器3*1 阵列，其死区面积大于图7所示的一维排列双面错嵌式三维探测器3*1阵列，但其电子学读出路少；图7所示的一维排列双面错嵌式三维探测器3*1阵列，其虽然死区面积少，灵敏区面积较图6所示的一维排列双面错嵌式三维探测器3*1阵列较大，但相应的其电子学读出路增多。

本实用新型探测器由电极本身充当的死区体积为 V＝(d₁+d₂)×((2R_X)²-(2R_X-2w)²+w²)＝(d₁+d₂)×(4R_Xw-3w²)，传统探测器由电极本身充当的死区体积为V＝(d₁+d₂+d₃)×((2R_X)²-(2R_X-2w)²+w²)＝(d₁+d₂+d₃)×(4R_Xw-3w²)， w为第一沟槽电极2和第二沟槽电极5的沟槽宽度，由电极本身充当的死区体积减少，灵敏度提升；本实用新型探测器位置分辨率为传统探测器位置分辨率为σ_X＝2R_X，位置分辨率提升。

一维排列双面错嵌式三维探测器的制备方法，具体步骤如下：

步骤S1、清洗和氧化：将芯片用去离子水清洗至表面无浮尘，放入清洗干净的氧化炉中，在高纯氮与高纯氧的混合气体中进行吸杂氧化。

氧化炉的清洗是在高温下，在高纯氧气流中加入卤素气体，卤素气体的体积百分比小于等于15％，最常用的卤素气体是氯气，大多数重金属原子与氯气反应产生气态金属氯化物大大改善炉内的洁净度，减少离子沾污，提高SiO2/Si界面质量。

经过氧化，硅晶圆表面生成氧化层，减少了硅芯片表面的悬挂键，达到表面钝化，减少了由于外部污物引起的表面漏电流。氧的引入可使芯片内部的缺陷更稳定，减少载流子的复合，提高芯片的少子寿命，使之抗辐射性能更好，漏电流更低，吸附杂质，使芯片的杂质降低。并且，高温氧化生成的氧化层质地硬，可以保护芯片免受划伤。

步骤S2、高精度标记与光刻：在芯片上多个位置做相应光刻标记，光刻机对准芯片上的光刻标记，使掩膜版与芯片精准贴合；将芯片匀胶后放于掩膜版下用紫外光曝光，使掩膜版上的探测器图案转移至芯片上，显影将探测器图案显现出来；

步骤S3、上下阳极电极刻蚀与化学沉积扩散：用深刻蚀机分别从顶部和底部将光刻显影后的芯片刻蚀出中空的上下外围沟槽，将磷化氢气体加入硅烷气体，使混合气体在上下外围沟槽内化学沉积生成多晶硅，使之不断扩散填满沟槽，制成阳极，即第一沟槽电极2和第二沟槽电极5；

步骤S4、上下阴极电极刻蚀与化学沉积扩散：用深刻蚀机分别从顶部和底部将光刻显影后的芯片刻蚀出中空的上下中央沟槽，并保持上下中央沟槽的深度一致；将乙硼烷气体加入硅烷气体，使混合气体在上下中央沟槽内化学沉积生成多晶硅，使之不断扩散填满沟槽，制成阴极即第一中央电极3和第二中央电极6；

步骤S5、退火：将芯片放于退火炉中，在真空环境或氮气与氩气的混合气体中，升温并维持一定时间，然后将温度降至室温，得到退火后的芯片；

步骤S5中，升温温度为700～1000℃，退火时间为50s～100min，升温时间为50～1000s，保温时间为2～10min。退火的目的是清除芯片里面的损伤，保温一定时间使芯片内部损伤分解为简单缺陷，使少子寿命部分恢复，芯片漏电流和耗尽电压不至于因为缺陷的存在过大。

步骤S6、光刻金属化，引出电极：将芯片匀胶后，放于掩膜版下用紫外光曝光，使掩膜版上的探测器图案转移到芯片上，显影将掩膜版图案显现出来，然后将光刻显影后的芯片上第一沟槽电极2、第二沟槽电极5、第一中央电极3和第二中央电极6区域的氧化层刻蚀掉，再在其上方镀金属；

步骤S7、封装：在硅晶圆上划出探测器单元阵列，将其固定于托起的底座上，再用金属线把探测器上的电极点跟外部的管脚通过焊接连接起来，最后用塑料管壳密封起来，保护探测器芯片，形成芯片整体。利用引出芯片的管脚，以便与外部器件相连。

需要说明的是，在本实用新型中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。

以上所述仅为本实用新型的较佳实施例而已，并非用于限定本实用新型的保护范围。凡在本实用新型的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本实用新型的保护范围内。

Claims (7)

1.一维排列双面错嵌式三维探测器，其特征在于，包括第一沟槽电极(2)、第二沟槽电极(5)和第三半导体基体(7)，第一沟槽电极(2)刻蚀在第三半导体基体(7)上表面，第二沟槽电极(5)刻蚀在第三半导体基体(7)下表面；第一沟槽电极(2)内嵌有第一中央电极(3)，第一中央电极(3)和第一沟槽电极(2)之间填充有第一半导体基体(1)；第二沟槽电极(5)内嵌有第二中央电极(6)，第二沟槽电极(5)和第二中央电极(6)之间填充有第二半导体基体(4)；第一沟槽电极(2)和第二沟槽电极(5)的外长均为2R_X，第二沟槽电极(5)位于第一沟槽电极(2)下方，第二沟槽电极(5)上表面与第一沟槽电极(2)下表面垂直相距d3，第一中央电极(3)中心与第二中央电极(6)中心水平相距Rx。

2.根据权利要求1所述的一维排列双面错嵌式三维探测器，其特征在于，所述第一沟槽电极(2)和第二沟槽电极(5)规格相同，且两者均为内部中空的柱体结构；

所述第一沟槽电极(2)、第二沟槽电极(5)的外长和外宽相等；

所述第一中央电极(3)和第二中央电极(6)规格相同；

所述第三半导体基体(7)的高度为第一沟槽电极(2)的高度、第二沟槽电极(5)的高度与两者间的垂直距离d3之和。

3.根据权利要求1或2所述的一维排列双面错嵌式三维探测器，其特征在于，所述第一沟槽电极(2)和第二沟槽电极(5)的垂直距离d3满足d3＝r1＝r2，r1为第一沟槽电极(2)与第一中央电极(3)的电极间距，r2为第二沟槽电极(5)与第二中央电极(6)的电极间距；

所述第一中央电极(3)位于第一沟槽电极(2)中心，所述第二中央电极(6)位于第二沟槽电极(5)中心。

4.根据权利要求3所述的一维排列双面错嵌式三维探测器，其特征在于，所述第一中央电极(3)和第二中央电极(6)均为n型重掺杂半导体基体；

所述第一沟槽电极(2)和第二沟槽电极(5)均为p型重掺杂半导体基体；

所述第一半导体基体(1)、第二半导体基体(4)和第三半导体基体(7)均为p型轻掺杂半导体基体或n型轻掺杂半导体基体。

5.根据权利要求3所述的一维排列双面错嵌式三维探测器，其特征在于，所述第一中央电极(3)和第二中央电极(6)均为p型重掺杂半导体基体；

所述第一沟槽电极(2)和第二沟槽电极(5)均为n型重掺杂半导体基体；

所述第一半导体基体(1)、第二半导体基体(4)和第三半导体基体(7)均为p型轻掺杂半导体基体或n型轻掺杂半导体基体；

所述n型轻掺杂半导体基体、p型轻掺杂半导体基体、n型重掺杂半导体基体和p型重掺杂半导体基体均是材质为Si的半导体基体。

6.根据权利要求5所述的一维排列双面错嵌式三维探测器，其特征在于，所述第一半导体基体(1)、第二半导体基体(4)和第三半导体基体(7)的掺杂浓度为1×10¹²cm^-3；

所述第一沟槽电极(2)和第二沟槽电极(5)的掺杂浓度为1×10¹⁸cm^-3～5×10¹⁹cm^-3；

所述第一中央电极(3)和第二中央电极(6)的掺杂浓度为1×10¹⁸cm^-3～5×10¹⁹cm^-3；

所述n型轻掺杂半导体基体、p型轻掺杂半导体基体、n型重掺杂半导体基体和p型重掺杂半导体基体还可替换为材质为Ge、HgI₂、GaAs、TiBr、CdTe、CdZnTe、CdSe、GaP、HgS、PbI₂或AlSb中的任意一种的半导体基体。

7.一种应用权利要求2、4或5所述的一维排列双面错嵌式三维探测器并排排列组成的一维排列双面错嵌式三维探测器阵列。