KR20100044208A - 방사선을 방출하는 반도체 몸체 - Google Patents

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Abstract

본 발명은 콘택 층(3) 및 활성 구역(7)을 갖는 방사선 방출 반도체 몸체에 관한 것으로서, 이 경우 상기 반도체 몸체는 콘택 층과 활성 구역 사이에 배치된 터널 접합(4)을 갖고, 상기 활성 구역은 다중 양자 웰 구조물을 가지며, 상기 다중 양자 웰 구조물은 두 개 이상의 활성층(71)을 포함하고, 상기 활성층은 동작 전류의 인가시에 반도체 몸체 안으로 전자기 방사선을 방출한다.

Description

방사선을 방출하는 반도체 몸체 {RADIATION-EMITTING SEMICONDUCTOR BODY}
본 발명은 방사선을 방출하는 반도체 몸체와 관련이 있다.
본 출원은 독일 특허 출원서 102007031926.8호를 우선권으로 주장하며, 상기 우선권의 공개 내용은 인용에 의해서 본 출원서에 수용된다.
통상적인 구조 방식의 방사선 방출 반도체 몸체는 동작 중에 반도체 몸체 안으로 인가되는 동작 전류의 전류 밀도가 증가함에 따라 동작 중에 방출되는 방사선 파워가 포화 상태로 됨으로써, 결과적으로 동작 전류 밀도가 증가함에 따라 효율은 저하된다.
본 발명의 과제는 동작 전류 밀도가 큰 경우에 효율이 개선되는 방사선 방출 반도체 몸체를 제공하는 것이다.
상기 과제는 특허 청구항 1에 따른 방사선 방출 반도체 몸체에 의해서 해결된다. 반도체 몸체의 바람직한 실시예들 및 개선예들은 종속 청구항들에 기재되어 있으며, 이로써 상기 종속 청구항들의 공개 내용은 본 명세서에 명백하게 포함된다.
본 발명에 따른 방사선 방출 반도체 몸체는 활성 구역을 갖는다. 상기 활성 구역은 다중 양자 웰 구조물을 가지며, 상기 다중 양자 웰 구조물은 두 개 이상의 활성층을 포함하고, 상기 활성층은 동작 전류의 인가시에 반도체 몸체 안으로 전자기 방사선을 방출한다.
상기 활성 구역은 예를 들어 6각형의 화합물 반도체 재료를 기본으로 한다. 본 문맥에서 "6각형의 화합물 반도체 재료를 기본으로 한다"라는 표현은 활성 구역 또는 상기 활성 구역의 적어도 하나의 층, 특히 활성층이 6각형의 화합물 반도체 재료를 갖는다는 것을 의미한다. 다시 말해, 적어도 활성 구역은 6각형의 격자 구조를 갖는다. 바람직하게 전체 반도체 몸체가 6각형의 화합물 반도체 재료를 기본으로 하는 경우에는, 상기 반도체 몸체의 반도체 재료가 6각형의 격자 구조를 갖게 된다.
6각형의 화합물 반도체 재료로서는 예를 들어 화학 원소 주기율표의 제 Ⅱ 및 제 Ⅳ 메인 그룹의 원소들 중에서 2성분, 3성분 및/또는 4성분 화합물이 사용된다. 예를 들면 아래와 같은 화합물들이 사용될 수 있다: ZnO, ZnMgO, CdS, ZnCdS, MgBeO. 또한, 6각형의 화합물 반도체 재료로서는 제 Ⅲ 및 제 Ⅴ메인 그룹의 원소들 중에서 2성분, 3성분 및/또는 4성분 화합물로 이루어진 반도체 구조, 예를 들어 질화물도 사용될 수 있다. 예컨대 다음과 같은 반도체 구조들이 사용될 수 있다: BN, AlGaN, GaN, AlInGaN.
이 경우 반도체 재료는 전술된 일반식들 중에서 한 일반식에 따라 반드시 수학적으로 정확한 조성을 가질 필요는 없으며, 오히려 하나 또는 다수의 도펀트 그리고 추가의 성분들을 가질 수 있다. 하지만, 간략한 설명을 위해서 전술된 일반식들은 결정 격자의 성분들이 소량의 추가 물질들로 부분적으로 대체될 수 있다 하더라도 단지 상기 결정 격자의 주요 성분들만을 포함한다.
6각형의 화합물 반도체의 경우 ― 예를 들어 Ⅲ-Ⅴ-반도체 재료 시스템인 AlInGaN, 다시 말해 AlxInyGa1 -x- yN(이때 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 그리고 x+y ≤ 1)을 기본으로 하는 반도체 몸체의 경우 ― 에 예를 들어 InGaN-양자 웰을 포함할 수 있는 활성 구역 내부에서는 분극 우르츠광(Wurtzite)-결정 구조 및 활성 구역 내에서의 응력으로 인해 압전 장(piezoelectric field)이 나타난다.
상기 압전 장은 성장 방향을 따라서 정렬되어 있다. 상기 압전 장의 극성은 반도체 몸체가 성장하는 성장 모드에 의존한다. 예를 들어 금속 유기 기상 에피택시(MOVPE)를 사용하는 경우에는 바람직하게 소위 Ga-페이스(Face)로 성장 모드가 성장된다. 예를 들어 상기와 같은 내용이 GaN 결정에 대하여 의미하는 바는, 결정을 형성하는 Ga-N 이중 층의 경우에는 갈륨 원자가 성장 기판으로부터 다른 쪽을 향하여 상기 결정의 표면 방향으로 놓여 있다는 것이다. Ga-페이스 성장 모드로 성장된 결정의 경우, 다시 말해 성장 방향이 결정학적인 c-축과 평행하게 진행하는 결정의 경우에 결정학적인 c-축 및 전기 장은 기판으로부터 멀어져서 결정 표면 쪽을 향한다.
활성 구역 내에서의 응력으로 인한 압전 장의 분극은 반대로 설정된 방향을 갖는다. 분극에 의해서 유도되는 격자 전하는 결정 표면 쪽을 향하고 있는 활성 영역의 측에서는 -(마이너스)이고, 기판의 교차점 및 성장된 결정 쪽을 향하고 있는 활성 영역의 측에서는 +(플러스)이다. c-축 방향으로의 압전 장의 극성은 Ga-페이스 성장 모드에서는 거의 영향을 받지 않는다.
광전자 반도체 몸체의 한 바람직한 실시예에서 성장 방향으로, 다시 말해 결정학적인 c-축에 대하여 평행한 방향으로는 p-도핑된 구속 층, 활성 구역 및 n-전도성 구속 층이 이와 같은 순서로 연속한다. 상기 p-도핑된 구속 층 및 n-전도성 구속 층은 성장 방향으로 활성 구역에 선행하거나 또는 후속하는 반도체 몸체의 반도체 층들이다. 한 개선예에서 p-도핑된 구속 층 및/또는 n-전도성 구속 층은 전하 캐리어-구속 층("confinement Layer") 및/또는 클래딩 층("cladding layer")이다. 클래딩 층은 특히, 말하자면 상기 클래딩 층의 굴절률로 인해 당업자에게 기본적으로 공지된 방식으로, 동작 중에 활성 구역으로부터 방출되는 전자기 방사선을 가이드 하기 위해서 제공되었다.
활성 영역 둘레에 층들이 배열되는 순서, 즉 n-전도성 구속 층, 활성 구역 및 p-도핑된 구속 층이 이와 같은 순서로 연속하는 배열 순서에서는 압전 장이 바람직하지 않은 활동성(energetic) 배리어 구조물을 야기하며, 이와 같은 배리어 구조물은 전하 캐리어가 활성 영역 안으로 주입되는 상황을 어렵게 한다. 그렇기 때문에 상기와 같은 광전자 반도체 몸체는 내부 양자 효율을 가지며, 이와 같은 내부 양자 효율은 종종 만족스럽지 못하고, 특히 전류 밀도가 증가함에 따라 심하게 저하된다.
현재 발명자들은 p-도핑된 구속 층, 활성 구역 및 n-전도성 구속 층이 성장 방향으로 이와 같은 순서로 연속하는 경우에는, 동작 중에 전자 및 정공의 재조합이 이루어지는 영역이 상기와 같은 반도체 몸체에 대하여 바람직하게 확대된다는 내용을 인정하고 있다. 동작 중에 전자 및 정공의 재조합이 이루어지는 영역, 다시 말해 재조합 구역 내에는 다중 양자 웰 구조물의 두 개 이상의 활성층이 배치되어 반도체 몸체의 동작 중에 전자기 방사선을 방출한다.
한 바람직한 실시예에서 반도체 몸체는 콘택 층을 갖는다. 콘택 층으로서는 특히 반도체 몸체의 하나의 반도체 층이 사용되는데, 반도체 몸체의 동작 중에 동작 전류가 이 반도체 층을 통과하여 활성 구역 안으로 인가된다. 상기 콘택 층은 바람직하게 우수한 전도성, 특히 우수한 가로 전도성을 갖는다. 한 실시예에서는 성장 기판상에 에피택셜 방식으로 제조된 반도체 층이 콘택 층으로 사용된다. 대안적으로는 콘택 층이 성장 기판 내에 포함되거나 또는 성장 기판으로부터 형성될 수도 있다.
한 실시예에서 콘택 층은 특히 성장 기판과 활성 구역 사이에 배치된 p-콘택 층이다. 상기 실시예에서는 바람직하게 p-콘택 층, p-도핑된 구속 층, 활성 구역, n-전도성 구속 층 그리고 특히 n-콘택 층인 추가의 콘택 층이 성장 방향으로 연속한다. 한 변형예에서는 p-도핑된 반도체 층이 동시에 p-콘택 층 및 p-도핑된 구속 층이 된다. 그와 유사하게 n-전도성 반도체 층은 동시에 n-콘택 층 및 n-전도성 구속 층이 될 수 있다. 추가의 한 변형예에서는 성장 기판 및 p-콘택 층이 통합적으로 형성되었다.
다른 한 변형예에서 성장 기판은 심하게 얇아지거나 또는 반도체 몸체로부터 완전히 제거된다. 이 경우 성장 방향은 일반적으로 반도체 층 내부에 배치된 원자 층들의 순서를 참조하여 결정될 수 있다. 결정 성장이 Ga-페이스 성장 모드로 이루어지면, 성장 방향으로 Ga-평면으로부터 N-평면까지 이르는 간격은 N-평면으로부터 Ga-평면까지 이르는 간격의 약 3배에 달한다. 재료들을 N-페이스 성장 모드로 제조하는 것, 다시 말해 격자 구조를 기준으로 반대 방향으로 또는 반대 순서로 재료들을 성장시키는 것은 원칙상으로는 가능하다. 이 방향에서는 N-평면으로부터 Ga-평면까지 이르는 간격이 Ga-평면으로부터 N-평면까지 이르는 간격의 약 3배에 달한다. 하지만, 재료들을 N-페이스 성장 모드로 성장시키기 위해서는 일반적으로 특별한 조치들이 필요하다.
한 대안적인 실시예에서는 콘택 층이 n-콘택 층이다. 예를 들면 n-콘택 층이 성장 기판상에 증착되어 성장 방향으로 활성 구역에 선행하거나 또는 성장 기판이 n-콘택층을 갖는다.
한 바람직한 실시예에서 반도체 몸체는 n-콘택 층과 활성 구역 사이에 터널 접합을 갖는다. 상기 터널 접합에 의해서는 바람직하게 반도체 몸체의 반도체 층들의 순서가 얻어지는데, 이 경우 p-도핑된 구속 층은 성장 방향으로, 다시 말해 결정학적인 c-축에 대하여 평행하게 n-콘택 층에 후속하고 활성 구역에 선행하며, n-전도성 구속 층은 활성 구역에 후속한다.
반도체 몸체의 한 바람직한 실시예에서 두 개의 활성층 사이에, 특히 각각 두 개의 이웃하는 활성층 사이에는 하나의 배리어 층이 배치되어 있다. 한 바람직한 개선예에서 상기 배리어 층은 9 nm 이하의 층 두께를 가지며, 상기 배리어 층의 바람직한 층 두께는 4 nm 이하이다. 바람직하게 활성층들 및 배어링 층(들)은 직접 연속한다. 다중 양자 웰 구조물의 양자 웰들은 특히 활성층, 배리어 층(들) 및 폐쇄-배리어 층들에 의해서 형성되었다.
반도체 몸체의 추가의 한 실시예에서 활성 구역은 3개 이상의 활성층을 갖는다. 한 개선예에서 활성 구역은 5개 이하의 활성층을 갖는다.
발명자들이 확인한 사실은, 상기와 같은 형태의 배리어 층 또는 상기와 같은 형태의 배리어 층들에 의해서 두 개 이상의 활성 층이 재조합 구역 안에 배치될 수 있다는 것이다. 예를 들면 다중 양자 웰 구조물의 3개 이상 그리고 특히 5개 이하의 활성 층이 재조합 구역 안에 배치되어 있다.
발명자들은 또한 9 nm 이하 그리고 특히 4 nm 이하의 층 두께를 갖는 상기와 같은 형태의 배리어 층 또는 상기와 같은 형태의 배리어 층들에 의해서 개별 활성층들 사이에 전자 커플링이 이루어진다는 사실도 확인하였다. 현재 발명자들은 상기와 같은 방식에 의해서는 예를 들어 개별 활성층들 사이에 전하 캐리어 공진 터널이 나타난다는 내용을 인정하고 있다. 이와 같은 현상은 바람직하게 특히 동작 중에 반도체 몸체 안으로 인가되는 동작 전류의 전류 밀도가 높은 경우에 재조합 구역 내에 배치된 개별 활성층들에서 바람직한 전하 캐리어 분포를 야기함으로써, 결과적으로 높은 효율에 도달하게 된다.
터널 접합을 갖는 반도체 몸체의 경우에는 상기 터널 접합도 활성 구역 내에서의 전위 파형에 영향을 미친다. 한 편으로 전하 캐리어를 위해서는 활성 구역 안으로의 주입을 위해 활동적인 배리어 작용이 저하된다. 다른 한 편으로 발명자들에 의해 발견된 내용은, 다중 양자 웰 구조물의 양자 웰의 두께는 매우 낮은 경우가 효과적이라는 것이다. 예를 들어 양자 웰의 효과적인 두께는 1 nm 이하이다.
확인된 내용을 요약하자면; 층 두께가 낮은 배리어 층을 포함하는 다중 양자 웰 구조물을 갖는 성장 방향에 대하여 상대적으로 반전된 동작 전류의 극성의 조합은 다중 양자 웰 구조물의 두 개 이상의 활성층 그리고 특히 세 개 이상의 활성층이 방사선 방출에 기여하고 동작 전류가 높은 경우에는 특히 높은 효율을 갖는 반도체 몸체를 가능하게 한다는 것이다. 성장 방향에 대하여 상대적으로 반전된 상기 동작 전류의 극성은 특히 터널 접합에 의해서 달성되었다.
한 바람직한 실시예에서 터널 접합은 적어도 하나의 n-타입 터널 접합 층 그리고 적어도 하나의 p-타입 터널 접합 층을 갖는다.
바람직하게 상기 적어도 하나의 n-타입 터널 접합 층과 상기 적어도 하나의 n-타입 터널 접합 층 사이에는 적어도 하나의 도핑되지 않은 중간 층으로 이루어진 도핑되지 않은 영역이 포함되어 있다. 다시 말해, 상기 실시예에서 터널 접합 내부에서는 n-타입 터널 접합 층 및 p-타입 터널 접합 층이 직접 인접하지 않고, 오히려 적어도 하나의 도핑되지 않은 중간 층에 의해서 상호 분리되어 있다. 이때 "터널 접합 층"이라는 용어는 반도체 몸체의 나머지 반도체 층들과 구별할 목적으로 사용되며, 상기와 같이 표기된 n-타입 터널 접합 층 또는 p-타입 터널 접합 층이 상기 터널 접합 내부에 배치되어 있다는 사실을 의미한다.
n-타입 터널 접합 층 및 p-타입 터널 접합 층이 도핑되지 않은 영역에 의해 상호 분리되어 있음으로써, 경계면에서 상이한 전하 캐리어의 불리한 보상이 방지되는데, 이와 같은 불리한 보상은 전하 캐리어 및/또는 도펀트가 경계면 밖으로 확산되기 때문에 발생할 수 있다.
도핑되지 않은 영역을 n-타입 터널 접합 층과 p-타입 터널 접합 층 사이에 삽입함으로써도 전하 캐리어 밀도가 낮은 영역이 터널 접합 내부에서 발생할 수는 있다. 하지만, 본 출원서와 관련해서 확인된 사실은, 상기 전하 캐리어 밀도가 낮은 영역이 터널 접합의 전기적인 특성에, 특히 순(順) 바이어스(forward bias)에 대하여 불리한 작용을 덜 미친다는 것이다. 특히 하나 또는 다수의 도핑되지 않은 중간 층의 형태로 삽입된 도핑되지 않은 영역은 n-타입 터널 접합 층과 직접 인접하는 p-타입 터널 접합 층 사이의 경계면에 있는 영역보다 ― 이 영역에서는 전하 캐리어 및/또는 도펀트가 경계면 밖으로의 확산으로 인해 상호 보상된다 ― 불리한 작용을 덜 미친다. 이와 같은 내용은 특히 반도체 몸체가 이 반도체 몸체 내부를 주도하는 높은 전류 밀도를 갖는 동작 전류로 동작되는 경우에 상기 반도체 몸체의 동작을 위해서 중요하다.
추가의 한 바람직한 실시예에서는 적어도 다음과 같은 반도체 층들이 성장 방향으로 지시된 순서로 연속한다: n-콘택 층, 터널 접합, p-도핑된 구속 층, 활성 구역 그리고 추가의 n-콘택 층이 연속하며, 이 경우에는 바람직하게 적어도 하나의 p-타입 터널 접합 층이 도핑되지 않은 영역에 후속하고, 상기 도핑되지 않은 영역은 성장 방향으로 적어도 하나의 n-타입 터널 접합에 후속한다.
한 개선예에서 상기 터널 접합의 도핑되지 않은 영역은 상이한 조성을 갖는 두 개 이상의 도핑되지 않은 중간 층을 갖는다. 예를 들어 상기 도핑되지 않은 영역은 활성 구역으로부터 제거된 GaN-층 및 활성 구역에 이웃하는 AlGaN-층을 갖는다.
상기 도핑되지 않은 영역의 두께는 예를 들어 0.5 내지 15 nm, 특히 1 내지 10 nm에 달하며, 이 경우에는 상부 및 하부 한계들도 각각 포함된다. 두께가 상기와 같은 경우에는 도핑되지 않은 영역이 n-타입 터널 접합 층 및 p-타입 터널 접합 층 내부에 각각 존재하는 전하 캐리어를 위한 배리어가 되며, 이 배리어는 전하들의 상호 보상을 감소시킨다. 다른 한 편으로 상기 도핑되지 않은 영역은 터널 접합의 전기적인 특성들에 불리한 작용을 미치지 않을 정도로 충분히 얇다.
추가의 한 바람직한 실시예에서 n-타입 터널 접합 층 및/또는 p-타입 터널 접합 층은 상이한 재료 조성 및/또는 도펀트 농도를 갖는 교대 층들로 이루어진 초격자(superlattice)를 포함한다.
다른 한 실시예에서 p-도핑된 층과 활성 구역 사이에는 상기 p-도핑된 층의 p-도펀트를 위한 확산 배리어가 배치되어 있다. 상기 확산 배리어는 한 개선예에서는 초격자를 포함한다.
추가의 한 실시예에서 방사선을 방출하는 반도체 몸체는 터널 접합으로부터 다른 쪽을 향하고 있는 상기 활성 구역의 측에 도핑되지 않은 반도체 층을 포함한다. 예컨대 상기 도핑되지 않은 반도체 층은 n-전도성 구속 층이다. 바람직하게 상기 도핑되지 않은 반도체 층은 반도체 몸체의 추가의 한 콘택 층과 활성 구역과 사이에 배치되어 있다.
상기 도핑되지 않은 반도체 층은 예컨대 3 내지 40 nm의 층 두께를 갖는다. 종래의 반도체 몸체들과 달리 상기 도핑되지 않은 반도체 층의 층 두께는 반도체 몸체의 효율에 전혀 영향을 미치지 않거나 또는 단지 약간만 영향을 미친다. 그렇기 때문에 상기와 같은 층 두께는 바람직하게 실제로 임의로 선택될 수 있고, 반도체 몸체 제조시에는 더 큰 허용 오차를 가능하게 한다.
한 바람직한 실시예에서는 100 A/cm2 이상, 특히 300 A/cm2 이상의 동작 전류 밀도로 동작하기 위하여 반도체 몸체가 제공되었다. 한 개선예에서는 500 A/cm2 이상, 1000 A/cm2 이상 또는 2000 A/cm2 이상의 동작 전류 밀도로 동작하기 위하여 반도체 몸체가 제공되었다.
반도체 몸체는 동작 중에 최대 세기의 스펙트럼 분포를 갖는 전자기 방사선을 방출한다. 예를 들어 최대 세기는 적외선, 가시 광선 또는 자외선 스펙트럼 범위 안에 있는 파장을 갖는다. 상기 스펙트럼 분포의 반치전폭(Full Width at Half Maximum; FWHM)은 실제로 동작 전류의 전류 세기와 무관하다. 본 경우에 반치전폭이란 수학적인 규정에 상응하게 두 가지 파장의 차를 의미하며, 이 경우 세기는 최대 세기의 파장으로부터 출발하여 더 큰 파장 쪽으로 그리고 더 작은 파장 쪽으로, 최대 세기의 절반 수준으로 떨어진다.
반도체 몸체로서는 발광 다이오드 칩 또는 레이저 다이오드 칩, 특히 에지 발광하는 레이저 다이오드 칩이 사용될 수 있다.
추가의 한 실시예에서 반도체 몸체는 적어도 하나의 추가 활성 구역을 포함한다. 이 실시예에서 활성 구역들은 성장 방향으로 연속한다. 예를 들어 반도체 몸체는 세 개 내지 열 개의 활성 구역을 포함한다. 각각 두 개의 이웃하는 활성 구역 사이에는 바람직하게 추가의 터널 접합이 배치되어 있다. 상기 추가의 활성 구역(들) 및/또는 추가의 터널 접합(들)은 바람직하게 전술된 활성 구역 또는 터널 접합과 유사한 형상으로 구현되어 있다.
예를 들어 반도체 몸체는 다음과 같은 반도체 층들을 기재된 순서로 포함하고 있다: p-도핑된 구속 층, 활성 구역, n-전도성 구속 층, 추가의 터널 접합, 추가의 p-도핑된 구속 층, 추가의 활성 구역, 추가의 n-전도성 구속 층. 한 개선예에서 상기 p-도핑된 구속 층은 터널 접합에 선행한다. 다른 한 개선예에서 상기 추가의 n-전도성 구속 층에는 추가의 n-콘택 층이 후속한다. 상기 추가의 p-도핑된 구속 층과 상기 추가의 활성 구역 사이에는 추가의 확산 배리어가 배치될 수 있다.
추가의 장점들 그리고 바람직한 실시예들은 도 1 내지 도 11과 연관하여 기술된 아래의 실시예들에서 드러난다.
도 1은 한 실시예에 따른 반도체 몸체의 개략적인 횡단면도이고,
도 2는 도 1의 실시예에 따른 반도체 몸체의 터널 접합의 개략적인 횡단면도이며,
도 3은 도 1의 실시예에 따른 반도체 몸체의 확산 배리어의 개략적인 횡단면도이고,
도 4는 추가의 한 실시예에 따른 반도체 몸체의 개략적인 횡단면도이며,
도 5a는 종래의 다중 양자 웰 구조물의 플랫 구조에 대한 개략도이고,
도 5b는 도 1의 실시예에 따른 다중 양자 웰 구조물의 개략도이며,
도 6은 다른 반도체 몸체들과 비교한 도 1의 실시예에 따른 반도체 몸체에서 동작 전류에 의존하는 방출된 방사선 파워의 의존성을 보여주는 도면이고,
도 7은 다른 반도체 몸체들과 비교한 도 1의 실시예에 따른 반도체 몸체에서 배리어 층의 층 두께에 의존하는 방출된 방사선 파워의 선형성을 보여주는 개략도이며,
도 8은 다른 반도체 몸체들과 비교한 도 1의 실시예에 따른 반도체 몸체에서 동작 전류에 의존하는 스펙트럼 분포의 반치전폭을 보여주는 도면이고,
도 9는 다른 반도체 몸체들과 비교한 도 1의 실시예에 따른 반도체 몸체에서 동작 전류에 의존하는 방출 최댓값의 파장을 보여주는 도면이며,
도 10은 도 1의 실시예에 따른 반도체 몸체로부터 방출되는 전자기 방사선의 세기가 다양한 층 두께를 갖는 배리어 층에서 동작 전류에 의존하는 의존성을 보여주는 도면이고,
도 11은 도 1의 실시예에 따른 반도체 몸체로부터 방출되는 전자기 방사선의 방사선 파워가 다양한 개수의 활성층에서 동작 전류에 의존하는 의존성을 보여주는 도면이며,
도 12는 다른 반도체 몸체들과 비교한 도 1의 실시예에 따른 반도체 몸체에서, 방출되는 전자기 방사선의 상대적인 세기가 도핑되지 않은 반도체 층의 층 두께에 의존하는 의존성을 보여주는 도면이다.
실시예들 및 도면에서 동일한 또는 동일하게 작용을 하는 구성 부품들에는 동일한 도면 부호가 기재되었다. 도면들 및 특히 각 도면들에 도시된 개별 소자들의 크기 비율은 척도에 맞지 않은 것으로 간주 되어야만 한다. 오히려 개별 구성 부품들, 말하자면 층들은 개관을 명확히 하기 위해서 그리고/또는 이해를 돕기 위해서 과도하게 크거나 또는 두껍게 도시될 수 있다.
도 1에는 방사선을 방출하는 반도체 몸체의 한 실시예가 도시되어 있다. 상기 반도체 몸체는 바람직하게 6각형의 화합물 반도체 재료를 기본으로 하는, 특히 질화물-Ⅲ-화합물 반도체 재료를 기본으로 하는 반도체 층 시퀀스를 갖는다. 상기 질화물-Ⅲ-화합물 반도체 재료로서는 특히 바람직하게 AlInGaN, 다시 말해 AlxInyGa1-x-yN(이때 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 그리고 x+y ≤ 1)이 사용된다.
반도체 몸체는 기판(1)을 가지며, 상기 기판은 특히 상기와 같은 질화물-Ⅲ-화합물 반도체 재료의 성장에 적합한 재료, 예컨대 GaN, SiC 및/또는 사파이어를 포함하거나 또는 이와 같은 재료들로 이루어진다. 기판은 바람직하게 n-전도성이고, 예컨대 n-GaN, n-SiC 및/또는 n-Si(111)를 포함하거나 또는 이와 같은 재료들 중에서 적어도 하나의 재료로 이루어진다.
도 1에 도시된 바와 같이, 예를 들어 기판(1)과 후속하는 반도체 층들 간의 격자 파라미터를 조정하기 위하여 기판(1) 상에는 버퍼 층(2)이 증착될 수 있다. 상기 버퍼 층은 예를 들어 GaN 또는 AlGaN, 다시 말해 AlxGa1 - xN(이때 0 ≤ x ≤ 1)으로 이루어진다. 특히 상기 버퍼 층은 20 nm 내지 1500 nm의 두께를 가지며, 이 경우에는 상부 한계 및 하부 한계가 포함된다.
그 다음에 기판(1) 또는 경우에 따라 버퍼 층(2) 상에는 n-콘택 층(3), 다시 말해 n-전도성의 그리고 특히 n-도핑된 GaN-층, AlGaN-층 또는 AlInGaN-층이 배치된다. 본 경우에 상기 n-콘택 층(3)은 1018 cm-3 내지 1020 cm-3, 특히 2x1018 cm-3 내지 1019 cm-3의 농도를 갖는 Si로 n-도핑 되었으며, 이 경우에는 상부 한계 및 하부 한계가 각각 포함된다. 상기 n-콘택 층 다음에는 터널 접합(4)이 후속한다.
터널 접합(4)으로서는 바람직하게 하이 도핑된 n-p-터널 접합이 사용된다. 본 경우에 "하이 도핑"이라는 용어는 1019 cm-3보다 크거나 같은, 특히 1020 cm-3보다 크거나 같은 도핑을 의미한다. 이때 상기 터널 접합(4)의 n-도핑된 측은 n-콘택 층(3) 쪽을 향하고 있고, p-도핑된 층은 n-콘택 층(3)으로부터 다른 쪽을 향하고 있다.
도 2에 도시된 바와 같이, 본 경우에 터널 접합(4)은 n-타입의 터널 접합 층(41) 및 p-타입의 터널 접합 층(43)을 포함하며, 상기 p-타입의 터널 접합 층(43)은 성장 방향으로 상기 n-타입의 터널 접합 층(41)에 후속한다. 상기 p-타입의 터널 접합 층(43) 및/또는 n-타입의 터널 접합 층(43)은 하이 도핑된 n-p-터널 접합(4)에서는 높은 도핑을 갖는다.
상기 n-타입 터널 접합 층(43)은 본 경우에 다층 시스템으로 구현되었다. 상기 p-타입 터널 접합 층(43)은 교대 층(431 및 432)으로 이루어진 초격자를 포함한다. 본 경우에 상기 초격자는 10쌍의 층(431, 432)을 포함한다. 예를 들어 상기 초격자는 하이 p-도핑된 InGaN-층(431) 및 도핑되지 않은 GaN-층(432)을 포함하며, 이 경우 InGaN은 AlxGa1 - xN(0 ≤ x ≤ 1)을 대표한다.
초격자(431, 432)의 개별 층들의 층 두께는 바람직하게 2 nm 이하, 특히 바람직하게는 1 nm 이하에 달한다. 본 경우에 상기 층(431 및 432)의 층 두께는 각각 0.5 nm에 달한다. 따라서, p-타입 터널 접합 층(43)은 바람직하게 40 nm 이하, 특히 바람직하게는 20 nm 이하의 두께를 갖는다. 본 경우에 상기 p-타입 터널 접합 층(43)은 10 nm의 층 두께를 갖는다.
상기 방식과 유사하게 n-타입 터널 접합 층(41)도 다층 시스템으로 구성될 수 있다. 예를 들어 상기 n-타입 터널 접합 층(41)은 한 실시예에서 하이 n-도핑된 교대 층들 및 도핑되지 않은 층들로 이루어진 초격자를 갖는다. 예를 들어 n-도핑된 층으로서는 InGaN-층이 사용되고, 도핑되지 않은 층으로서는 GaN-층이 사용된다. 특히 바람직하게는 주기가 짧은 초격자 구조가 사용되는데, 이와 같은 초격자 구조는 10 nm 이하, 바람직하게는 5 nm 이하, 특히 2 nm 이하의 주기를 갖는다. 상기 초격자 층들의 층 두께는 예를 들어 0.5 나노미터에 달한다. 주기의 개수는 바람직하게 15 이하이다.
n-타입 터널 접합 층(41) 및/또는 p-타입 터널 접합 층(43)을 초격자로 형성하는 것의 장점은, 이와 같은 형성으로 인해 결정 구조의 형태(morphology)가 하이 도핑된 개별 층에 비해 개선되었다는 것이다. 특히 상기 초격자 구조 내에 포함된 경계면의 개수에 의해서는 반도체 몸체 내에서 부정합이 확산되는 경우가 줄어들었다.
도 2에 도시된 터널 접합(4)의 실시예에서 n-타입 터널 접합 층(41)과 p-타입 터널 접합 층(43) 사이에는 도핑되지 않은 영역(42)이 배치되어 있다. 상기 도핑되지 않은 영역(42)의 장점은, 통상적으로 각각 하나의 하이 도핑 부분을 갖는 n-타입 터널 접합 층(41) 및 p-타입 터널 접합 층(43)이 직접적으로 상호 인접하지 않는다는 것이다. 이와 같은 방식에 의해서는 상이한 타입의 전하 캐리어가 반대로 설정된 도핑 부분을 갖는 하이 도핑된 층 안으로 확산되는 현상이 저지되고, 전하 캐리어의 보상이 줄어든다.
도핑되지 않은 영역(42)은 바람직하게 터널 접합(4)의 전자 특성들을 개선한다. 특히 비교적 낮은 순 바이어스에 도달하게 된다. 예를 들어 순 바이어스는 반도체 몸체의 5 V 이하에 달한다.
도핑되지 않은 영역(42)은 바람직하게 AlxGa1 - xN(0 ≤ x ≤ 1) 또는 AlxInyGa1 -x-yN(0 ≤ x ≤ 1, 0 ≤ y ≤ 1 그리고 x+y ≤ 1)을 포함한다. 바람직하게 알루미늄 비율에 대해서는 0.05 ≤ x ≤ 0.3이 적용된다. AlGaN-층은 p-타입 터널 접합 층이 마그네슘을 p-도펀트로서 함유하는 경우에 확산 배리어 층으로서 특히 우수하게 적합하다. n-타입 터널 접합 층(41)의 n-도펀트로서는 예를 들어 규소가 사용된다.
도핑되지 않은 영역(42)은 바람직하게 두 개 이상의 도핑되지 않은 중간 층(421, 422)을 갖는 다층 구조이다. 예를 들어 n-타입 터널 접합 층(41)에 인접하는 상기 제 1의 도핑되지 않은 중간 층(421)으로서는 도핑되지 않은 GaN-층이 사용된다. 상기 도핑되지 않은 GaN-층은 약 2 nm의 두께를 갖는다. 본 경우에 성장 방향으로 그 다음에는 p-타입 터널 접합 층(43)에 인접하는 제 2의 도핑되지 않은 중간 층(422)이 배치되어 있다. 제 2의 도핑되지 않은 중간 층(422)으로서는 예를 들어 도핑되지 않은 AlGaN-층이 사용된다. 상기 도핑되지 않은 AlGaN-층은 예컨대 약 1 nm 내지 약 8 nm의 층 두께를 갖는다.
상기 도핑되지 않은 영역(42)의 2층 또는 다층 구조는 바람직하게 상기 도핑되지 않은 중간 층(421, 422)을 재료 면에서 그리고 두께 면에서, 각각 인접하는 터널 접합 층(41, 43)의 도펀트의 확산 특성에 적응시키는 것을 가능하게 한다. 예를 들어 AlGaN-층(422)은 p-타입 터널 접합 층(43)의 p-도펀트 또는 p-도펀트들, 특히 마그네슘을 위한 확산 배리어로서 특히 우수하게 적합하다. 상기 GaN(421)-층은 n-타입 터널 접합 층(41)의 n-도펀트 또는 n-도펀트들, 특히 규소를 위한 확산 배리어로서 특히 우수하게 적합하다. 추가로, 상기 도핑되지 않은 영역(42)의 2층 또는 다층 구조에서 적어도 하나의 추가의 경계면은 n-타입 및 p-타입 터널 접합 층(41, 43)의 도펀트들을 위한 추가의 확산 배리어로서 작용을 한다.
한 변형예에서 상기 도핑되지 않은 영역(42)은 도핑되지 않은 중간 층(421) 이외에 하나 또는 다수의 p-도핑된 중간 층(422)을 갖는다. 한 바람직한 실시예에서 상기 p-도핑된 중간 층(422) 또는 적어도 하나의 p-도핑된 중간 층(422)은 두 개의 도핑되지 않은 중간 층(421) 사이에 배치되어 있다. 상기 변형예에서 터널 접합의 위치는 특히 정확하게 조절할 수 있다.
성장 방향으로 터널 접합(4) 다음에는 p-도핑된 구속 층(5)이 배치되어 있다. 예를 들어 상기 p-도핑된 구속 층은 전하 캐리어-구속 층("confinement layer") 및/또는 클래딩 층("cladding layer")이다. 한 실시예에서 p-도핑된 구속 층(5)으로서는 p-도핑된 AlxGa1 - xN-층(0 ≤ x ≤ 1)이 사용된다. 상기 p-도핑된 구속 층(5)의 층 두께는 예컨대 50 내지 500 nm에 달하며, 바람직하게는 약 100 nm에 달한다. 한 바람직한 실시예에서 상기 p-도핑된 구속 층은 마그네슘을 p-도펀트로 하여 p-도핑 되었는데, 이 경우 p-도펀트의 농도는 예를 들어 1018 cm-3 내지 5x1020 cm-3, 바람직하게는 2x1019 cm-3 내지 2x1020 cm-3이다(이때 각각의 상부 한계 및 하부 한계는 포함됨).
성장 방향으로 상기 p-도핑된 구속 층(5) 다음에는 활성 구역(7)이 배치되어 있다. 한 바람직한 개선예에서 상기 p-도핑된 구속 층(5)과 활성 구역(7) 사이에는 확산 배리어(6)가 배치되어 있다. 상기 확산 배리어(6)는 바람직하게 상기 p-도핑된 구속 층(5)의 p-도펀트가 활성 구역(7) 안으로 유입될 위험을 줄여준다.
도 3에는 확산 배리어(6)의 한 바람직한 실시예가 도시되어 있다. 도 3의 실시예에 따르면 상기 확산 배리어(6)는 다수의 확산 배리어 층(61, 62, 63)으로 이루어진 층 시퀀스이다.
기판(1)에 이웃하는 제 1 확산 배리어 층(61)으로서는 예를 들어 도핑되지 않은 층, 특히 AlGaN으로 이루어진 층이 사용되며, 상기 층은 바람직하게 10 nm 이하, 예컨대 5 nm의 층 두께를 갖는다.
성장 방향으로 상기 제 1 확산 배리어 층(61) 다음에는 바람직하게 마찬가지로 도핑되지 않았고 특히 GaN을 기본으로 하는 제 2 확산 배리어 층(62)이 후속한다. 상기 제 2 확산 배리어 층의 층 두께는 예를 들어 약 20 nm에 달한다.
확산 배리어(6)는 성장 방향으로 상기 제 2 확산 배리어 층(62)에 후속하는 제 3 확산 배리어 층(63)으로서, 교대하는 제 1 및 제 2 층(631, 632)으로 이루어진 초격자를 갖는다. 예를 들어 상이한 재료 조성을 갖는 층으로서는 교대하는 InGaN-층(631) 및 GaN-층(632)이 사용된다. 상기 초격자는 바람직하게 10쌍 이상의 층(631, 632)을 가지며, 바람직하게는 30쌍 이상의 제 1 및 제 2 층(631, 632)을 갖는다.
본 경우에 InGaN-층(631)의 인듐 비율은 성장 방향으로 연속적으로 또는 단계적으로 감소한다. 제 1 및/또는 제 2 층(631, 632)의 층 두께는 바람직하게 2 nm 이하, 특히 바람직하게는 1 nm 이하이다. 본 경우에 제 1 및 제 2 층(631, 632)은 각각 0.5 나노미터의 층 두께를 갖는다. 제 3 배리어 층(63)의 전체 두께는 바람직하게 2 nm 내지 100 nm(이때 상부 한계 및 하부 한계는 포함됨)에 달하며, 본 경우에는 30 nm에 달한다.
활성 구역(7)은 다중 양자 웰 구조물이다. 상기 다중 양자 웰 구조물은 다수의 활성층(71)을 포함하며, 상기 다수의 활성층 사이에는 배리어 층(72)이 각각 하나씩 배치되어 있다. 각각 하나의 추가 배리어 층(72A)은 제 1 활성층(71)에 선행하고, 성장 방향으로 마지막 활성층(71)에 후속한다.
활성층(71)은 예를 들어 InGaN을 포함하거나 또는 상기 재료로 이루어진다. 상기 활성층(71)의 층 두께는 예컨대 0.8 nm 이상이고 특히 10 nm 이하이며, 바람직하게 상기 층 두께는 1.8 nm 내지 5 nm(이때 상부 한계 및 하부 한계는 포함됨)의 값을 갖는다.
배리어 층(72)은 예컨대 AlInGaN을 포함하거나 또는 상기 재료로 이루어진다. 상기 배리어 층은 특히 1 nm 내지 20 nm, 바람직하게는 2 nm 내지 12 nm의 층 두께를 가지며, 이 경우 각각의 상부 한계 및 하부 한계는 포함된다. 상기 배리어 층(72)으로서는 바람직하게 GaN-층이 사용된다. 특히 GaN-층인 배리어 층(72)은 바람직하게 7 nm 이하, 특히 바람직하게는 4 nm 이하의 층 두께를 갖는다.
활성 구역(7) 다음에는 도핑되지 않은 반도체 층, 특히 n-전도성 구속 층(8), 예를 들어 도핑되지 않은 GaN-층이 배치되어 있다. 상기 도핑되지 않은 반도체 층은 예를 들어 3 nm 내지 40 nm, 특히 3 nm 내지 15 nm의 층 두께를 가지며, 이 경우 각각의 상부 한계 및 하부 한계는 포함된다.
상기 n-전도성 구속 층 다음에는 기판으로부터 다른 쪽을 향하고 있는 상기 반도체 몸체의 상부 면에서 추가의 n-콘택 층(9)이 후속한다. 상기 추가의 n-콘택 층(9)으로서는 예컨대 활성 구역(7) 쪽을 향하고 있는 n-도핑된 GaN-층 및 활성 구역으로부터 다른 쪽을 향하고 있는 n-도핑된, 특히 하이 n-도핑된 InGaN-층으로 이루어진 층 시퀀스가 사용되며, 상기 n-도핑된 GaN-층은 예를 들어 약 120 nm의 층 두께를 갖고, 상기 하이 n-도핑된 InGaN-층은 예를 들어 약 5 nm의 층 두께를 갖는다. 예를 들어 상기 n-도핑된 GaN-층은 1018 cm-3 내지 6x1019 cm-3, 바람직하게는 2x1018 cm-3 내지 8x1018 cm-3의 농도를 갖는 규소로 도핑되었다(이때 각각의 상부 한계 및 하부 한계는 포함됨). 상기 n-도핑된 InGaN-층은 예컨대 1018 cm-3 내지 1021 cm-3, 바람직하게는 3x1019 cm-3 이상의 농도를 갖는 규소로 도핑되었다(이때 상부 한계 및 하부 한계는 포함됨).
특히 발광 다이오드 칩(LED-Chip) 또는 레이저 다이오드 칩이 사용되는 반도체 몸체는 양면에 n-콘택 층(3, 9)을 갖는다. 상기 반도체 몸체의 전기 콘택팅은 예를 들어 반도체 층 시퀀스로부터 다른 쪽을 향하고 있는 상기 기판(1)의 측에서 그리고 상기 추가 n-콘택 층(9)의 표면에서 이루어진다. 이 목적을 위하여 예를 들어 상기 추가의 n-콘택 층(9) 상에는 특히 구조화된 콘택 금속화층 및/또는 예컨대 인듐-주석-산화물(ITO) 또는 ZnO와 같은 투명한 전도성 산화물로 이루어진 투명한 전도성 층이 증착되어 있다.
도 5b에는 도 1의 실시예에 따른 반도체 몸체의 다중 양자 웰 구조물(7)의 에너지 레벨 다이어그램이 도 2에 따른 터널 접합(4) 및 도 3에 따른 확산 배리어(6)와 함께 도시되어 있다. 이에 비해 도 5a는 터널 접합이 없는 반도체 몸체 내에 있는 동일한 양자 웰 구조물을 보여주고 있다. 가전자 대역(VB) 및 파워 대역(CB)의 에너지(E)는 도면들의 수직 축을 따라서 전자 볼트(eV)로 도시되어 있다.
수평 축은 각각 반도체 층 시퀀스 내부에서의 상대적인 위치(z)를 나노미터(nm)로 표시하고 있다. 상기 위치(z)의 값은 기판(1)으로부터의 간격에 따라 증가한다. 다시 말해 도 5a의 양자 웰 구조물에서는 성장 기판이 n-측에 배치되어 있다. 상기 n-측은 도면에서 문자 n으로 표시되어 있고, 양자 웰 구조물의 좌측에 배치되어 있다. 도 5b에서 성장 기판은 문자 p로 표시된 p-측에 ― 도면에서는 우측에 ― 배치되어 있다.
터널 접합이 없는 반도체 몸체의 경우에 전하 캐리어는 n-전도성 구속 층으로부터 활성 구역 안으로 또는 p-도핑된 구속 층으로부터 활성 구역 안으로 이동할 때에 고 에너지의 전위 배리어를 넘어야만 한다. 상기 전위 배리어는 대략 도 5a의 -20 나노미터 위치 및 +5 나노미터 위치에서의 강력한 증가에 상응한다. 터널 접합(4)을 갖는 반도체 몸체의 경우에는 상기와 같은 전위 배리어가 전혀 나타나지 않거나 또는 거의 나타나지 않는다.
추가로 도 5a와 도 5b의 비교 결과는, 터널 접합(4)을 갖는 반도체 몸체 내에 있는 활성 구역(도 5b)에서는 양자 웰의 깊이가 약간 줄어들었고, 상기 양자 웰의 형상은 도 5a에 따른 양자 웰의 형상과 확연하게 다르다. 이와 같은 방식에 의해서는, 터널 접합(4)을 갖는 반도체 몸체 내에 있는 활성 구역(7)의 경우에 양자 웰들 사이에서 효과를 나타내는 전위 배리어의 두께가 줄어들었다. 따라서, 양자 웰들 사이에서 전하 캐리어를 터널링 하는 작업이 수월해지고, 개별 양자 웰에 대해서도 균일한 전하 캐리어 분배가 이루어진다.
전자 밀도를 산출함으로써, 도 5a에 도시된 터널 접합이 없는 반도체 몸체의 경우에는 도 5a의 대략 0 nm 위치에 상응하는 활성 구역과 p-도핑된 구속 층 사이의 경계면 근처에서 최고의 전자 밀도가 나타난다는 사실을 보여줄 수 있게 되었다. 이와 같은 사실에 의해서는 p-측에서 전자가 비-방출 방식으로 재조합될 수 있다.
그와 달리 도 5b에 따른 반도체 몸체의 경우에 전자 농도는 도 5b의 대략 15 nm 내지 20 nm의 위치에 상응하는 n-전도성 구속 층(8)에 대한 활성 구역(7)의 경계면 근처에서 최고이다. 그럼으로써, 방출 작용을 하지 않는 전자들의 재조합 위험이 바람직하게 줄어들었으며, 이와 같은 현상은 특히 동작 전류가 높은 경우에 그리고 그와 더불어 특히 전하 캐리어 농도가 높은 경우에 반도체 몸체의 효율에 바람직한 작용을 미친다.
도 6에는 다양한 반도체 몸체로부터 방출되는 광의 방사선 파워(φ)가 개별 동작 전류(I)에 의존하는 의존성이 도시되어 있다.
곡선 11은 도 1의 실시예에 따른 반도체 몸체의 방사선 파워(φ)가 동작 전류(I)에 의존하는 의존성을 보여주고 있다. 그러나 그와 달리 터널 접합이 없는 다중 양자 웰 구조물을 갖는 반도체 몸체에서 동작 전류(I)에 의존하는 방사선 파워(φ)의 의존성은 곡선 12로 도시되어 있고, 터널 접합 및 단일 양자 웰 구조물을 갖는 반도체 몸체에서 동작 전류(I)에 의존하는 방사선 파워(φ)의 의존성은 곡선 13으로 도시되어 있다. 이와 같은 반도체 몸체들의 경우에 100 mA의 동작 전류(I)는 실제로 200 A/cm2의 동작 전류 밀도에 상응한다. 따라서, 도 6에 도시된 0 내지 350 mA의 범위는 0 내지 약 700 A/cm2의 동작 전류 밀도의 범위에 상응한다.
그러나 터널 접합이 없는 다중 양자 웰 구조물을 갖는 반도체 몸체뿐만 아니라 터널 접합 및 단일 양자 웰 구조물을 갖는 반도체 몸체도 약 150 mA를 초과하는 동작 전류(I)에서는 본 발명에 따른 반도체 몸체의 효율에 도달하지 않는다.
선 12 및 13에서는 강한 포화 상태가 나타나는 한편, 도 1에 따른 실시예에 속하는 선 11은 동작 전류(Ⅰ)가 높은 경우에는 거의 선형으로 진행한다.
도 6에서는 ― 특히 곡선 12 및 13의 파형과 거의 동일한 파형으로 인해 ― 다중 양자 웰 구조물을 갖고 터널 접합이 없는 반도체 몸체의 경우에는 상기 다중 양자 웰 구조물의 양자 웰들 중에서 단 하나의 양자 웰만이 방출에 기여한다는 사실도 드러난다.
반도체 바디 내에 있는 터널 접합(4)을 삽입하고 활성층(71)에 대한 전하 캐리어의 균일한 분배에 의해 다수의 양자 웰(71)에 대하여 방사선 방출을 분배함으로써 다중 양자 웰 구조물 내에서 전위 배리어가 줄어들었고 층 두께가 낮은 배리어 층(72)이야말로 전류 밀도가 높은 경우에 방출 세기를 증가시키는 효과를 야기한다.
도 7은 실제로 배리어 층(72)의 층 두께가 충분히 낮은 경우에만 반도체 몸체로부터 방출되는 광의 방사선 파워(φ)의 실질적인 선형 파형이 동작 전류 세기(Ⅰ)에 의존하게 된다는 사실을 보여주고 있다.
터널 접합이 없는 다중 양자 웰 구조물을 갖는 반도체 몸체의 경우에는 배리어 층들의 층 두께(dB)가 실제로 아무런 역할도 하지 않는다(곡선 12). 동작 전류가 40 mA일 때(φ(40 mA))의 세기에 대한 동작 전류가 80 mA일 때(φ(80 mA))의 방사선 파워의 비율은 약 1.6의 값으로써 모든 층 두께(dB)에서 강력한 포화 상태를 보여주고 있다.
그와 달리 도 1 및 도 5b의 실시예에 따른 반도체 몸체에서 상기 방사선 파워의 비율, 즉 φ(80 mA) / φ(40 mA)는 배리어 층(72)의 층 두께(dB)가 감소함에 따라 강하게 증가한다. 본 실시예에서 구현된 바와 같이 배리어 층(72)의 층 두께(dB)가 4 nm 이하일 때에 상기 비율이 약 1.8 이상이면 선형성이 개선되고 그와 더불어 높은 동작 전류(Ⅰ)에서 반도체 몸체의 방출 세기의 효율도 더 높아진다.
상기와 같은 내용은 도 10에서 재차 명확해진다. 도 10에는 층 두께(dB)가 2 nm, 4 nm, 7 nm 및 15 nm인 배리어 층(72)을 갖는 도 1의 실시예에 따른 반도체 몸체의 경우에 동작 전류(Ⅰ)에 의존하는 방사선 파워(φ)의 의존성이 도시되어 있다. 배리어 층(72)이 7 nm 이하, 바람직하게는 4 nm 이하 그리고 특히 2 nm 이하의 층 두께를 갖는 경우에는, 동작 전류(Ⅰ)가 높은 경우에 효율이 증가하였다.
도 8은 다양한 반도체 몸체로부터 방출되는 전자기 방사선의 반치전폭(FWHM)을 보여준다. 곡선 11, 12 및 13은 도 6과 마찬가지로 도 1의 실시예에 따른 반도체 몸체(곡선 11)에 속하고, 다중 양자 웰 구조물을 갖지만 터널 접합이 없는 반도체 몸체(곡선 12)에 속하며, 터널 접합 및 단일 양자 웰 구조물을 갖는 반도체 몸체(곡선 13)에 속한다.
도 1의 실시예에 따른 반도체 몸체의 방사선의 반치전폭(FWHM)은 다른 반도체 몸체의 방사선의 반치전폭(FWHM)과 달리 실제로 동작 전류(Ⅰ)에 의존하지 않는다. 그렇기 때문에 전술된 실시예들 중에서 한 실시예에 따른 반도체 몸체는 고출력 레이저 다이오드용으로 특히 우수하게 적합하다.
도 9는 다양한 반도체 몸체로부터 방출되는 방사선의 세기 최댓값의 파장(Ldom)이 동작 전류(Ⅰ)에 의존하는 의존성을 보여주고 있다. 다중 양자 웰 구조물을 갖지만 터널 접합이 없는 반도체 몸체(곡선 12) 그리고 터널 접합 및 단일 양자 웰 구조물을 갖는 반도체 몸체(곡선 13)의 경우에는 동작 전류(Ⅰ)에 따라 파장(Ldom)이 강하게 이동하는 한편, 도 1의 실시예에 따른 반도체 몸체(곡선 11)의 경우에 동작 전류(Ⅰ)에 따른 세기 최댓값의 파장(Ldom)의 변동은 바람직하게 덜 강하게 나타났다.
도 11에서 알 수 있는 바와 같이, 동작 전류(Ⅰ)가 높은 경우에 반도체 몸체의 효율은 양자 웰 구조물의 양자 웰의 개수에 의존한다. 도 1의 실시예에 따른 반도체 몸체에서와 마찬가지로 배리어 층(72)의 층 두께(dB)가 4 nm인 경우에는 정확히 세 개의 활성층(71)을 갖는 다중 양자 웰 구조물을 갖춘 활성 구역(7)이 특히 효율적이다. 동작 전류(Ⅰ)가 약 40 mA를 초과하는 경우에 상기 반도체 몸체로부터 방출되는 전자기 방사선의 방사선 파워(φ)는 세 개의 다중 양자 웰을 갖는 다중 양자 웰 구조물("3xMQW")에서 최대이다(곡선 11).
활성층(71)의 개수가 추가로 증가하더라도 상기 방출된 방사선의 방사선 파워(φ)의 추가적인 개선은 이루어지지 않는다. 예를 들어 다섯 개의 활성층(71)을 갖는 다중 양자 웰 구조물("5xMQW", 곡선 11A)을 갖춘 반도체 몸체의 방사선 파워(φ)는 세 개의 활성층(71)을 갖는 다중 양자 웰 구조물(곡선 11)을 갖춘 반도체 몸체의 방사선 파워보다 심지어 약간 더 낮다.
현재 발명자들에 의해서 인정된 내용은, 전하 캐리어의 재조합이 이루어질 수 있는 영역의 폭보다 활성 구역의 폭이 더 크기 때문에 상기와 같은 현상이 일어날 수 있다는 것이다. 그 경우 양자 웰의 개수 증가는 동작 중에 방사선을 방출하는 활성층(71)의 개수 증가를 야기하지 않는다. 하지만, 배리어 층(72)의 층 두께(dB)가 더 낮은 경우, 예를 들어 하나의 층 두께가 2 나노미터 이하인 경우에는 세 개 이상의 활성층(71)을 갖는, 예컨대 네 개 또는 다섯 개의 활성층(71)을 갖는 다중 양자 웰 구조물을 제공하는 것이 바람직할 수 있다. 그때에는 활성층이 성장 방향으로 적게 팽창함으로써, 결과적으로 이 경우에는 모든 네 개 또는 다섯 개의 층들이 반도체 몸체의 동작 중에 전자기 방사선을 방출하게 된다.
단일 양자 웰 구조물("SQW")을 갖춘 반도체 몸체는 동작 전류가 약 40 mA를 초과하는 경우에 가장 낮은 방사선 파워(φ)를 갖는 광을 방출하게 되며, 그럼으로써 다중 양자 웰 구조물 및 터널 접합(4)을 갖춘 반도체 몸체에서는 다수 개의 활성층(71)이 방사선 방출에 기여한다는 사실이 재차 증명된다.
도 12에는 도 1의 실시예에 따른 반도체 몸체로부터 동작 중에 방출되는 상대적인 방사선 파워(φrel)가 도핑되지 않은 n-전도성 층(8)의 층 두께(dn)에 의존하는 의존성이 도시되어 있다(폭이 넓은 막대들). 그와 달리 다중 양자 웰 구조물을 갖고 터널 접합이 없는 반도체 몸체에 대한 상대적인 방사선 파워(φrel)는 기판과 활성 구역 사이에서 나타났다(가느다란 막대들).
후자의 경우에는 도핑되지 않은 n-전도성 층의 층 두께(dn)가 증가함에 따라 방출되는 전자기 방사선의 방사선 파워(φrel)가 강하게 감소하는 한편, 도 1의 실시예에 따른 반도체 몸체의 경우에 바람직하게 동작 중에 방출되는 전자기 방사선의 방사선 파워(φrel)는 도핑되지 않은 n-전도성 층의 층 두께(dn)에 단지 약간만 의존한다.
도 4는 반도체 몸체의 추가의 한 실시예를 보여주고 있다. 이 실시예에 따르면, 반도체 몸체는 n-전도성 구속 층(8)과 n-콘택 층(9) 사이에 추가의 터널 접합(4'), p-도핑된 추가의 구속 층(5'), 추가의 확산 배리어(6'), 추가의 활성 구역(7') 그리고 추가의 n-전도성 구속 층(8')을 포함하며, 이들은 n-전도성 구속 층(8)으로부터 n-콘택 층(9)까지 이르는 방향으로 상기와 같은 순서로 연속한다.
본 경우에 상기 추가의 터널 접합(4'), p-도핑된 추가의 구속 층(5'), 추가의 확산 배리어(6'), 추가의 활성 구역(7') 그리고 추가의 n-전도성 구속 층(8')은 터널 접합(4), p-도핑된 구속 층(5), 확산 배리어(6), 활성 구역(7) 및 n-전도성 구속 층(8)과 동일하게 구현되었다. 개별 층의 구현은 예컨대 도 1 내지 도 3의 실시예와 연관하여 기술된 형상들에 상응한다.
본 발명은 실시예들을 참조한 설명들에 한정되지 않는다. 오히려 본 발명은 각각의 새로운 특징 그리고 특징들의 조합을 포함하며, 상기 특징 또는 상기 특징들의 조합 자체가 특허청구범위 또는 실시예에 명시적으로 기재되어 있지 않더라도 특히 각각의 특징들의 조합은 특허청구범위 안에 포함되어 있다.

Claims (15)

  1. 콘택 층(3) 및 활성 구역(7)을 갖는 방사선 방출 반도체 몸체로서,
    상기 반도체 몸체는 상기 콘택 층과 상기 활성 구역 사이에 배치된 터널 접합(4)을 갖고, 상기 활성 구역은 다중 양자 웰 구조물을 가지며, 상기 다중 양자 웰 구조물은 두 개 이상의 활성층들(71)을 포함하고, 상기 활성층들은 동작 전류의 인가시에 상기 반도체 몸체 안으로 전자기 방사선을 방출하는, 방사선 방출 반도체 몸체.
  2. 제 1 항에 있어서,
    두 개의 활성층들(71) 사이에 배리어 층(72)이 배치되어 있고, 상기 배리어 층의 층 두께(dB)는 9 nm 이하인, 방사선 방출 반도체 몸체.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 몸체가 3개 이상의 활성층(71) 및 5개 이하의 활성층(71)을 갖는, 방사선 방출 반도체 몸체.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    적어도 상기 활성 구역(7)이 질화물-Ⅲ-화합물 반도체 재료를 기본으로 하는, 방사선 방출 반도체 몸체.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 콘택 층(3)이 n-콘택 층인, 방사선 방출 반도체 몸체.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 터널 접합이 적어도 하나의 n-타입 터널 접합 층(41) 및 적어도 하나의 p-타입 터널 접합 층(43)을 갖는, 방사선 방출 반도체 몸체.
  7. 제 6 항에 있어서,
    상기 적어도 하나의 n-타입 터널 접합 층(41)과 상기 적어도 하나의 p-타입 터널 접합 층(43) 사이에는 적어도 하나의 도핑되지 않은 중간 층(421, 422)으로 이루어진 도핑되지 않은 영역(42)이 포함되어 있는, 방사선 방출 반도체 몸체.
  8. 제 5 항 및 제 7 항에 있어서,
    n-콘택 층(3), 터널 접합(4), p-도핑된 구속 층(confinement layer)(5), 활성 구역(7) 및 추가의 n-콘택 층(9)과 같은 반도체 층들이 성장 방향으로 기재된 순서로 연속하며, 이 경우 상기 적어도 하나의 p-타입 터널 접합 층(43)은 도핑되지 않은 영역(42)에 성장 방향으로 후속하고, 상기 도핑되지 않은 영역은 상기 적어도 하나의 n-타입 터널 접합 층(41)에 성장 방향으로 후속하는, 방사선 방출 반도체 몸체.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 도핑되지 않은 영역(42)이 상이한 조성을 갖는 두 개 이상의 중간 층들(421, 422)을 포함하는, 방사선 방출 반도체 몸체.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 n-타입 터널 접합 층(41) 및/또는 p-타입 터널 접합 층(43)이 상이한 재료 조성 및/또는 도펀트 농도를 갖는 교대 층(431, 432)으로 이루어진 초격자를 포함하는, 방사선 방출 반도체 몸체.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    p-도핑된 구속 층(5)을 포함하며, 이 경우 상기 p-도핑된 구속 층과 활성 구역(7) 사이에는 초격자를 포함하는 상기 p-도핑된 구속 층의 p-도펀트를 위한 확산 배리어(6)가 배치되어 있는, 방사선 방출 반도체 몸체.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 반도체 몸체는 상기 터널 접합(4)으로부터 다른 쪽을 향하는 상기 활성 구역(7)의 측에 도핑되지 않은 중간 층(8)을 포함하며, 상기 도핑되지 않은 중간 층은 3 내지 40 nm의 층 두께(dn)를 갖는, 방사선 방출 반도체 몸체.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 반도체 몸체는 100 A/cm2 이상, 특히 200 A/cm2 이상의 동작 전류 밀도로 동작시키기 위해서 제공된, 방사선 방출 반도체 몸체.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 반도체 몸체는 동작 전류로 동작하는 중에 전자기 방사선을 방출하고, 상기 전자기 방사선은 세기 최댓값을 갖는 스펙트럼 분포를 가지며, 이 경우 상기 스펙트럼 분포의 반치전폭(FWHM)은 실제로 상기 동작 전류의 전류 세기(Ⅰ)에 의존하는, 방사선 방출 반도체 몸체.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 반도체 몸체가 추가의 터널 접합(4') 및 추가의 활성 구역(7')을 포함하며, 상기 추가의 터널 접합(4') 및 상기 추가의 활성 구역(7')은 성장 방향으로 상기 활성 구역(7)에 후속하는, 방사선 방출 반도체 몸체.
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