KR20100036064A - 반도체 칩 적층 패키지 제조 방법 - Google Patents

반도체 칩 적층 패키지 제조 방법 Download PDF

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KR20100036064A
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semiconductor chip
wire
pads
semiconductor
bonding step
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김석원
천정환
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Abstract

생산성을 향상하고 불량을 최소화할 수 있는 반도체 칩 적층 패키지 제조 방법을 개시한다. 본 발명에 따른 반도체 칩 적층 패키지 제조 방법은 복수의 연결 단자를 포함하는 반도체 기본 프레임, 복수의 연결 단자 각각에 대응되는 복수의 제1 패드가 형성된 제1 반도체 칩 및 복수의 연결 단자 각각에 대응되는 복수의 제2 패드가 형성된 제2 반도체 칩을 준비하는 단계, 반도체 기본 프레임 상에 제1 반도체 칩을 부착하는 단계, 복수의 제1 패드가 노출되도록 제1 반도체 칩 상에 제2 반도체 칩을 적층하는 단계 및 복수의 연결 단자로부터 각각에 대응하는 복수의 제1 패드와 복수의 제2 패드까지 와이어를 부착하여 전기적으로 연결하는 와이어 본딩 단계를 포함하되, 와이어 본딩 단계는 복수의 연결 단자 각각으로부터 각각의 연결 단자에 대응되는 제1 패드와 제2 패드까지를 하나의 연속된 와이어로 연결되도록 한다.
와이어 루프, 와이어 본딩, 반도체 칩 적층 패키지

Description

반도체 칩 적층 패키지 제조 방법{Method for manufacturing semiconductor chip stack package}
본 발명은 반도체 칩 패키지의 제조 방법에 관한 것으로, 특히 반도체 칩을 적층하여 형성하는 반도체 칩 적층 패키지 제조 방법에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자 또한 소형화 및 경량화가 요구되고 있다. 이에 따라 복수의 반도체 소자를 하나의 제품으로 구성하는 기술이 개발되고 있다. 복수의 반도체 소자를 하나의 제품으로 구성하기 위하여, 반도체 칩, 즉 다이(die) 상태의 반도체 소자를 반복적으로 적층하는 방법이 사용되고 있다.
도 1은 전형적인 반도체 칩 적층 패키지를 나타내는 사시도이다.
도 1을 참조하면, 반도체 칩 적층 패키지(10)는 반도체 기본 프레임(20) 상에 복수의 반도체 칩(30)이 적층된다. 반도체 기본 프레임(20)은 복수의 연결 단자(22)를 포함하며, 제1 반도체 칩(30a) 및 제2 반도체 칩(30b)은 각각 복수의 연결 단자(22)에 대응되는 복수의 제1 패드(32a) 및 제2 패드(32b)가 형성되어 있다. 복수의 반도체 칩(30)은 각각 반도체 기본 프레임(20)과 와이어 루프(50)를 통하여 전기적으로 연결될 수 있다. 반도체 기본 프레임(20)은 예를 들면, 리드 프레임 또는 인쇄회로기판일 수 있다.
반도체 기본 프레임(20)과 제1 반도체 칩(30a)은 연결 단자(22)와 제1 패드(32a)를 연결하는 제1 와이어(50a)에 의하여 전기적으로 연결된다. 또한 반도체 기본 프레임(20)과 제2 반도체 칩(30b)은 연결 단자(22)와 제2 패드(32b)를 연결하는 제2 와이어(50b)에 의하여 전기적으로 연결된다. 이때, 제1 와이어(50a)와 제2 와이어(50b)는 각각 별도의 루프(loop)를 형성하게 된다.
따라서 반도체 기본 프레임(20)과 제2 반도체 칩(30b)을 연결하는 제2 와이어(50b)가 형성하는 루프는 반도체 기본 프레임(20)과 제1 반도체 칩(30a)을 연결하는 제1 와이어(50a)가 형성하는 루프보다 길어지게 된다. 또한 제1 와이어(50a)과 제2 와이어(50b)가 일부 중첩되는 부분이 생기므로 와이어 루프(50)들이 복잡하게 구성이 된다.
이에 따라 와이어 본딩 공정이 어려워지고, 몰드 과정에서 스위핑(sweeping) 또는 새깅(sagging) 등의 불량이 증가하는 문제점들이 발생하고 있다. 그 결과로 반도체 칩 패키지의 수율의 저하 및 생산성의 감소가 두드러지고 있다.
본 발명의 기술적 과제는 상기한 문제점을 해결하고자 하는 것으로, 반도체 칩 적층 패키지의 생산성을 증가시키고 수율을 향상을 시킬 수 있는 반도체 칩 적층 패키지 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 칩 적층 패키지 제조 방법을 제공한다.
본 발명에 따른 반도체 칩 적층 패키지 제조 방법의 일 양상은 복수의 연결 단자를 포함하는 반도체 기본 프레임, 상기 복수의 연결 단자 각각에 대응되는 복수의 제1 패드가 형성된 제1 반도체 칩 및 상기 복수의 연결 단자 각각에 대응되는 복수의 제2 패드가 형성된 제2 반도체 칩을 준비하는 단계; 상기 반도체 기본 프레임 상에 상기 제1 반도체 칩을 부착하는 단계; 상기 복수의 제1 패드가 노출되도록 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 적층하는 단계; 및 상기 복수의 연결 단자로부터 각각에 대응하는 상기 복수의 제1 패드와 상기 복수의 제2 패드까지 와이어를 부착하여 전기적으로 연결하는 와이어 본딩 단계;를 포함하되, 상기 와이어 본딩 단계는, 상기 복수의 연결 단자 각각으로부터 상기 각각의 연결 단자에 대응되는 제1 패드와 제2 패드까지를 하나의 연속된 와이어로 연결되도록 한다.
상기 와이어 본딩 단계는, 상기 복수의 연결 단자 중 하나의 연결 단자에 와이어를 부착하는 제1 본딩 단계; 상기 하나의 연결 단자에 부착된 와이어를 상기 하나의 연결 단자에 대응되는 제1 패드와 연결하는 제2 본딩 단계; 및 상기 하나의 연결 단자에 대응되는 제1 패드와 연결된 와이어를 상기 하나의 연결 단자에 대응되는 제2 패드와 연결하는 제3 본딩 단계;를 포함하되, 상기 제1 본딩 단계부터 상기 제3 본딩 단계까지를 상기 각각의 연결 단자에 대하여 반복할 수 있다.
상기 제1 반도체 칩 및 상기 제2 반도체 칩은 각각 상기 복수의 제1 패드 및 상기 복수의 제2 패드 상에 형성된 스터드 범프를 포함하며, 상기 제2 본딩 단계는 상기 하나의 연결 단자에 부착된 와이어를 상기 하나의 연결 단자에 대응되는 제1 패드 상에 형성된 스터드 범프와 부착하고, 상기 제3 본딩 단계는 상기 하나의 연결 단자에 대응되는 제1 패드 상에 형성된 스터드 범프와 부착된 와이어를 상기 하나의 연결 단자에 대응되는 제2 패드 상에 형성된 스터드 범프와 부착할 수 있다.
본 발명에 따른 반도체 칩 적층 패키지 제조 방법의 다른 양상은 복수의 연결 단자를 포함하는 반도체 기본 프레임 및 상기 복수의 연결 단자에 각각 대응되는 복수의 패드가 형성된 N개의 반도체 칩을 준비하는 단계; 상기 반도체 기본 프레임 상에 상기 N개의 반도체 칩을 적층하는 다이 어태치 단계; 및 상기 복수의 연결 단자 각각으로부터 상기 각각의 연결 단자에 대응되는 N개의 반도체 칩에 형성된 각 패드까지 서로 연결되는 하나의 연속된 와이어를 부착하여 전기적으로 연결하는 와이어 본딩 단계;를 포함하되, 상기 다이 어태치 단계는, 하나의 반도체 칩 상에 부착되는 다른 반도체 칩이, 하부의 반도체 칩에 형성된 상기 복수의 패드를 노출시키도록 부착한다.
상기 N개의 반도체 칩은, 상기 반도체 기본 프레임에 가장 인접하게 부착된 첫 번째 반도체칩부터 상기 반도체 기본 프레임에서 가장 멀리 부착된 N번째 반도체 칩을 포함하며(단, N은 2보다 크거나 같은 양의 정수), 상기 와이어 본딩 단계는, 상기 복수의 연결 단자 중 하나의 연결 단자에 와이어를 연결하는 제1 본딩 단계; 상기 하나의 연결 단자와 연결된 와이어를 상기 첫 번째 반도체 칩의 상기 하나의 연결 단자에 대응되는 패드와 연결하는 제2 본딩 단계; 및 n번째 반도체 칩의 상기 하나의 연결 단자에 대응되는 패드와 연결된 와이어를 n+1번째 반도체 칩의 상기 하나의 연결 단자에 대응되는 패드와 연결하는 제3 본딩 단계(단, n은 1부터 N-1까지의 양의 정수);를 포함하되, 상기 제1 본딩 단계부터 상기 제3 본딩 단계까지를 상기 각각의 연결 단자에 대하여 반복할 수 있다.
상기 N개의 반도체 칩은 상기 복수의 패드 상에 각각 형성된 스터드 범프를 더 포함하며, 상기 제2 본딩 단계는 상기 하나의 연결 단자에 부착된 와이어를 상기 첫 번째 반도체 칩의 하나의 연결 단자에 대응되는 패드 상에 형성된 스터드 범프와 부착하고, 상기 제3 본딩 단계는 상기 n번째 반도체 칩의 상기 하나의 연결 단자에 대응되는 패드 상에 형성된 스터드 범프와 부착된 와이어를 상기 n+1번째 반도체 칩의 상기 하나의 연결 단자에 대응되는 패드 상에 형성된 스터드 범프와 부착할 수 있다.
본 발명에 따른 반도체 칩 적층 패키지 제조 방법의 다른 양상은 복수의 패드가 상면 상에 배치된 반도체 칩들을 준비하는 단계; 상기 반도체 칩들을 계단 형상으로 적층하는 다이 어태치 단계; 및 상기 반도체 칩들 각각에 형성된 패드들에 와이어를 부착하여 전기적으로 연결하는 와이어 본딩 단계;를 포함하되, 상기 복수 의 패드는 적어도 하나의 상기 상면의 단부에 인접하여 배치되며, 상기 반도체 칩들 중 하나의 반도체 칩에 배치된 복수의 패드 각각은 다른 반도체 칩에 배치된 복수의 패드 각각과 대응하며, 상기 다이 어태치 단계는, 상기 반도체 칩들에 각각 형성된 상기 복수의 패드가 노출되도록 계단 형상으로 적층하며, 상기 와이어 본딩 단계는, 상기 반도체 칩들 각각의 서로 대응하는 패드들을 하나의 연결된 와이어로 연결한다.
상기 복수의 패드는 연결된 두개의 상기 상면의 단부에 인접하여 배치될 수 있다.
상기 복수의 패드에 대응하는 복수의 연결 단자를 포함하는 반도체 기본 프레임을 준비하는 단계;를 더 포함하며, 상기 다이 어태치 단계는, 상기 반도체 기본 프레임 상에 상기 반도체 칩들을 적층하며, 상기 와이어 본딩 단계는, 상기 서로 대응하는 패드들과 대응하는 상기 패드를 함께 하나의 연결된 와이어로 연결할 수 있다.
본 발명에 따른 반도체 칩 적층 패키지 제조 방법은, 각 와이어 루프가 중첩되지 않도록 형성하여 와이어 본딩 공정을 쉽게 할 수 있으며, 후속 몰드 공정 등에서 발생할 수 있는 불량을 최소화할 수 있다.
또한 하나의 연결 패드로부터 형성되는 와이어 루프들을 연속되는 하나의 와이어로 형성하여 와이어 본딩 공정 시간을 단축하여 생산성을 높일 수 있다.
이하, 본 발명의 실시 예들에 따른 반도체 칩 적층 패키지 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시 예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 2는 본 발명의 실시 예에 따른 반도체 칩 적층 패키지를 나타내는 사시도이다.
도 2를 참조하면, 반도체 칩 적층 패키지(1)는 반도체 기본 프레임(200) 상에 복수의 반도체 칩(300)이 적층된다. 반도체 기본 프레임(200)은 복수의 연결 단자(220)를 포함한다. 복수의 반도체 칩(300)은 제1 반도체 칩(300a) 및 제2 반도체 칩(300b)을 포함할 수 있다. 미도시하였으나, 복수의 반도체 칩(300)은 하나 이상의 반도체 칩을 더 포함하여, 3개 이상의 반도체 칩을 포함할 수 있다.
제1 반도체 칩(300a) 및 제2 반도체 칩(300b)은 각각 복수의 연결 단자(220)에 대응하는 복수의 제1 패드(320a) 및 제2 패드(320b)가 형성되어 있다. 특히 제1 패드(320a) 및 제2 패드(320b)는 각각 제1 반도체 칩(300a) 및 제2 반도체 칩(300b)의 상면(310a, 310b)의 각각 제1 단부(312a, 312b)에 인접하여 배치되도록 형성될 수 있다.
제1 반도체 칩(300a)은 반도체 기본 프레임(200) 상에 연결 단자(220)들이 노출되도록 부착된다. 또한 제2 반도체 칩(300b)은 제1 반도체 칩(300a)의 상면(310a) 상에 제1 패드(320a)들이 노출되도록 부착된다. 따라서 제1 반도체 칩(300a)의 제1 단부(312a)와 제2 반도체 칩(300b)의 제1 단부(312b)가 이격되도록, 제1 반도체 칩(300a) 상에 제2 반도체 칩(300b)이 부착될 수 있다. 또한 추가적인 제3 또는 그 이상의 반도체 칩이 부착되는 경우에는 각각 하부의 반도체 칩의 패드들이 노출되도록 부착될 수 있다.
반도체 기본 프레임(200)과 제1 및 제2 반도체 칩(300a, 300b)은 와이어 루프(500)들을 통하여 전기적으로 연결될 수 있다. 구체적으로 살펴보면 연결 단자(220)들은 각각 대응하는 제1 패드(320a)들과 제1 와이어(500a)를 통하여 전기적으로 연결될 수 있다. 또한 제1 패드(320a)들은 각각 대응하는 제2 패드(320b)들과 제2 와이어(500b)를 통하여 연결될 수 있다. 따라서 제1 와이어(500a)와 이루는 루프와 제2 와이어(500b)가 이루는 루프는 서로 중첩되지 않도록 형성이 가능하다. 또한 제2 와이어(500b)가 이루는 루프는 제1 와이어(500a)가 이루는 루프와 비슷한 길이를 가지므로, 와이어 루프(500)들이 복잡하게 구성되는 것을 방지할 수 있다. 여기에서 루프란, 두 연결부, 즉 연결 단자와 패드 또는 패드들 사이에 다른 연결부위가 없이 와이어만으로 형성된 것을 것을 의미한다.
연결 단자(220)는 제1 와이어(500a)와 직접 연결될 수도 있으나, 연결 단자(220) 상에 형성된 스터드 범프(240)를 통하여 연결될 수 있다. 또한 제1 패드(320a) 및 제2 패드(320b)는 제1 와이어(500a) 또는 제2 와이어(500b)와 제1 패드(320a) 및 제2 패드(320b) 상에 각각 형성된 스터드 범프(340a, 340b)을 통하여 연결될 수 있다.
연결 단자(220)와 연결된 제1 와이어(500a)가 연결된 제1 패드(320a)에 연결되는 제2 와이어(500b)는 제1 와이어(500a)와 별도로 형성되지 않고, 하나의 연속된 와이어로 연결되도록 할 수 있다. 즉, 연결된 와이어로 제1 와이어(500a)를 형성한 후, 상기 연결된 와이어를 절단하지 않은 채로 바로 제2 와이어(500b)를 형성할 수 있다.
도 3은 본 발명의 실시 예의 변형에 따른 반도체 칩 적층 패키지를 나타내는 사시도이다.
도 3을 참조하면, 반도체 칩 적층 패키지(1)는 반도체 기본 프레임(200) 상에 복수의 반도체 칩(300)이 적층된다. 반도체 기본 프레임(200)은 복수의 연결 단자(220)를 포함한다. 복수의 반도체 칩(300)은 제1 반도체 칩(300a) 및 제2 반도체 칩(300b)을 포함할 수 있다. 미도시하였으나, 복수의 반도체 칩(300)은 하나 이상 의 반도체 칩을 더 포함하여, 3개 이상의 반도체 칩을 포함할 수 있다. 각 반도체 칩들(300a, 300b)들의 상면(310a, 310b)은 각각 제1 단부 내지 제4 단부(312a, 314a, 316a, 318a 또는 312b, 314b, 316b, 318b)를 가지고 있다.
제1 반도체 칩(300a) 및 제2 반도체 칩(300b)은 각각 복수의 연결 단자(220)에 대응하는 복수의 제1 패드(320a) 및 제2 패드(320b)가 형성되어 있다. 특히 제1 패드(320a) 및 제2 패드(320b)는 각각 제1 반도체 칩(300a) 및 제2 반도체 칩(300b)의 상면(310a, 310b)의 각각 제1 단부(312a, 312b) 및 제2 단부(314a, 314b)에 인접하여 배치되도록 형성될 수 있다. 이때 제1 단부(312a, 312b) 및 제2 단부(314a, 314b)는 각각 연결되어 있다.
제1 반도체 칩(300a)은 반도체 기본 프레임(200) 상에 연결 단자(220)들이 노출되도록 부착된다. 또한 제2 반도체 칩(300b)은 제1 반도체 칩(300a)의 상면(310a) 상에 제1 패드(320a)들이 노출되도록 부착된다. 따라서 제1 반도체 칩(300a)의 제1 단부(312a)와 제2 반도체 칩(300b)의 제1 단부(312b)가 이격되고, 또한 제1 반도체 칩(300a)의 제2 단부(314a)와 제2 반도체 칩(300b)의 제2 단부(314b)도 이격되도록, 제1 반도체 칩(300a) 상에 제2 반도체 칩(300b)이 부착될 수 있다. 또한 추가적인 제3 또는 그 이상의 반도체 칩이 부착되는 경우에는 각각 하부의 반도체 칩의 패드들이 노출되도록 부착될 수 있다.
반도체 기본 프레임(200)과 제1 및 제2 반도체 칩(300a, 300b)은 와이어 루프(500)들을 통하여 전기적으로 연결될 수 있다. 구체적으로 살펴보면 연결 단자(220)들은 각각 대응하는 제1 패드(320a)들과 제1 와이어(500a)를 통하여 전기적 으로 연결될 수 있다. 또한 제1 패드(320a)들은 각각 대응하는 제2 패드(320b)들과 제2 와이어(500b)를 통하여 연결될 수 있다. 따라서 제1 와이어(500a)와 이루는 루프와 제2 와이어(500b)가 이루는 루프는 서로 중첩되지 않도록 형성이 가능하다. 또한 제2 와이어(500b)가 이루는 루프는 제1 와이어(500a)가 이루는 루프와 비슷한 길이를 가지므로, 와이어 루프(500)들이 복잡하게 구성되는 것을 방지할 수 있다.
연결 단자(220)는 제1 와이어(500a)와 직접 연결될 수도 있으나, 연결 단자(220) 상에 형성된 스터드 범프(240)를 통하여 연결될 수 있다. 또한 제1 패드(320a) 및 제2 패드(320b)는 제1 와이어(500a) 또는 제2 와이어(500b)와 제1 패드(320a) 및 제2 패드(320b) 상에 각각 형성된 스터드 범프(340a, 340b)을 통하여 연결될 수 있다.
연결 단자(220)와 연결된 제1 와이어(500a)가 연결된 제1 패드(320a)에 연결되는 제2 와이어(500b)는 제1 와이어(500a)와 별도로 형성되지 않고, 하나의 연속된 와이어로 연결되도록 할 수 있다. 즉, 연결된 와이어로 제1 와이어(500a)를 형성한 후, 상기 연결된 와이어를 절단하지 않은 채로 바로 제2 와이어(500b)를 형성할 수 있다.
도 4 내지 도 8은 본 발명의 실시 예에 따른 반도체 칩 적층 패키지를 형성하는 방법을 순차적으로 나타내는 단면도이다.
도 4는 본 발명의 실시 예에 따른 반도체 칩 적층 패키지의 반도체 기본 프레임에 와이어를 부착하는 단계를 나타내는 단면도이다.
도 4를 참조하면, 반도체 칩 적층 패키지(1)는 반도체 기본 프레임(200) 상 에 제1 반도체 칩(300a), 제2 반도체 칩(300b) 및 제3 반도체 칩(300c)을 순차적으로 적층하도록 부착한다. 반도체 기본 프레임(200)은 복수의 연결 단자(220)를 포함한다. 또한 제1 반도체 칩(300a), 제2 반도체 칩(300b) 및 제3 반도체 칩(300c)은 각각 제1 패드(320a), 제2 패드(320b) 및 제3 패드(320c)을 포함한다.
제1 반도체 칩(300a)은 반도체 기본 프레임(200)의 연결 단자(220)들이 노출되도록 반도체 기본 프레임(200) 상에 부착된다. 또한 제2 반도체 칩(300b) 및 제3 반도체 칩(300c)은 각각 제1 반도체 칩(300a)의 제1 패드(320a) 및 제2 반도체 칩(300b)의 제2 패드(320b)들이 노출되도록 제1 반도체 칩(300a) 및 제2 반도체 칩(300b) 상에 부착된다.
연결 단자(220), 제1 패드(320a), 제2 패드(320b) 및 제3 패드(320c) 상에는 각각 스터드 범프(240, 340a, 340b, 340c)가 형성될 수 있다. 또한 반도체 칩 적층 패키지(1)에 제1 내지 제3 반도체 칩(300a, 300b, 300c)이 부착되도록 도시되었으나, 하나 이상의 반도체 칩이 같은 방식으로 더 부착될 수 있다.
와이어(5)는 캐필러리(2, capillary)에 의하여 공급되어 연결 단자(220)에 전기적으로 연결되도록 부착된다. 이때 연결 단자(220) 상에 스터드 범프(240)를 포함하는 경우, 와이어(5)는 연결 단자(220) 상의 스터드 범프(240)에 부착될 수 있다. 여기에서 와이어(5)란 와이어 루프(500)를 형성하기 위한 원재료인 와이어, 예를 들면 골드 와이어를 의미한다.
도 5는 본 발명의 실시 예에 따른 반도체 칩 적층 패키지에 제1 와이어를 형성하는 단계를 나타내는 단면도이다.
도 5를 참조하면, 연결 단자(220) 상의 스터드 범프(240)에 부착된 와이어(5)는 캐필러리(2)에 의하여 제1 패드(320a) 상으로 연장된다. 그 후 와이어(5)는 캐필러리(2)에 의하여 제1 패드(320a)에 전기적으로 연결되도록 본딩에 의하여 부착된다. 이때 제1 패드(320a) 상에 스터드 범프(340a)가 형성된 경우, 와이어(5)는 제1 패드(320a) 상의 스터드 범프(340a)에 본딩에 의하여 부착된다. 따라서 연결 단자(220)와 제1 패드(320a)를 연결하는 루프를 형성하는 제1 와이어(500a)가 형성된다. 제1 와이어(500a)를 형성한 와이어(5)는 절단되지 않고 제1 와이어(500a)와 연속되도록 연결될 수 있다.
도 6은 본 발명의 실시 예에 따른 반도체 칩 적층 패키지에 제2 와이어를 형성하는 단계를 나타내는 단면도이다.
도 6을 참조하면, 제1 패드(320a) 상의 스터드 범프(340a)에 부착된 와이어(5)는 캐필러리(2)에 의하여 제2 패드(320b) 상으로 연장된다. 그 후 와이어(5)는 캐필러리(2)에 의하여 제2 패드(320b)에 전기적으로 연결되도록 본딩에 의하여 부착된다. 이때 제2 패드(320b) 상에 스터드 범프(340b)가 형성된 경우, 와이어(5)는 제2 패드(320b) 상의 스터드 범프(340b)에 본딩에 의하여 부착된다. 따라서 제1 패드(320a)와 제2 패드(320b)를 연결하는 루프를 형성하는 제2 와이어(500b)가 형성된다. 제2 와이어(500b)를 형성한 와이어(5)는 역시 절단되지 않고 제1 와이어(500a) 및 제2 와이어(500b)와 연속되도록 연결될 수 있다.
도 7은 본 발명의 실시 예에 따른 반도체 칩 적층 패키지에 제3 와이어를 형성하는 단계를 나타내는 단면도이다.
도 7을 참조하면, 제2 패드(320b) 상의 스터드 범프(340b)에 부착된 와이어(5)는 캐필러리(2)에 의하여 제3 패드(320c) 상으로 연장된다. 그 후 와이어(5)는 캐필러리(2)에 의하여 제3 패드(320c)에 전기적으로 연결되도록 본딩에 의하여 부착된다. 이때 제3 패드(320c) 상에 스터드 범프(340c)가 형성된 경우, 와이어(5)는 제3 패드(320c) 상의 스터드 범프(340c)에 본딩에 의하여 부착된다. 따라서 제2 패드(320b)와 제3 패드(320c)를 연결하는 루프를 형성하는 제3 와이어(500c)가 형성된다. 제3 와이어(500c)를 형성한 와이어(5)는 역시 절단되지 않고 제1 와이어(500a), 제2 와이어(500b) 및 제3 와이어(500c)와 연속되도록 연결될 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 칩 적층 패키지에 와이어에 의한 루프가 완성된 단계를 나타내는 단면도이다.
도 8을 참조하면, 제3 와이어(500c)를 형성한 후 여분의 연속된 와이어(도 7의 5)는 절단되어, 제1 와이어(500a), 제2 와이어(500b) 및 제3 와이어(500c)가 형성하는 루프만을 남기게 된다.
이후에서, 각 연결 단자(220)와 각각 대응되는 제1 패드(320a), 제2 패드(320b) 및 제3 패드(320c)을 연결하는 연속된 제1 내지 제3 와이어(500a 내지 500c)를 반복적으로 형성한다.
이와 같이, 각 연결 단자(220)와 각각 대응되는 제1 패드(320a), 제2 패드(320b) 및 제3 패드(320c)을 연결하는 와이어 본딩 공정에서 와이어를 절단하지 않고 하나의 연속된 와이어로 연결할 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 칩 적층 패키지를 나타내는 사시도이다.
도 3은 본 발명의 실시 예의 변형에 따른 반도체 칩 적층 패키지를 나타내는 사시도이다.
도 4는 본 발명의 실시 예에 따른 반도체 칩 적층 패키지의 반도체 기본 프레임에 와이어를 부착하는 단계를 나타내는 단면도이다.
도 5는 본 발명의 실시 예에 따른 반도체 칩 적층 패키지에 제1 와이어를 형성하는 단계를 나타내는 단면도이다.
도 6은 본 발명의 실시 예에 따른 반도체 칩 적층 패키지에 제2 와이어를 형성하는 단계를 나타내는 단면도이다.
도 7은 본 발명의 실시 예에 따른 반도체 칩 적층 패키지에 제3 와이어를 형성하는 단계를 나타내는 단면도이다.
도 8은 본 발명의 실시 예에 따른 반도체 칩 적층 패키지에 와이어에 의한 루프가 완성된 단계를 나타내는 단면도이다.
<도면의 주요부분에 대한 설명>
1 : 반도체 칩 적층 패키지, 5 : 와이어, 200 : 베이스 기판, 220 : 연결 단자, 240 : 스터드 범프, 300a, 300b, 300c : 제1 내지 제3 반도체 칩, 320a, 320b, 320c : 제1 내지 제3 패드, 340a, 340b, 340c : 스터드 범프, 500 : 와이어 루프, 500a, 500b, 500c : 제1 내지 제3 와이어,

Claims (9)

  1. 복수의 연결 단자를 포함하는 반도체 기본 프레임, 상기 복수의 연결 단자 각각에 대응되는 복수의 제1 패드가 형성된 제1 반도체 칩 및 상기 복수의 연결 단자 각각에 대응되는 복수의 제2 패드가 형성된 제2 반도체 칩을 준비하는 단계;
    상기 반도체 기본 프레임 상에 상기 제1 반도체 칩을 부착하는 단계;
    상기 복수의 제1 패드가 노출되도록 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 적층하는 단계; 및
    상기 복수의 연결 단자로부터 각각에 대응하는 상기 복수의 제1 패드와 상기 복수의 제2 패드까지 와이어를 부착하여 전기적으로 연결하는 와이어 본딩 단계;를 포함하되,
    상기 와이어 본딩 단계는, 상기 복수의 연결 단자 각각으로부터 상기 각각의 연결 단자에 대응되는 제1 패드와 제2 패드까지를 하나의 연속된 와이어로 연결되도록 하는 반도체 칩 적층 패키지 제조 방법.
  2. 제1 항에 있어서,
    상기 와이어 본딩 단계는,
    상기 복수의 연결 단자 중 하나의 연결 단자에 와이어를 부착하는 제1 본딩 단계;
    상기 하나의 연결 단자에 부착된 와이어를 상기 하나의 연결 단자에 대응되 는 제1 패드와 연결하는 제2 본딩 단계; 및
    상기 하나의 연결 단자에 대응되는 제1 패드와 연결된 와이어를 상기 하나의 연결 단자에 대응되는 제2 패드와 연결하는 제3 본딩 단계;를 포함하되,
    상기 제1 본딩 단계부터 상기 제3 본딩 단계까지를 상기 각각의 연결 단자에 대하여 반복하는 것을 특징으로 하는 반도체 칩 적층 패키지 제조 방법.
  3. 제2 항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 각각 상기 복수의 제1 패드 및 상기 복수의 제2 패드 상에 형성된 스터드 범프를 포함하며,
    상기 제2 본딩 단계는 상기 하나의 연결 단자에 부착된 와이어를 상기 하나의 연결 단자에 대응되는 제1 패드 상에 형성된 스터드 범프와 부착하고,
    상기 제3 본딩 단계는 상기 하나의 연결 단자에 대응되는 제1 패드 상에 형성된 스터드 범프와 부착된 와이어를 상기 하나의 연결 단자에 대응되는 제2 패드 상에 형성된 스터드 범프와 부착하는 것을 특징으로 하는 반도체 칩 적층 패키지 제조 방법.
  4. 복수의 연결 단자를 포함하는 반도체 기본 프레임 및 상기 복수의 연결 단자에 각각 대응되는 복수의 패드가 형성된 N개의 반도체 칩을 준비하는 단계;
    상기 반도체 기본 프레임 상에 상기 N개의 반도체 칩을 적층하는 다이 어태치 단계; 및
    상기 복수의 연결 단자 각각으로부터 상기 각각의 연결 단자에 대응되는 N개의 반도체 칩에 형성된 각 패드까지 서로 연결되는 하나의 연속된 와이어를 부착하여 전기적으로 연결하는 와이어 본딩 단계;를 포함하되,
    상기 다이 어태치 단계는,
    하나의 반도체 칩 상에 부착되는 다른 반도체 칩이, 하부의 반도체 칩에 형성된 상기 복수의 패드를 노출시키도록 부착하는 반도체 칩 적층 패키지 제조 방법.
  5. 제4 항에 있어서,
    상기 N개의 반도체 칩은, 상기 반도체 기본 프레임에 가장 인접하게 부착된 첫 번째 반도체칩부터 상기 반도체 기본 프레임에서 가장 멀리 부착된 N번째 반도체 칩을 포함하며(단, N은 2보다 크거나 같은 양의 정수),
    상기 와이어 본딩 단계는,
    상기 복수의 연결 단자 중 하나의 연결 단자에 와이어를 연결하는 제1 본딩 단계;
    상기 하나의 연결 단자와 연결된 와이어를 상기 첫 번째 반도체 칩의 상기 하나의 연결 단자에 대응되는 패드와 연결하는 제2 본딩 단계; 및
    n번째 반도체 칩의 상기 하나의 연결 단자에 대응되는 패드와 연결된 와이어를 n+1번째 반도체 칩의 상기 하나의 연결 단자에 대응되는 패드와 연결하는 제3 본딩 단계(단, n은 1부터 N-1까지의 양의 정수);를 포함하되,
    상기 제1 본딩 단계부터 상기 제3 본딩 단계까지를 상기 각각의 연결 단자와 이에 대응되는 패드들에 대하여 반복하는 것을 특징으로 하는 반도체 칩 적층 패키지 제조 방법.
  6. 제5 항에 있어서,
    상기 N개의 반도체 칩은 상기 복수의 패드 상에 각각 형성된 스터드 범프를 더 포함하며,
    상기 제2 본딩 단계는 상기 하나의 연결 단자에 부착된 와이어를 상기 첫 번째 반도체 칩의 하나의 연결 단자에 대응되는 패드 상에 형성된 스터드 범프와 부착하고,
    상기 제3 본딩 단계는 상기 n번째 반도체 칩의 상기 하나의 연결 단자에 대응되는 패드 상에 형성된 스터드 범프와 부착된 와이어를 상기 n+1번째 반도체 칩의 상기 하나의 연결 단자에 대응되는 패드 상에 형성된 스터드 범프와 부착하는 것을 특징으로 하는 반도체 칩 적층 패키지 제조 방법.
  7. 복수의 패드가 상면 상에 배치된 반도체 칩들을 준비하는 단계;
    상기 반도체 칩들을 계단 형상으로 적층하는 다이 어태치 단계; 및
    상기 반도체 칩들 각각에 형성된 패드들에 와이어를 부착하여 전기적으로 연결하는 와이어 본딩 단계;를 포함하되,
    상기 복수의 패드는 적어도 하나의 상기 상면의 단부에 인접하여 배치되며, 상기 반도체 칩들 중 하나의 반도체 칩에 배치된 복수의 패드 각각은 다른 반도체 칩에 배치된 복수의 패드 각각과 대응하며,
    상기 다이 어태치 단계는, 상기 반도체 칩들에 각각 형성된 상기 복수의 패드가 노출되도록 계단 형상으로 적층하며,
    상기 와이어 본딩 단계는, 상기 반도체 칩들 각각의 서로 대응하는 패드들을 하나의 연결된 와이어로 연결하는 반도체 칩 적층 패키지 제조 방법.
  8. 제7 항에 있어서,
    상기 복수의 패드는 상기 상면의 연결된 두개의 단부에 인접하여 배치되는 것을 특징으로 하는 반도체 칩 적층 패키지 제조 방법.
  9. 제7 항에 있어서,
    상기 복수의 패드에 대응하는 복수의 연결 단자를 포함하는 반도체 기본 프레임을 준비하는 단계;를 더 포함하며,
    상기 다이 어태치 단계는, 상기 반도체 기본 프레임 상에 상기 반도체 칩들을 적층하며,
    상기 와이어 본딩 단계는, 상기 서로 대응하는 패드들과 대응하는 상기 패드를 함께 하나의 연결된 와이어로 연결하는 것을 특징으로 하는 반도체 칩 적층 패키지 제조 방법.
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