KR20100026338A - 반도체 소자 및 그 제조 방법, 이 반도체 소자에 이용되는 박막 형성 방법 - Google Patents

반도체 소자 및 그 제조 방법, 이 반도체 소자에 이용되는 박막 형성 방법 Download PDF

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김영대
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Abstract

본 발명은 상하부 전극 사이에 유전체막이 개재된 구조를 갖는 반도체 소자 및 그 제조 방법과, 이 반도체 소자에 전극으로 이용되는 박막의 형성 방법에 관한 것으로서, 본 발명의 반도체 소자는, 상하부 전극 사이에 유전체막이 개재된 구조를 갖는 반도체 소자에 있어서, 상기 하부 전극과 상기 상부 전극 중 적어도 어느 하나는, 적어도 상하부 표면에 란탄 니켈 산화물 박막을 갖고, 상술한 본 발명에 의한 반도체 소자 및 그 제조 방법은, 상하부 전극 사이에 유전체막이 개재된 구조를 갖는 반도체 소자에 있어서 종래의 Ni 박막 대신 란탄 니켈 산화물(Lanthanum Nickel Oxide, LNO) 박막을 전극의 일부 또는 전부로 이용함으로써, 후속 공정에서 전극의 전도성 감소 문제가 발생하지 않고 유전체막의 결정성을 향상시킬 수 있다.
캐패시터, ReRAM, 란탄 니켈 산화물 박막, ALD, 유전체막

Description

반도체 소자 및 그 제조 방법, 이 반도체 소자에 이용되는 박막 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME, METHOD FOR FORMING THIN FILM USED TO THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 MIM(Metal-Insulator-Metal) 구조와 같이 상하부 전극 사이에 유전체막이 개재된 구조를 갖는 반도체 소자 및 그 제조 방법과, 이 반도체 소자에 전극으로 이용되는 박막의 형성 방법에 관한 것이다.
MIM 구조를 갖는 반도체 소자에는 캐패시터, ReRAM(Resistive Random Access Memoty) 등이 있다.
현재 MIM 구조의 캐패시터에 있어서 상하부 전극 사이에 개재되는 유전체로는 TiO2(k=60~100), SrTiO2(k=80~100), BaSrTiO3(k=100~300) 등의 고유전율(high-k) 물질이 널리 이용되고 있다. 그러나, 이와 같은 물질은 낮은 밴드갭(band gap) 에 너지를 가지고 있어 높은 k값에도 불구하고 누설 전류 특성을 열화시키는 문제가 있다. 그에 따라, 상하부 전극으로 일함수가 높은 백금족 금속(platinum group metal)을 이용하려는 시도가 있으나, 백금족 금속은 근본적으로 다른 물질과의 결합력이 낮은 특성을 갖기 때문에 소정 층 상에 이러한 백금족 금속 형성시 접착력(adhesion)이 좋지 못하여 공정 과정에서 많은 문제점을 초래하고 있다.
이러한 문제점을 해결하기 위하여, 일함수가 4.8~5.15eV 정도로 높으면서도 접착 특성이 우수한 Ni 전극이 제안되었다. 그러나, Ni 전극을 MIM 구조 캐패시터의 하부 전극으로 이용하는 경우, Ni 전극 상부에 유전체막을 증착하는 과정에서 반응 가스로 주입되는 O2 또는 O3에 의하여 하부의 Ni 전극이 산화되어 전도성이 감소하는 문제가 발생한다. 이와 같은 문제점은, ReRAM 소자의 하부 전극으로 Ni 전극을 이용하는 경우에도 마찬가지로 발생하는 것이다.
따라서, Ni 전극의 장점(높은 일함수 및 접착력)을 가지면서도 전도성 감소의 문제가 발생하지 않는 전극 물질의 개발이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 상하부 전극 사이에 유전체막이 개재된 구조를 갖는 반도체 소자에 있어서 종래의 Ni 박막 대신 란탄 니켈 산화물(Lanthanum Nickel Oxide, LNO) 박막을 전극의 일부 또는 전부로 이용함으로써, 후속 공정에서의 전극의 전도성 감소 문제가 발생하지 않고 유전체막의 결정성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하고자 한다.
또한, 란탄 니켈 산화물 박막을 ALD(Atomic Layer Deposition) 방식으로 형성하는 방법을 새롭게 제시함으로써, 3차원 구조에의 증착을 용이하게 하고 박막의 밀도를 증가시키며 박막의 조성을 조절할 수 있는 박막 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 박막 형성 방법은, 기판 상에 니켈 산화물 박막과 란탄 산화물 박막을 교대로 수회 형성하여 란탄 니켈 산화물 박막을 형성하되, 상기 니켈 산화물 박막의 형성 및 상기 란탄 산화물 박막의 형성은 ALD(Atomic Layer Deposition) 방식을 이용하여 수행된다.
또한, 상기 과제를 해결하기 위한 본 발명의 반도체 소자는, 상하부 전극 사이에 유전체막이 개재된 구조를 갖는 반도체 소자에 있어서, 상기 하부 전극과 상 기 상부 전극 중 적어도 어느 하나는, 적어도 상하부 표면에 란탄 니켈 산화물 박막을 갖는다.
또한, 상기 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법은, 기판 상에 하부 전극, 유전체막 및 상부 전극을 순차적으로 형성하는 반도체 소자의 제조 방법에 있어서, 상기 하부 전극 형성 단계와 상기 상부 전극 형성 단계 중 적어도 어느 하나는, 란탄 니켈 산화물 박막 형성 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자 및 그 제조 방법은, 상하부 전극 사이에 유전체막이 개재된 구조를 갖는 반도체 소자에 있어서 종래의 Ni 박막 대신 란탄 니켈 산화물(Lanthanum Nickel Oxide, LNO) 박막을 전극의 일부 또는 전부로 이용함으로써, 후속 공정에서 전극의 전도성 감소 문제가 발생하지 않고 유전체막의 결정성을 향상시킬 수 있다.
또한, 상술한 본 발명에 의한 박막 형성 방법은, 란탄 니켈 산화물 박막을 ALD(Atomic Layer Deposition) 방식으로 형성하는 방법을 새롭게 제시함으로써, 3차원 구조에의 증착을 용이하게 하고 박막의 밀도를 증가시키며 박막의 조성을 조절할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 본 발명의 일실시예에 따른 란탄 니켈 산화물 박막 형성 방법을 설명하기 위한 도면이다. 특히, 좌측 도면은 란탄 니켈 산화물 박막의 초기 형성 과정을 나타내고, 우측 도면은 최종적으로 형성된 란탄 니켈 산화물 박막을 나타낸다.
도1에 도시된 바와 같이, 소정의 하부 구조물을 갖는 기판(10) 상에 니켈 산화물(NiO2) 박막(11a)과 란탄 산화물(La2O3) 박막(11b)을 교대로 형성한다. 본 도면에서는 니켈 산화물 박막(11a)이 먼저 형성되고 란탄 산화물 박막(11b)이 나중에 형성되는 것으로 도시되었으나 이에 한정되는 것은 아니며, 이 순서는 뒤바뀌어도 무방하다.
여기서, 니켈 산화물 박막(11a)과 란탄 산화물 박막(11b)은 각 레이어(layer)가 분리되지 않는 정도의 얇은 두께로 형성되어(점선 참조), 나노 크기의 란탄 입자와 니켈 입자가 상호 혼합되고 결과적으로 기판 상에 란탄 니켈 산화물(LaXNiYOZ) 박막(11)이 형성된다.
이와 같은 란탄 니켈 산화물 박막(11)의 형성을 촉진시키고 박막의 치밀화를 위하여 니켈 산화물 박막(11a)과 란탄 산화물 박막(11b)을 교대로 형성한 후 결과물에 대하여 열처리 공정을 더 수행할 수도 있다. 열처리 공정은 H2, NH2 또는 O2 가스 중 선택되는 하나 이상의 가스를 이용하고, 400~800℃의 온도 범위에서 수행되는 것이 바람직하다. 이와 같은 열처리 공정에서 란탄 니켈 산화물 박막(11)이 환원될 수 있고 이에 따라 란탄 니켈 산화물 박막(11)의 산소 조성을 조절할 수 있다.
이와 같이, 얇은 두께의 니켈 산화물 박막(11a)과 란탄 산화물 박막(11b)을 교대로 형성하기 위하여 니켈 산화물 박막(11a) 및 란탄 산화물 박막(11b)의 형성은 ALD 방식을 이용하여 수행된다. 이에 대하여는 이하의 도2에서 더욱 상세히 설명하기로 한다.
도2는 ALD 방식을 이용하여 도1의 란탄 니켈 산화물 박막을 형성하는 방법을 설명하기 위한 도면이다.
도2에 도시된 바와 같이, 우선, ALD 방식으로 니켈 산화물 박막 형성 공정(a)을 수행한다. 니켈 산화물 박막 형성 공정(a)은, 반응 챔버로 니켈 소스(Ni source)를 주입하는 공정(a1), 상기 반응 챔버를 1차 퍼지(purge)하는 공정(a2), 상기 반응 챔버로 반응 가스를 주입하는 공정(a3) 및 상기 반응 챔버를 2차 퍼지하는 공정(a4)을 포함하고, 이러한 a1 내지 a4 공정을 1 주기(cycle)로 하여 이 주기를 수회(A) 반복 수행함으로써 원하는 두께의 니켈 산화물 박막을 균일하게 증착할 수 있다. 여기서, 니켈 산화물 박막의 두께는 A의 값에 의하여 조절된다. 전술한 바와 같이 니켈 산화물 박막의 두께는 레이어를 형성하지 않는 정도로 얇아야 하므로 상기 A 값은 50 이하가 되는 것이 바람직하다. 본 공정에서 반응 가스로는 O2, O3, H2O 또는 H2O2 중 선택되는 하나 이상의 가스가 이용되고, 퍼지 가스로는 Ar 또 는 N2 가스가 이용된다.
이어서, ALD 방식으로 란탄 산화물 박막 형성 공정(b)을 수행한다. 란탄 산화물 박막 형성 공정(b)은, 반응 챔버로 란탄 소스(La source)를 주입하는 공정(b1), 상기 반응 챔버를 1차 퍼지하는 공정(b2), 상기 반응 챔버로 반응 가스를 주입하는 공정(b3) 및 상기 반응 챔버를 2차 퍼지하는 공정(b4)을 포함하고, 이러한 b1 내지 b4 공정을 1 주기로 하여 이 주기를 수회(B) 반복 수행함으로써 원하는 두께의 란탄 산화물 박막을 균일하게 증착할 수 있다. 여기서, 란탄 산화물 박막의 두께는 B의 값에 의하여 조절된다. 전술한 바와 같이 란탄 산화물 박막의 두께는 레이어를 형성하지 않는 정도로 얇아야 하므로 상기 B 값은 50 이하가 되는 것이 바람직하다. 본 공정에서 반응 가스로는 O2, O3, H2O 또는 H2O2 중 선택되는 하나 이상의 가스가 이용되고, 퍼지 가스로는 Ar 또는 N2 가스가 이용된다.
이러한 ALD 방식의 니켈 산화물 박막 형성 공정(a)과 ALD 방식의 란탄 산화물 박막 형성 공정(b)을 교대로 수회(C) 반복 수행하여 최종적으로 란탄 니켈 산화물 박막을 형성할 수 있다. 여기서, 란탄 니켈 산화물 박막의 두께는 C의 값에 의하여 조절되고, 란탄 니켈 산화물 박막의 조성은 상기 A 및 상기 B의 값에 의하여 조절된다.
ALD 방식에 의하여 란탄 니켈 산화물 박막을 형성하는 경우, 3차원 구조에 란탄 니켈 산화물 박막을 용이하게 증착할 수 있고 박막의 밀도를 증가시킬 수 있으며 박막의 조성을 용이하게 조절할 수 있는 장점이 있다.
이하, 이와 같은 란탄 니켈 산화물 박막을 전극으로 이용하는 반도체 소자의 구조 및 제조 방법을 설명하기로 한다.
도3a는 본 발명의 제1 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도3a에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 소자는 요구되는 소정의 하부 구조물(예를 들어, 콘택 플러그 등)이 형성된 기판(30) 상의 하부 전극(31)과, 하부 전극(31) 상의 유전체막(32)과, 유전체막(32) 상의 상부 전극(33)을 포함한다.
여기서, 하부 전극(31)은 전술한 란탄 니켈 산화물 박막으로 이루어지는 것이 바람직하다. 란탄 니켈 산화물 박막은 니켈의 우수한 특성(높은 일함수 및 접착력)을 가지면서도 전도성의 산화물이기 때문에 후속 유전체막 형성 공정이 수행되더라도 전도성이 감소하지 않는다. 나아가, 란탄 니켈 산화물 박막은 페로브스카이트(perovskite) 구조를 갖기 때문에 대부분 페로브스카이트 구조를 갖는 고유전율 물질로 이루어지는 유전체막(32)의 결정성을 향상시킬 수 있다.
유전체막(32)은 고유전율 물질, 예를 들어, TiO2, SrTiO2, BaSrTiO3, PZT(Pb[ZrXTi1-X]O3) 등으로 이루어진다.
상부 전극(33)은 전술한 란탄 니켈 산화물 박막으로 이루어지는 것이 바람직하다. 전술한 바와 같이 란탄 니켈 산화물 박막은 니켈의 우수한 특성을 가지면서도 전도성의 산화물이기 때문에 후속 공정(예를 들어, 산화 공정)에도 불구하고 전 도성이 감소하지 않는다.
도3b는 본 발명의 제2 실시예에 따른 반도체 소자를 나타내는 단면도로서, 도3a의 본 발명의 제1 실시예와의 차이점만을 간략히 설명하기로 한다.
도3b에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 소자는 요구되는 소정의 하부 구조물(예를 들어, 콘택 플러그 등)이 형성된 기판(300) 상의 하부 전극(310)과, 하부 전극(310) 상의 유전체막(320)과, 유전체막(320) 상의 상부 전극(330)을 포함하되, 하부 전극(310)은 자신의 상하부 표면의 란탄 니켈 산화물 박막(310a, 310c)과 란탄 니켈 산화물 박막(310a, 310c) 사이에 개재되는 니켈 박막(310b)으로 이루어진다. 이는 니켈 전극의 산화에 따른 전도성 감소를 방지하면서도 니켈 전극의 일함수 특성을 최대한 확보하기 위함이다. 본 도면에는 도시되지 않았으나, 상부 전극(330)도 하부 전극(310)과 동일하게 상하부 표면의 란탄 니켈 산화물 박막과 그 사이의 니켈 박막으로 이루어질 수 있다.
이와 같은 구조의 반도체 소자는 캐패시터이거나 ReRAM 소자일 수 있다. 특히, 도3a 구조의 반도체 소자는 유전체막의 결정성 향상을 최대화할 수 있으므로 ReRAM 소자로 이용되는 것이 더욱 바람직하고, 도3b 구조의 반도체 소자는 니켈의 일함수 특성을 최대한 확보할 수 있으므로 캐패시터로 이용되는 것이 더욱 바람직하다.
도4a 내지 도4c는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 특히, 본 도면에서는 3차원 구조의 실린더 형(cylinder type) 캐패시터 형성 방법을 일례로 하여 설명을 진행하기로 한다.
도4a에 도시된 바와 같이, 요구되는 소정의 하부 구조물(예를 들어, 콘택 플러그 등)이 형성된 기판(40) 상에 몰드 산화막(41)을 형성한 후, 몰드 산화막(41)을 선택적으로 식각하여 하부 전극 영역(42)을 형성한다.
이어서, 하부 전극 영역(42)을 포함하는 결과물의 전면에 제1 란탄 니켈 산화물 박막(43a), 니켈 박막(43b) 및 제2 란탄 니켈 산화물 박막(43c)이 순차적으로 증착된 하부 전극용 도전막(43)을 형성한다. 여기서, 하부 전극용 도전막(43)의 두께는 하부 전극 영역(42)을 완전히 매립하지 않는 값을 갖는다. 제1 및 제2 란탄 니켈 산화물 박막(43a, 43c)의 증착은 전술한 도1 및 도2의 방법을 이용하여 수행될 수 있다. 또한, 니켈 박막(43b)의 증착은 ALD 방식을 이용하여 수행될 수 있다. 제1 란탄 니켈 산화물 박막(43a), 니켈 박막(43b) 및 제2 란탄 니켈 산화물 박막(43c)의 순차적인 증착은 인시튜(insitu)로 수행되거나 또는 익스시튜(exsitu)로 수행될 수 있다.
이어서, 하부 전극용 도전막(43)의 치밀화를 위하여 열처리 공정을 수행한다.
도4b에 도시된 바와 같이, 몰드 산화막(41)이 드러날 때까지 하부 전극용 도전막(43)을 에치백(etchback)하여 하부 전극용 도전막(43)의 노드를 분리시킴으로써 하부 전극(43´)을 형성한다.
이어서, BOE 용액 등을 이용하는 습식 식각으로 몰드 산화막(41)을 제거한다.
도4c에 도시된 바와 같이, 실린더형의 하부 전극(43´)을 포함하는 결과물의 전면에 유전체막(44)을 형성한다.
이어서, 유전체막(44) 상에 상부 전극용 도전막(45)을 형성한다. 여기서, 상부 전극용 도전막(45)의 형성 방법은 전술한 하부 전극용 도전막(43)의 형성 방법과 동일하다.
이어서, 상부 전극용 도전막(45)의 치밀화를 위하여 열처리 공정을 수행한다.
도5a 내지 도5c는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 특히, 본 도면에서는 3차원 구조의 기둥형(pillar type) 캐패시터 형성 방법을 일례로 하여 설명을 진행하기로 한다.
도5a에 도시된 바와 같이, 요구되는 소정의 하부 구조물(예를 들어, 콘택 플러그 등)이 형성된 기판(50) 상에 몰드 산화막(51)을 형성한 후, 몰드 산화막(51)을 선택적으로 식각하여 하부 전극 영역(52)을 형성한다.
이어서, 하부 전극 영역(52)을 포함하는 결과물의 전면에 제1 란탄 니켈 산화물 박막(53a), 니켈 박막(53b) 및 제2 란탄 니켈 산화물 박막(53c)이 순차적으로 증착된 하부 전극용 도전막(53)을 형성한다. 여기서, 하부 전극용 도전막(53)의 두께는 하부 전극 영역(52)을 완전히 매립하는 값을 갖는다. 제1 및 제2 란탄 니켈 산화물 박막(53a, 53c)의 증착은 전술한 도1 및 도2의 방법을 이용하여 수행될 수 있다. 또한, 니켈 박막(53b)의 증착은 ALD 방식을 이용하여 수행될 수 있다.
이어서, 하부 전극용 도전막(53)의 치밀화를 위하여 열처리 공정을 수행한 다.
도5b에 도시된 바와 같이, 몰드 산화막(51)이 드러날 때까지 하부 전극용 도전막(53)을 에치백(etchback)하여 하부 전극용 도전막(53)의 노드를 분리시킴으로써 하부 전극(53´)을 형성한다.
이어서, BOE 용액 등을 이용하는 습식 식각으로 몰드 산화막(51)을 제거한다.
도5c에 도시된 바와 같이, 기둥형의 하부 전극(53´)을 포함하는 결과물의 전면에 유전체막(54)을 형성한다.
이어서, 유전체막(54) 상에 상부 전극용 도전막(55)을 형성한다. 여기서, 상부 전극용 도전막(55)의 형성 방법은 전술한 하부 전극용 도전막(53)의 형성 방법과 동일하다.
이어서, 상부 전극용 도전막(55)의 치밀화를 위하여 열처리 공정을 수행한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1은 본 발명의 일실시예에 따른 란탄 니켈 산화물 박막 형성 방법을 설명하기 위한 도면.
도2는 ALD 방식을 이용하여 도1의 란탄 니켈 산화물 박막을 형성하는 방법을 설명하기 위한 도면.
도3a는 본 발명의 제1 실시예에 따른 반도체 소자를 나타내는 단면도이고, 도3b는 본 발명의 제2 실시예에 따른 반도체 소자를 나타내는 단면도.
도4a 내지 도4c는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
도5a 내지 도5c는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 기판 11a : 니켈 산화물 박막
11b : 란탄 산화물 박막 11 : 란탄 니켈 산화물 박막

Claims (17)

  1. 기판 상에 니켈 산화물 박막과 란탄 산화물 박막을 교대로 수회 형성하여 란탄 니켈 산화물 박막을 형성하되,
    상기 니켈 산화물 박막의 형성 및 상기 란탄 산화물 박막의 형성은 ALD(Atomic Layer Deposition) 방식을 이용하여 수행되는
    박막 형성 방법.
  2. 제1항에 있어서,
    상기 니켈 산화물 박막 형성 단계는, 니켈 소스 주입 단계, 1차 퍼지 단계, 반응 가스 주입 단계 및 2차 퍼지 단계를 포함하고, 상기 니켈 소스 주입 단계 내지 2차 퍼지 단계를 1 주기로 하여 이 주기가 A회 수행되고,
    상기 란탄 산화물 박막 형성 단계는, 란탄 소스 주입 단계, 1차 퍼지 단계, 반응 가스 주입 단계 및 2차 퍼지 단계를 포함하고, 상기 란탄 소스 주입 단계 내지 2차 퍼지 단계를 1주기로 하여 이 주기가 B회 수행되는
    박막 형성 방법.
  3. 제2항에 있어서,
    상기 A 및 상기 B는 50 이하의 값을 갖는
    박막 형성 방법.
  4. 제1항에 있어서,
    상기 란탄 니켈 산화물 박막 형성 후에,
    상기 란탄 니켈 산화물 박막에 대하여 열처리 공정을 수행하는
    박막 형성 방법.
  5. 제4항에 있어서,
    상기 열처리 공정은 H2, NH2 또는 O2 가스 중 선택되는 하나 이상의 가스를 이용하여 수행되는
    박막 형성 방법.
  6. 제4항에 있어서,
    상기 열처리 공정은 400~800℃의 온도 범위에서 수행되는
    박막 형성 방법.
  7. 상하부 전극 사이에 유전체막이 개재된 구조를 갖는 반도체 소자에 있어서,
    상기 하부 전극과 상기 상부 전극 중 적어도 어느 하나는,
    적어도 상하부 표면에 란탄 니켈 산화물 박막을 갖는
    반도체 소자.
  8. 제7항에 있어서,
    상기 하부 전극과 상기 상부 전극 중 적어도 어느 하나는, 란탄 니켈 산화물 박막으로 이루어지는
    반도체 소자.
  9. 제7항에 있어서,
    상기 하부 전극과 상기 상부 전극 중 적어도 어느 하나는, 란탄 니켈 산화물 박막/니켈 박막/란탄 니켈 산화물 박막의 적층 구조를 갖는
    반도체 소자.
  10. 제7항 또는 제8항에 있어서,
    상기 반도체 소자는 ReRAM 소자인
    반도체 소자.
  11. 제7항 또는 제9항에 있어서,
    상기 반도체 소자는 캐패시터인
    반도체 소자.
  12. 제7항에 있어서,
    상기 유전체막은 고유전율 물질로 이루어지는
    반도체 소자.
  13. 기판 상에 하부 전극, 유전체막 및 상부 전극을 순차적으로 형성하는 반도체 소자의 제조 방법에 있어서,
    상기 하부 전극 형성 단계와 상기 상부 전극 형성 단계 중 적어도 어느 하나는,
    란탄 니켈 산화물 박막 형성 단계를 포함하는
    반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 하부 전극 형성 단계와 상기 상부 전극 형성 단계 중 적어도 어느 하나는,
    란탄 니켈 산화물 박막 형성 단계, 니켈 박막 형성 단계 및 란탄 니켈 산화물 박막 형성 단계를 순차적으로 수행하는
    반도체 소자의 제조 방법.
  15. 제13 또는 제14항에 있어서,
    상기 란탄 니켈 산화물 박막 형성 단계는,
    ALD 방식으로 니켈 산화물 박막을 형성하는 단계와 ALD 방식으로 란탄 산화물 박막을 형성하는 단계를 교대로 수회 수행하는
    반도체 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 니켈 박막 형성 단계는, ALD 방식으로 수행되는
    반도체 소자의 제조 방법.
  17. 제13항에 있어서,
    상기 하부 전극 형성 단계 또는 상기 상부 전극 형성 단계 후에,
    열처리 공정을 수행하는 단계를 더 포함하는
    반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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EP3586382A4 (en) * 2017-06-02 2021-01-06 Alliance for Sustainable Energy, LLC OXIDE LAYERS AND THEIR MANUFACTURING PROCESSES

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