KR20120004827A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR20120004827A
KR20120004827A KR1020100065514A KR20100065514A KR20120004827A KR 20120004827 A KR20120004827 A KR 20120004827A KR 1020100065514 A KR1020100065514 A KR 1020100065514A KR 20100065514 A KR20100065514 A KR 20100065514A KR 20120004827 A KR20120004827 A KR 20120004827A
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Abstract

본 발명은 저항변화를 이용한 반도체 장치의 스위칭 특성을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1전극, 가변저항막 및 제2전극이 순차적으로 적층된 구조를 갖고, 상기 제1전극 또는 상기 제2전극 중 어느 하나는 금속성막(metallicity layer)과 전도성산화막이 적층된 구조를 갖되, 상기 전도성산화막이 상기 가변저항막과 접하도록 형성된 반도체 장치를 제공하고, 상술한 본 발명에 따르면, 가변저항막과 접하는 전도성산화막을 구비함으로써, 저항변화를 이용한 반도체 장치의 스위칭 특성을 향상시킬 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 저항변화를 이용한 반도체 장치 및 그 제조방법에 관한 것이다.
최근 디램(DRAM)과 플래쉬메모리(Flash memory)를 대체할 수 있는 차세대 메모리 장치에 대한 연구가 활발히 수행되고 있다. 이러한 차세대 메모리 장치 중 하나로 적어도 서로 다른 두 저항 상태 사이를 스위칭(switching)할 수 있는 저항성 메모리 장치(Resistive Memary Devices 또는, ReRAM)이다. 저항성 메모리 장치와 같이 저항변화를 이용한 반도체 장치(Resistance Change Device)는 두 전극 사이에 다수의 공공(vacancy)을 포함하는 가변저항막이 삽입된 구조를 갖는다. 이때, 공공에 의하여 가변저항막의 저항값이 변화한다.
도 1a 및 도 1b는 종래기술에 따른 저항변화를 이용한 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 하부전극(11), 가변저항막(12) 및 상부전극(13)을 순차적으로 형성한다. 이때, 가변저항막(12)은 주로 전이금속산화물로 형성한다.
도 1b에 도시된 바와 같이, 열처리를 실시하여 가변저항막(12) 내 산소를 환원시켜 가변저항막(12) 내 다수의 산소공공(oxygen vacancy)을 형성한다. 이하, 막내 산소공공을 포함하는 가변저항막(12)의 도면부호를 '12A'로 변경하여 표기한다.
상술한 종래기술은 상하부전극(11, 13)과 가변저항막(12A)이 접하는 계면에서의 산소공공 농도와 가변저항막(12A) 벌크(bulk)의 산소공공 농도가 균일할수록 우수한 스위칭 특성을 확보할 수 있다. 하지만, 한번의 열처리를 통해 산소공공을 형성하기 때문에 막내 산소공공 농도의 분포를 균일하게 제어하기가 매우 힘들다.이로 인하여, 저항변화를 이용한 반도체 장치의 스위칭 특성이 열화되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 저항변화를 이용한 반도체 장치의 스위칭 특성을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 제1전극, 가변저항막 및 제2전극이 순차적으로 적층된 구조를 갖고, 상기 제1전극 또는 상기 제2전극 중 어느 하나는 금속성막(metallicity layer)과 전도성산화막이 적층된 구조를 갖되, 상기 전도성산화막이 상기 가변저항막과 접하도록 형성된 반도체 장치를 제공한다. 이때, 상기 제1전극과 상기 제2전극 모두 금속성막과 전도성산화막이 적층된 구조를 가질 수도 있다.
상기 금속성막은 백금막(Pt), 이리듐막(Ir), 금막(Au), 루테늄막(Ru), 인듐막(In), 티타늄질화막(TiN) 및 탄탈륨질화막(TaN)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. 상기 전도성산화막은 이리듐산화막(IrO2), 루테늄산화막(RuO2) 및 인듐산화막(In2O3)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. 상기 전도성산화막은 상기 금속성막과 동일한 금속성분이 산화된 전도성금속산화물을 포함할 수 있다.
상기 가변저항막은 막내 다수의 산소공공을 포함하는 산화물을 포함할 수 있다. 상기 가변저항막은 실리콘(Si)산화물, 알루미늄(Al)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 란탄(La)산화물, 티타늄(Ti)산화물, 니오브(Nb)산화물, 탄탈(Ta)산화물, 니켈(Ni)산화물, 스트론튬티타늄(SrTi)산화물, 바륨티타늄(BaTi)산화물 및 바륨스트론튬(BaSr)산화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 제1전극을 형성하는 단계; 상기 제1전극 상에 가변저항막을 형성하는 단계; 상기 가변저항막 상에 제2전극을 형성하는 단계; 및 열처리를 실시하는 단계를 포함하고, 상기 제1전극 또는 상기 제2전극 중 어느 하나는 금속성막과 전도성산화막이 적층된 구조를 갖되, 상기 전도성산화막이 상기 가변저항막과 접하도록 형성하는 반도체 장치 제조방법을 제공한다. 이때, 상기 제1전극과 상기 제2전극 모두 금속성막과 전도성산화막이 적층된 구조를 갖도록 형성할 수도 있다.
상기 금속성막은 백금막(Pt), 이리듐막(Ir), 금막(Au), 루테늄막(Ru), 인듐막(In), 티타늄질화막(TiN) 및 탄탈륨질화막(TaN)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. 상기 전도성산화막은 이리듐산화막(IrO2), 루테늄산화막(RuO2) 및 인듐산화막(In2O3)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. 상기 전도성산화막은 상기 금속성막과 동일한 금속성분이 산화된 전도성금속산화물을 포함할 수 있다. 이때, 상기 금속성막과 상기 전도성산화막은 인시튜로 형성할 수 있다.
상기 가변저항막은 실리콘(Si)산화물, 알루미늄(Al)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 란탄(La)산화물, 티타늄(Ti)산화물, 니오브(Nb)산화물, 탄탈(Ta)산화물, 니켈(Ni)산화물, 스트론튬티타늄(SrTi)산화물, 바륨티타늄(BaTi)산화물 및 바륨스트론튬(BaSr)산화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상기 열처리는 진공분위기, 비활성가스분위기 및 산소환원분위기로 이루어진 그룹으로부터 선택된 어느 하나의 분위기에서 실시할 수 있다. 상기 산소환원분위기는 질소가스(N2), 수소가스(H2) 및 암모니아가스(NH3)로 이루어진 그룹으로부터 선택된 어느 하나의 가스 또는 둘 이상이 혼합된 혼합가스를 사용하여 조성할 수 있다. 상기 열처리를 퍼니스열처리 또는 급속열처리로 실시할 수 있다. 상기 열처리는 300℃ ~ 800℃ 범위의 온도에서 실시할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 전극과 가변저항막이 접하는 계면에서의 산소공공 농도와 가변저항막 벌크에서의 산소공공 농도가 불균일하더라도, 전도성산화막 내 산소이온에 의하여 가변저항막 내 산소공공의 불균일한 분포를 완화시킬 수 있다. 이를 통해, 저항변화를 이용한 반도체 장치의 스위칭 특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 전도성산화막과 가변저항막이 모두 산화물로서 서로 유사한 결정구조를 갖기 때문에 가변저항막(24)의 결정성을 향상시킬 수 있다. 이를 통해, 저항변화를 잉요한 반도체 장치의 스위칭 특성을 더욱더 향상시킬 수 있는 효과가 있다.
도 1a 및 도 1b는 종래기술에 따른 저항변화를 이용한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2a는 본 발명의 일실시예에 따른 저항변화를 이용한 반도체 장치를 도시한 단면도.
도 2b 및 도 2c는 본 발명의 일실시예에 따른 저항변화를 이용한 반도체 장치의 변형예를 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 저항변화를 이용한 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 저항성 메모리 장치와 같이 저항변화를 이용한 반도체 장치의 스위칭 특성을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다.
도 2a는 본 발명의 일실시예에 따른 저항변화를 이용한 반도체 장치를 도시한 단면도이다. 도 2b 및 도 2c는 본 발명의 일실시예에 따른 저항변화를 이용한 반도체 장치의 변형예를 도시한 단면도이다. 도 2a 내지 도 2c에서는 설명의 편의를 위하여 동일한 구성에 대하여 동일한 도면부호를 사용한다.
도 2a 내지 도 2c에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 기본적으로 제1전극(23), 가변저항막(24) 및 제2전극(25)이 순차적으로 적층된 구조를 갖는다. 이때, 제1전극(23) 및 제2전극(25), 제1전극(23) 또는 제2전극(25) 중 어느 하나는 금속성막(metallicity layer, 21)과 전도성산화막(22)이 적층된 구조를 갖되, 전도성산화막(22)이 가변저항막(24)과 접하도록 형성되어 있다.
구체적으로, 도 2a는 제1전극(23)이 금속성막(21)과 전도성산화막(22)이 적층된 구조로 형성된 경우를 도시한 도면으로, 전도성산화막(22)과 가변저항막(24)이 접하도록 형성되어 있으며, 제2전극(25)은 금속성막을 포함한다(금속성막/전도성산화막/가변저항막/금속성막). 도 2b는 제2전극(25)이 금속성막(21)과 전도성산화막(22) 적층된 구조로 형성된 경우를 도시한 도면으로, 전도성산화막(22)과 가변저항막(24)이 접하도록 형성되어 있으며, 제1전극(23)은 금속성막을 포함한다(금속성막/가변저항막/전도성산화막/금속성막). 그리고, 도 2c는 제1전극(23) 및 제2전극(25)이 금속성막(21)과 전도성산화막(22)이 적층된 구조로 형성된 경우를 도시한 도면으로, 전도성산화막(22)이 가변저항막(24)과 접하도록 형성되어 있다(금속성막/전도성산화막/가변저항막/전도성산화막/금속성막).
금속성막(21)은 금속원소를 포함하는 도전막을 의미한다. 본 발명의 일실시예에서 금속성막(21)은 백금막(Pt), 이리듐막(Ir), 금막(Au), 루테늄막(Ru), 인듐막(In), 티타늄질화막(TiN) 및 탄탈륨질화막(TaN)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
전도성산화막(22)은 이리듐산화막(IrO2), 루테늄산화막(RuO2) 및 인듐산화막(In2O3)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. 이때, 전도성산화막(22)은 막내 다량의 산소이온(Ox -, x는 0을 제외한 자연수)을 포함하며, 산소이온의 의하여 전도성을 갖는다. 따라서, 전도성산화막(22)은 상술한 물질들 이외에도 전도성을 갖고, 막내 다량의 산소이온을 포함하는 물질이면 사용이 가능하다. 그리고, 전도성산화막(22)의 두께를 증가시킬수록 막내 총 산소이온량을 증가시킬 수 있다. 전도성산화막(22)의 두께가 증가할수록 전도성산화막(22)의 체적이 증가하기 때문에 막내 총 산소이온량도 증가한다.
또한, 전도성산화막(22)은 금속성막(21)과 동일한 금속성분이 산화된 전도성금속산화물을 포함할 수 있다. 일례로, 금속성막(21)이 이리듐막(Ir)인 경우에 전도성산화막(22)은 이리듐이 산화된 이리듐산화막(IrO2)일 수 있다. 이처럼, 전도성산화막(22)이 금속성막(21)과 동일한 금속성분이 산화된 전도성금속산화물인 경우에는 금속성막(21)과 전도성산화막(22) 사이의 계면특성(예컨대, 콘택저항)을 향상시킬 수 있기 때문에 반도체 장치의 동작특성을 향상시킬 수 있다.
가변저항막(24)은 막내 다수의 산소공공(oxygen vacancy)을 포함하는 산화물을 포함한다. 여기서, 가변저항막(24) 내 산소공공은 일종의 격자결함(lattice defect)으로 정공(hole)과 같이 거동하며, 전도성산화막(22) 내 산소이온과는 그 성질이 상이하다.
구체적으로, 가변저항막(24)은 실리콘(Si)산화물, 알루미늄(Al)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 란탄(La)산화물, 티타늄(Ti)산화물, 니오브(Nb)산화물, 탄탈(Ta)산화물, 니켈(Ni)산화물, 스트론튬티타늄(SrTi)산화물, 바륨티타늄(BaTi)산화물 및 바륨스트론튬(BaSr)산화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상술한 구조를 갖는 반도체 장치는 제조공정간 제1 및(또는) 제2전극(23, 25)과 가변저항막(24)이 접하는 계면에서의 산소공공 농도와 가변저항막(24) 벌크에서의 산소공공 농도가 불균일하게 형성되더라도, 전도성산화막(22) 내 산소이온의 의하여 가변저항막(24) 내 산소공공 농도의 불균일한 분포를 완화시킬 수 있다. 이를 통해, 저항변화를 이용한 반도체 장치의 스위칭 특성을 향상시킬 수 있다.
또한, 전도성산화막(22)과 산화물로 이루어지는 가변저항막(24)은 모두 산화물로 서로 유사한 결정구조를 갖기 때문에 가변저항막(24)의 결정성을 향상시킬 수 있다. 이를 통해, 저항변화를 이용한 반도체 장치의 스위칭 특성을 더욱더 향상시킬 수 있다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 저항변화를 이용한 반도체 장치의 제조방법을 도시한 공정단면도이다. 여기서는, 도 2a에 도시된 구조를 갖는 반도체 장치의 제조방법을 예시하여 설명한다.
도 3a에 도시된 바와 같이, 금속성막(31)과 전도성산화막(32)이 적층된 구조의 제1전극(33)을 형성한다. 이때, 금속성막(31)은 백금막(Pt), 이리듐막(Ir), 금막(Au), 루테늄막(Ru), 인듐막(In), 티타늄질화막(TiN) 및 탄탈륨질화막(TaN)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 그리고, 전도성산화막(32)은 이리듐산화막(IrO2), 루테늄산화막(RuO2) 및 인듐산화막(In2O3)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
여기서, 전도성산화막(32)은 금속성막(31)과 동일한 금속성분이 산화된 전도성금속산화물로 형성할 수 있다. 예컨대, 금속성막(31)을 루테늄막(Ru)으로 형성하는 경우에 전도성산화막(32)은 루테늄이 산화된 루테늄산화막(RuO2)으로 형성할 수 있다. 이처럼, 금속성막(31)과 전도성산화막(32)이 동일한 금속원소를 포함하도록 형성하면, 이들 사이의 계면특성을 향상시킬 수 있으며, 이를 통해 반도체 장치의 동작특성을 향상시킬 수 있다.
또한, 금속성막(31)과 전도성산화막(32)이 동일한 금속원소를 포함하도록 형성하는 경우에는 금속성막(31)과 전도성산화막(32)을 인시튜(in-situ)로 형성할 수 있다. 이를 통해, 반도체 장치의 제조공정을 단순화시킬 수 있다.
일례로, 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 사용하여 금속성막(31)을 증착한 이후에 연속해서 동일챔버내 산소가스의 분압(O2 Partial pressure)을 조절하여 전도성산화막(32)을 형성할 수 있다. 이는, 챔버내 산소가스의 분압이 특정 임계값 이하에서는 금속막으로 증착되고, 임계값 이상에서는 전도성금속산화막으로 형성되기 때문이다.
도 3b에 도시된 바와 같이, 제1전극(33) 상에 전도성산화막(32)에 접하도록 가변저항막(34)을 형성한다. 가변저항막(34)은 산화물로 형성할 수 있다. 구체적으로, 가변저항막(34)은 실리콘(Si)산화물, 알루미늄(Al)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 란탄(La)산화물, 티타늄(Ti)산화물, 니오브(Nb)산화물, 탄탈(Ta)산화물, 니켈(Ni)산화물, 스트론튬티타늄(SrTi)산화물, 바륨티타늄(BaTi)산화물 및 바륨스트론튬(BaSr)산화물로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
여기서, 전도성산화막(32)과 가변저항막(34)은 모두 산화물로서 서로 유사한 결정구조를 갖는다. 따라서, 가변저항막(34) 형성공정시 기형성된 전도성산화막(32)으로 인해 가변저항막(34)의 결정성을 향상시킬 수 있다.
다음으로, 가변저항막(34) 상에 제2전극(35)을 형성한다. 제2전극(35)은 금속성막으로 형성할 수 있다. 구체적으로, 제2전극(35)은 백금막(Pt), 이리듐막(Ir), 금막(Au), 루테늄막(Ru), 인듐막(In), 티타늄질화막(TiN) 및 탄탈륨질화막(TaN)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
도 3c에 도시된 바와 같이, 열처리를 실시하여 가변저항막(34) 내 다량의 산소공공을 형성한다. 이하, 막내 다량의 산소공공이 생성된 가변저항막(34)의 도면부호를 '34A'로 변경하여 표기한다.
열처리는 진공분위기, 비활성가스분위기 및 산소환원분위기로 이루어진 그룹으로부터 선택된 어느 하나의 분위기에서 실시할 수 있다. 이때, 진공분위기는 별도의 분위기가스를 사용하지 않고, 진공상태에서 진행하는 것을 의미한다. 비활성가스분위기는 분위기가스로 아르곤가스와 같은 비활성가스를 사용하는 것을 의미한다. 그리고, 산소환원분위기는 분위기가스로 질소가스(N2), 수소가스(H2) 및 암모니아가스(NH3)로 이루어진 그룹으로부터 선택된 어느 하나의 가스 또는 둘 이상이 혼합된 혼합가스를 사용하는 것을 의미한다. 열처리를 퍼니스열처리(Furnace Anneal) 또는 급속열처리(Rapid Thermal Anneal)로 실시할 수 있다. 그리고, 열처리는 300℃ ~ 800℃ 범위의 온도에서 실시할 수 있다.
상술한 공정과정에 따르면, 한번의 열처리를 통해 가변저항막(34) 내 산소공공을 생성하기 때문에 제1 및(또는) 제2전극(33, 35)과 가변저항막(34)이 접하는 계면에서의 산소공공 농도와 가변저항막(34) 벌크에서의 산소공공 농도가 불균일하게 형성될 수 있다. 하지만, 본 발명은 가변저항막(34) 내 산소공공 농도가 불균일한 분포를 갖더라도, 전도성산화막(32) 내 산소이온의 의하여 가변저항막(34) 내 산소공공 농도의 불균일한 분포를 완화시킬 수 있다. 이를 통해, 저항변화를 이용한 반도체 장치의 스위칭 특성을 향상시킬 수 있다.
또한, 전도성산화막(32)과 산화물로 이루어지는 가변저항막(34)은 모두 산화물로 서로 유사한 결정구조를 갖기 때문에 가변저항막(34)의 결정성을 향상시킬 수 있다. 이를 통해, 저항변화를 이용한 반도체 장치의 스위칭 특성을 더욱더 향상시킬 수 있다.
상술한 본 발명의 일실시예에 따른 반도체 장치의 제조방법에서는 도 2a에 도시된 구조를 갖는 반도체 장치의 제조방법을 예시하여 설명하였으나, 이를 바탕으로 도 2b 및 도 2c에 도시된 구조를 갖는 반도체 장치의 제조방법에 대해서도 이해할 수 있을 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21, 31 : 금속성막 22, 32 : 전도성산화막
23, 33 : 제1전극 24, 34, 34A : 가변저항막
25, 35 : 제2전극

Claims (18)

  1. 제1전극, 가변저항막 및 제2전극이 순차적으로 적층된 구조를 갖고,
    상기 제1전극 또는 상기 제2전극 중 어느 하나는 금속성막(metallicity layer)과 전도성산화막이 적층된 구조를 갖되, 상기 전도성산화막이 상기 가변저항막과 접하도록 형성된 반도체 장치.
  2. 제1항에 있어서,
    상기 제1전극과 상기 제2전극 모두 금속성막과 전도성산화막이 적층된 구조를 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 금속성막은 백금막(Pt), 이리듐막(Ir), 금막(Au), 루테늄막(Ru), 인듐막(In), 티타늄질화막(TiN) 및 탄탈륨질화막(TaN)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 전도성산화막은 이리듐산화막(IrO2), 루테늄산화막(RuO2) 및 인듐산화막(In2O3)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 전도성산화막은 상기 금속성막과 동일한 금속성분이 산화된 전도성금속산화물을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 가변저항막은 막내 다수의 산소공공을 포함하는 산화물을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 가변저항막은 실리콘(Si)산화물, 알루미늄(Al)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 란탄(La)산화물, 티타늄(Ti)산화물, 니오브(Nb)산화물, 탄탈(Ta)산화물, 니켈(Ni)산화물, 스트론튬티타늄(SrTi)산화물, 바륨티타늄(BaTi)산화물 및 바륨스트론튬(BaSr)산화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치.
  8. 제1전극을 형성하는 단계;
    상기 제1전극 상에 가변저항막을 형성하는 단계;
    상기 가변저항막 상에 제2전극을 형성하는 단계; 및
    열처리를 실시하는 단계를 포함하고,
    상기 제1전극 또는 상기 제2전극 중 어느 하나는 금속성막과 전도성산화막이 적층된 구조를 갖되, 상기 전도성산화막이 상기 가변저항막과 접하도록 형성하는 반도체 장치 제조방법.
  9. 제8항에 있어서,
    상기 제1전극과 상기 제2전극 모두 금속성막과 전도성산화막이 적층된 구조를 갖는 반도체 장치 제조방법.
  10. 제8항에 있어서,
    상기 금속성막은 백금막(Pt), 이리듐막(Ir), 금막(Au), 루테늄막(Ru), 인듐막(In), 티타늄질화막(TiN) 및 탄탈륨질화막(TaN)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치 제조방법.
  11. 제8항에 있어서,
    상기 전도성산화막은 이리듐산화막(IrO2), 루테늄산화막(RuO2) 및 인듐산화막(In2O3)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치 제조방법.
  12. 제8항에 있어서,
    상기 전도성산화막은 상기 금속성막과 동일한 금속성분이 산화된 전도성금속산화물을 포함하는 반도체 장치 제조방법.
  13. 제12항에 있어서,
    상기 금속성막과 상기 전도성산화막은 인시튜로 형성하는 반도체 장치 제조방법.
  14. 제8항에 있어서,
    상기 가변저항막은 실리콘(Si)산화물, 알루미늄(Al)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 란탄(La)산화물, 티타늄(Ti)산화물, 니오브(Nb)산화물, 탄탈(Ta)산화물, 니켈(Ni)산화물, 스트론튬티타늄(SrTi)산화물, 바륨티타늄(BaTi)산화물 및 바륨스트론튬(BaSr)산화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치 제조방법.
  15. 제8항에 있어서,
    상기 열처리는 진공분위기, 비활성가스분위기 및 산소환원분위기로 이루어진 그룹으로부터 선택된 어느 하나의 분위기에서 실시하는 반도체 장치 제조방법.
  16. 제15항에 있어서,
    상기 산소환원분위기는 질소가스(N2), 수소가스(H2) 및 암모니아가스(NH3)로 이루어진 그룹으로부터 선택된 어느 하나의 가스 또는 둘 이상이 혼합된 혼합가스를 사용하여 조성하는 반도체 장치 제조방법.
  17. 제8항에 있어서,
    상기 열처리를 퍼니스열처리 또는 급속열처리로 실시하는 반도체 장치 제조방법.
  18. 제8항에 있어서,
    상기 열처리는 300℃ ~ 800℃ 범위의 온도에서 실시하는 반도체 장치 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9577191B2 (en) 2014-04-02 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell bottom electrode formation
US9876167B2 (en) 2014-04-02 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. High yield RRAM cell with optimized film scheme
CN113272481A (zh) * 2020-09-28 2021-08-17 福建晶安光电有限公司 晶片的黑化方法、黑化后的晶片及声表面波滤波器

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9577191B2 (en) 2014-04-02 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell bottom electrode formation
US9876167B2 (en) 2014-04-02 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. High yield RRAM cell with optimized film scheme
US10170699B2 (en) 2014-04-02 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell bottom electrode formation
US10388865B2 (en) 2014-04-02 2019-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. High yield RRAM cell with optimized film scheme
US11637239B2 (en) 2014-04-02 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. High yield RRAM cell with optimized film scheme
CN113272481A (zh) * 2020-09-28 2021-08-17 福建晶安光电有限公司 晶片的黑化方法、黑化后的晶片及声表面波滤波器
CN113272481B (zh) * 2020-09-28 2023-08-15 福建晶安光电有限公司 晶片的黑化方法、黑化后的晶片及声表面波滤波器

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