KR20110070559A - 저항성 메모리 소자 제조 방법 - Google Patents

저항성 메모리 소자 제조 방법 Download PDF

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Abstract

본 기술은 비휘발성의 ReRAM(Resistive Random Access Memory) 소자와 같이 저항 변화를 이용하는 저항성 메모리 소자의 제조 방법에 관한 것이다. 본 기술은 저항성 메모리 소자 제조 방법에 있어서, 하부 전극을 형성하는 단계; 상기 하부 전극 상에 전이 금속을 형성하는 단계; 및 상기 전이 금속상에 상부 전극을 형성하는 단계를 포함한다. 본 기술에 따르면, 전이 금속을 증착한 후 이를 산화시킴으로써 저항층을 형성할 수 있다. 따라서, 종래의 증착 공정에 의해 형성된 저항층에 비해 저항층의 막질을 향상시키고 제조 단가를 낮출 수 있다.
저항성 메모리 소자, ReRAM, 전이 금속

Description

저항성 메모리 소자 제조 방법{METHOD FOR MENUFACTURING RESISTIVE MEMORY DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 특히, 비휘발성의 ReRAM(Resistive Random Access Memory) 소자와 같이 저항 변화를 이용하는 저항성 메모리 소자의 제조 방법에 관한 것이다.
최근 디램과 플래쉬 메모리를 대체할 수 있는 차세대 메모리 소자에 대한 연구가 활발히 수행되고 있다.
이러한 차세대 메모리 소자 중 하나는, 인가되는 바이어스에 따라 저항이 급격히 변화하여 적어도 서로 다른 두 저항 상태를 스위칭(switching)할 수 있는 물질 즉, 저항층을 이용하는 저항성 메모리 소자이다.
저항성 메모리 소자는 하부전극, 저항층 및 상부 전극을 포함하는 구조를 갖는다. 저항성 메모리 소자는 상하부 전극에 인가되는 바이어스에 따라 저항층 내에 산소 공공(oxygen vacancy)에 의한 필라멘트 전류 통로(filamentary current path)가 생성되거나, 생성된 산소 공공이 제거되어 기 형성된 필라멘트 전류 통로가 사라지는데, 이와 같은 필라멘트 전류 통로의 생성 또는 소멸에 의하여 저항층은 서로 구별될 수 있는 두 저항 상태를 갖게 된다. 즉, 필라멘트 전류 통로가 생성된 경우 저항이 낮은 상태(예를 들어, 셋(set) 상태)를 갖고, 필라멘트 전류 통로가 소멸된 경우 저항이 높은 상태(예를 들어, 리셋(reset) 상태)를 가짐으로써 데이터를 저장하게 된다.
여기서, 저항층은 전이금속 산화물을 포함하는 이원 산화물이나 페로브스카이트(perovskite) 계열의 물질로 이루어지며, 일반적으로 PVD(Physical Vapor Deposition) 방식 또는 ALD(Atomic Layer Deposition) 방식에 의해 형성된다.
그러나, PVD 방식에 의해 저항층을 형성하는 경우 저항층 내에 불순물이 많기 때문에 저항층의 두께를 두껍게 형성해야 한다. 따라서, 제조 단가가 상승하고 후속 공정의 난이도가 증가되는 문제점이 있다. 또한, ALD 방식의 경우 PVD 방식에 비해 불순물이 적어 저항층의 두께를 감소시킬 수는 있으나 증착 시간이 길기 때문에 제조 단가가 상승하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로, 전이 금속을 산화시켜 저항층을 형성하는 저항성 메모리 소자 제조 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위해 제안된 본 발명은 저항성 메모리 소자 제조 방법에 있어서, 하부 전극을 형성하는 단계; 상기 하부 전극 상에 전이 금속을 형성하는 단계; 및 상기 전이 금속상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 전이 금속을 증착한 후 이를 산화시킴으로써 저항층을 형성할 수 있다. 따라서, 종래의 증착 공정에 의해 형성된 저항층에 비해 저항층의 막질을 향상시키고 제조 단가를 낮출 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과 장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 저항성 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 산소 이온을 포함하는 금속막으로 이루어지는 하부 전극(11)을 형성한다. 예를 들어, 기판상에 절연막을 형성하고 절연막을 관통하여 기판과 접속되는 콘택플러그(미도시됨)를 형성한 후에, 절연막 상에 콘택 플러그를 덮도록 하부 전극(11)을 형성할 수 있다.
하부 전극(11)은 산소 이온을 포함하는 전이 금속인 것이 바람직하며, 예를 들어, RuO2 또는 WO3를 포함하는 것이 더욱 바람직하다. 또한, 하부 전극(11)은 50Å 이상의 두께로 형성되는 것이 바람직하다.
이어서, 하부 전극(11) 상에 전이 금속(12)을 형성한다. 여기서, 전이 금속(12)은 Al 또는 Ti를 포함하는 것이 바람직하며, 두께는 100Å 이하인 것이 바람직하다.
이어서, 전이 금속(12) 상에 상부 전극(13)을 형성한다. 여기서, 상부 전극은 Pt, Ru, Ir, Ni, Co, Cr, W 또는 Cu를 포함하도록 형성되거나, 이들의 조합으로 형성될 수 있다. 또한, 상부 전극(13)은 50Å 이상의 두께로 형성되는 것이 바람직하다.
도 1b에 도시된 바와 같이 전이 금속(12)을 산화시킨다.
여기서, 전이 금속(12)의 산화 단계는 상부 전극(13) 또는 하부 전극(11)에 전압을 인가하여 수행될 수 있다. 본 실시예의 경우, 상부 전극(13)에 양의 전압을 인가함으로써 하부 전극(11)에 포함된 산소 이온을 전이 금속(12)으로 이동시켜 전이 금속(12)을 산화시킬 수 있다. 물론, 이 밖에도 열처리 공정을 통해 전이 금속(12)을 산화시킬 수 있다.
이와 같이, 전이 금속(12)을 산화시킴으로써, 전이 금속 산화막(transition metal oxide;TMO;12A)이 형성된다. 여기서, 전이 금속 산화막(12A)은 일종의 저항층으로서 필라멘트 전류 통로가 생성된 경우에는 저항이 낮은 상태를 갖고, 필라멘트 전류 통로가 소멸된 경우에는 저항이 높은 상태를 갖게 된다. 즉, 하부 전극(11)과 전이 금속 산화막(12A) 간 계면에서의 필라멘트 반응에 의하여 스위칭 동작을 수행하게 된다. 특히, 본 실시예에 따르면, 하부 전극(11)에 산소 이온이 포함되므로, 유니폴라 스위칭(unipolar switching)동작에 유리하다.
물론, 하부 전극(11)에 포함된 산소 이온이 전이 금속(12)으로 이동하여 전이 금속(12)을 산화시키더라도 하부 전극(11)은 금속성을 유지하며, 전극으로서의 역할을 충실히 수행할 수 있다.
전술한 바와 같은 본 발명의 일 실시예에 따르면, 하부 전극(11), 전이 금속(12) 및 상부 전극(13)을 인-시튜 PVD(in-situ PVD) 방식에 의해 형성할 수 있 다. 따라서, 제조 비용을 감소시킬 수 있다.
또한, 하부 전극(11), 전이 금속(12) 및 상부 전극(13)을 형성한 후에 산화 공정을 통해 전이 금속 산화막(12A)을 형성한다. 즉, 하부 전극(11), 전이 금속(12) 및 상부 전극(13)을 형성한 후에 산화 공정을 통해 저항층을 형성하므로, 증착 공정에 의해 저항층을 형성하는 종래의 공정에 비해 공정의 난이도가 감소할 뿐만 아니라 제조 비용 또한 감소시킬 수 있다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 저항성 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
도 2a에 도시된 바와 같이, 하부 전극(21)을 형성한다. 여기서, 하부 전극은 Pt, Ru, Ir, Ni, Co, Cr, W 또는 Cu를 포함하도록 형성되거나, 이들의 조합으로 형성될 수 있다. 또한, 하부 전극(21)은 50Å 이상의 두께로 형성되는 것이 바람직하다.
이어서, 하부 전극(21) 상에 전이 금속(22)을 형성한다. 여기서, 전이 금속(12)은 Al 또는 Ti를 포함하는 것이 바람직하며, 두께는 100Å 이하인 것이 바람직하다.
이어서, 전이 금속(22) 상에 산소 이온을 포함하는 금속막으로 이루어지는 상부 전극(23)을 형성한다. 상부 전극(23)은 산소 이온을 포함하는 전이 금속인 것이 바람직하며, 예를 들어, RuO2 또는 WO3를 포함하는 것이 더욱 바람직하다. 또한, 상부 전극(23)은 50Å 이상의 두께로 형성되는 것이 바람직하다.
도 2b에 도시된 바와 같이 전이 금속(22)을 산화시킨다.
여기서, 전이 금속(22)의 산화 단계는 상부 전극(23) 또는 하부 전극(21)에 전압을 인가하여 수행될 수 있다. 본 실시예의 경우, 하부 전극(21)에 양의 전압을 인가함으로써 상부 전극(23)에 포함된 산소 이온을 전이 금속(22)으로 이동시켜 전이 금속(22)을 산화시킬 수 있다. 물론, 이 밖에도 열처리 공정을 통해 전이 금속(22)을 산화시킬 수 있다.
이와 같이, 전이 금속(22)을 산화시킴으로써, 전이 금속 산화막(transition metal oxide;TMO;22A)이 형성된다. 여기서, 전이 금속 산화막(22A)은 일종의 저항층으로서 필라멘트 전류 통로가 생성된 경우에는 저항이 낮은 상태를 갖고, 필라멘트 전류 통로가 소멸된 경우에는 저항이 높은 상태를 갖게 된다. 즉, 상부 전극(23)과 전이 금속 산화막(22A) 간 계면에서의 필라멘트 반응에 의하여 스위칭 동작을 수행하게 된다. 특히, 본 실시예에 따르면, 상부 전극(23)에 산소 이온이 포함되므로, 유니폴라 스위칭(unipolar switching)동작에 유리하다.
물론, 상부 전극(23)에 포함된 산소 이온이 전이 금속(22)으로 이동하여 전이 금속(22)을 산화시키더라도 상부 전극(23)은 금속성을 유지하며, 전극으로서의 역할을 충실히 수행할 수 있다.
도 3a 및 도 3b는 본 발명의 제3 실시예에 따른 저항성 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
도 3a에 도시된 바와 같이, 산소 이온을 포함하는 금속막으로 이루어지는 하부 전극(31), 전이 금속(32) 및 상부 전극(33)을 차례로 형성한다.
하부 전극(31) 및 상부 전극(33)은 산소 이온을 포함하는 전이 금속인 것이 바람직하며, 예를 들어, RuO2 또는 WO3를 포함하는 것이 더욱 바람직하다. 또는 하부 전극(31) 및 상부 전극(33)은 50Å 이상의 두께로 형성되는 것이 바람직하다.
전이 금속(32)은 Al 또는 Ti를 포함하는 것이 바람직하며, 두께는 100Å 이하인 것이 바람직하다.
도 3b에 도시된 바와 같이 전이 금속(32)을 산화시킨다.
여기서, 전이 금속(32)의 산화 단계는 상부 전극(33) 또는 하부 전극(31)에 전압을 인가하여 수행될 수 있다. 본 실시예의 경우, 상부 전극(33) 또는 하부 전극(31)에 양의 전압을 인가함으로써 상부 전극(33) 또는 하부 전극(31)에 포함된 산소 이온을 전이 금속(32)으로 이동시켜 전이 금속(32)을 산화시킬 수 있다. 물론, 이 밖에도 열처리 공정을 통해 전이 금속(32)을 산화시킬 수 있다.
이와 같이, 전이 금속(32)을 산화시킴으로써, 전이 금속 산화막(transition metal oxide;TMO;32A)이 형성된다. 여기서, 전이 금속 산화막(32A)은 일종의 저항층으로서 필라멘트 전류 통로가 생성된 경우에는 저항이 낮은 상태를 갖고, 필라멘트 전류 통로가 소멸된 경우에는 저항이 높은 상태를 갖게 된다. 즉, 하부 전극(31) 또는 상부 전극(33)과 전이 금속 산화막(32A) 간 계면에서의 필라멘트 반응에 의하여 스위칭 동작을 수행하게 된다. 특히, 본 실시예에 따르면, 상부 전 극(33)과 하부 전극(31)에 모두 산소 이온이 포함되므로, 바이폴라 스위칭(bipolar switching)동작에 유리하다.
물론, 상부 전극(33) 또는 하부 전극(31)에 포함된 산소 이온이 전이 금속(32)으로 이동하여 전이 금속(32)을 산화시키더라도 상부 전극(33) 또는 하부 전극(31)은 금속성을 유지하며, 전극으로서의 역할을 충실히 수행할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 저항성 메모리 소자 제조 방법을 설명하기 위한 단면도
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 저항성 메모리 소자 제조 방법을 설명하기 위한 단면도
도 3a 및 도 3b는 본 발명의 제3 실시예에 따른 저항성 메모리 소자 제조 방법을 설명하기 위한 단면도
[도면의 주요 부분에 대한 부호의 설명]
11,21: 하부 전극 12,22: 전이 금속
13,23: 상부 전극 12A.22A: 전이 금속 산화막

Claims (11)

  1. 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 전이 금속을 형성하는 단계; 및
    상기 전이 금속상에 상부 전극을 형성하는 단계
    를 포함하는 저항성 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 상부 전극 형성 단계 후에,
    상기 전이 금속을 산화시키는 단계
    를 더 포함하는 저항성 메모리 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 전이 금속 산화 단계는,
    상기 상부 전극 또는 하부 전극에 전압을 인가하여 수행되는
    저항성 메모리 소자 제조 방법.
  4. 제 2 항에 있어서,
    상기 전이 금속 산화 단계는,
    열처리 공정에 의해 수행되는
    저항성 메모리 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 상부 전극 또는 하부 전극은 산소 이온을 포함하는
    저항성 메모리 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 상부 전극 또는 하부 전극은 RuO2 또는 WO3를 포함하는
    저항성 메모리 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 전이 금속은 Al 또는 Ti를 포함하는
    저항성 메모리 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 상부 전극 또는 하부 전극은 50Å 이상의 두께를 갖는
    저항성 메모리 소자 제조 방법.
  9. 제 1 항에 있어서,
    상기 전이 금속은 100Å 이하의 두께를 갖는
    저항성 메모리 소자 제조 방법.
  10. 제 1 항에 있어서,
    상기 하부 전극, 전이 금속 및 상부 전극 형성 단계는,
    ALD, PVD 및 CVD 방식 중 하나 또는 이들의 조합으로 수행되는
    저항성 메모리 소자 제조 방법.
  11. 제 1 항에 있어서,
    상기 하부 전극, 전이 금속 및 상부 전극 형성 단계는,
    인-시튜 PVD 방식에 의해 수행되는
    저항성 메모리 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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