KR20100023264A - 메모리 소자의 제조 방법 - Google Patents

메모리 소자의 제조 방법 Download PDF

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Abstract

하부가 확장된 하부 전극을 포함하는 메모리 소자의 제조방법이 개시되어 있다. 메모리 소자를 제조하기 위해서 층간절연막 패턴 사이에 배치되는 콘택 플러그들을 형성한 후 콘택 플러그의 상부를 식각하여 상부가 리세스된 콘택 플러그를 형성한다. 이어서, 리세스된 콘택 플러그 상부에 형성된 공간 내에 버퍼막 패턴을 형성한 후 몰드막을 형성한다. 이어서, 상기 몰드막 및 버퍼막 패턴의 일부를 순차적으로 식각하여 상기 리세스된 콘택 플러그의 표면을 일부 노출시키는 제1 개구를 형성한다. 이어서, 상기 버퍼막 패턴을 제거하여 상기 리세스된 콘택 플러그 표면을 모두 노출시키는 제2 개구를 형성한다. 상기 제2 개구 내에 리세스된 콘택 플러그의 표면과 완전히 접촉되는 커패시터를 형성한다.
리세스, 버퍼막 패턴, 플러그, 커패시터

Description

메모리 소자의 제조 방법{Method of manufacturing memory device}
본 발명은 메모리 소자의 제조방법에 관한 것이다. 보다 상세하게는, 콘택 플러그와 접촉 면적이 증가되도록 확장된 하부를 갖는 커패시터를 포함하는 메모리 소자의 제조 방법에 관한 것이다.
반도체 장치는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM) 장치가 범용적으로 이용되고 있다. 상기 디램 장치의 각 메모리 셀에는 하나의 액세스 트랜지스터(access transistor)와 하나의 축적 커패시터가 구비된다. 최근 디램 장치의 고용량화도 인해 메모리 셀의 집적도가 증가되고 있고, 이에 따라 각 셀이 형성되는 수평 면적은 더욱 감소되고 있다. 이 때문에, 상기 축소된 면적 내에 높은 커패시턴스를 갖는 커패시터를 형성하는 것이 보다 중요한 문제로 부각되었다. 상기 커패시터에 포함되는 전극의 유효 면적을 증가시키기 위해서는 초기의 평면 커패시터 구조에서 스택(stack)형 또는 트렌치(trench)형 커패시터 구조로 변화되었으며, 스택형 커패시터 구조에서도 실린더형 커패시터 구조로 변화되었다.
상기 디램 장치에서 실린더형 커패시터들은 좁은 면적 내에서 서로 접촉되지 않으면서 형성되어야 한다. 그런데, 커패시터는 액세스 트랜지스터의 소오스/드레인의 어느 한 영역과 전기적으로 연결된 스토리지 콘택과 접촉되도록 구비되어야 하기 때문에 상기 커패시터가 형성되는 영역은 스토리지 콘택의 위치에 따라 그 형성 영역이 한정된다. 더욱이 메모리 셀의 집적화로 인해 스토리지 콘택도 점점 좁아져 가고 있는 동시에 이웃하는 커패시터 간의 마진이 협소한 상태에서 상기 커패시터들 서로 접촉하지 않도록 형성할 경우 스토리지 콘택과 커패시터의 하부전극 간의 접촉 면적이 부족해 콘택 저항이 증가되는 문제점이 빈번하게 발생되었다.
이러한 문제점을 해결하기 위해 최근에는 상기 커패시터들의 하부 전극과 스토리지 콘택의 접촉 면적이 증가될 수 있도록 스토리지 노드 콘택의 상부를 상대적으로 넓게 형성하거나 상기 스토리지 노드 콘택의 상부에 랜딩 패드를 형성하는 방법이 제시되었다.
그러나, 상기 스토리지 노드 콘택의 상부를 상대적으로 넓게 형성하는 경우에는 상기 스토리지 콘택들이 서로 지나치게 가까워지므로 상기 스토리지 콘택들이 서로 연결되는 불량이 쉽게 발생될 수 있다. 또한, 상기 스토리지 콘택의 상부 면에 랜딩 패드를 형성하는 경우 증착 및 사진 공정이 추가적으로 수행되어야 하며 랜딩 패드가 미스얼라인 되는 경우 불량이 발생될 수 있다. 따라서 스토리지 콘택과 접촉 면적이 넓으면서 이웃하는 커패시터들 간에 브리지 불량을 유발하지 않는 메모리 소자의 제조방법이 요구되고 있는 실정이다.
이러한 문제점을 해결하기 위한 본 발명의 목적은 스토리지 콘택 플러그의 면적증가 없이 실린더형 커패시터의 하부전극과 오버랩 마진이 높은 메모리 소자를 제조하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 소자의 제조하기 위해서는 먼저 기판 상의 층간절연막 패턴 사이에 존재하는 콘택 플러그를 형성한다. 이어서, 상기 콘택 플러그의 상부를 식각하여 상부가 리세스된 콘택 플러그를 형성한다. 이어서, 상기 식각 공정으로 인해 상기 리세스된 콘택 플러그 상부에 형성된 공간 내에 버퍼막 패턴을 형성한다. 이어서, 상기 버퍼막 패턴과 층간절연막 패턴 상에 몰드막을 형성한다. 이어서, 상기 몰드막 및 버퍼막 패턴을 식각하여 상기 리세스된 콘택 플러그의 표면을 일부 노출시키는 제1 개구를 형성한다. 이어서, 상기 버퍼막 패턴을 제거하여 상기 리세스된 콘택 플러그 표면을 모두 노출시키는 제2 개구를 형성한다. 상기 제2 개구 내에 리세스된 콘택 플러그의 표면과 완전히 접촉되는 커패시터를 형성한다. 그 결과 상기 콘택 플러그의 면적 확장 없이 콘택 플러그와 커패시터의 하부전극의 접촉 면적이 증가된 메모리 소자가 형성된다.
상기 메모리 소자의 제조방법에 있어서, 상기 버퍼막 패턴은 상기 층간절연막 패턴과 서로 다른 식각비 갖는 산화막 또는 금속막을 사용할 수 있다. 일 예로서, 상기 버퍼막 패턴은 텅스텐, 티타늄, 알루미늄 또는 금속 실리사이드를 포함할 수 있다. 다른 예로서, 버퍼막 패턴은 SOG, FOX 또는 TOSZ 물질을 포함할 수 있다.
본 발명에 개시된 바와 같이 상부가 식각된 콘택플러그 상에 존재하는 버퍼 막 패턴은 몰드막을 관통하는 개구가 형성된 후 제거됨으로 인해 상기 콘택 플러그는 개구에 의해 그 표면이 완전히 노출될 수 있다. 이에 따라, 상기 몰드막을 관통하는 개구에 형성되는 커패시터는 상기 콘택 플러그와 오버랩 마진이 약 60% 이상 향상된다. 이에 따라, 상기 콘택 플러그와 커패시터의 하부 전극간의 전기적 저항이 최소화될 수 있다. 또한, 상기 콘택 플러그가 직접적으로 확장된 구조를 갖기 않기 때문에 콘택 플러그들이 서로 연결되는 현상을 방지할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따라 메모리 소자 및 이의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다. 하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
메모리 소자의 제조방법
도 1은 본 발명의 일 실시예에 따른 커패시터를 포함하는 메모리 소자를 나타내는 단면도이다.
도 1을 참조하면, 메모리 장치는 기판(200) 상에 형성된 게이트 구조물(210)과, 제1 패드(222), 제2 패드(224), 비트라인 구조물(230), 리세스된 콘택 플러그(252), 커패시터(280)를 포함하는 구성을 갖는다.
상기 기판(200)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등을 들 수 있다. 상기 게이트 구조물은 상기 기판 상에 형성된 워드 라인으로 트랜지스터의 게이트 전극에 해당한다.
제1 패드(222)는 상기 게이트 구조물(210)에 인접되는 제1 콘택 영역과 상기 비트 라인 구조물(230)을 전기적으로 연결시키고, 상기 제2 패드(224)는 게이트 구조물(210)과 인접하는 제2 콘택 영역과 상기 리세스된 콘택 플러그를 전기적으로 연결시킨다. 일 예로서, 상기 게이트 구조물(210)과 상기 제1 패드(222) 및 제2 패드(224)는 절연막에 의해 전기적으로 절연된다.
상기 비트라인 구조물(210)은 상기 게이트 전극과 수직하는 방향으로 연장되고, 상기 제1 패드(222)와 전기적으로 연결되는 비트라인(미도시)과 캡핑막 패턴(미도시)이 적층된 구조를 갖는다. 일 예로서, 상기 비트라인은 베리어 금속막 패 턴과 금속막 패턴이 적층된 구조를 가질 수 있고, 상기 캡핑막 패턴은 비트라인 상에 존재하는 실리콘 질화막 패턴이다. 일 예로서, 상기 비트라인 구조물을 상기 비트라인의 측벽에 존재하는 스페이서를 더 포함한다. 상기 스페이서(미도시)는 실리콘 질화물을 포함한다.
상기 리세스된 콘택 플러그(252)들은 상기 기판의 비트라인 구조물들 을 덮는 제3 층간절연막 패턴(240) 사이에 배치되며, 상기 기판에 형성된 제2 패드(224)과 전기적으로 연결된다. 특히, 상기 리세스된 콘택 플러그(252)는 상기 제3 층간절연막 패턴(240)의 상면보다 낮은 상면 갖고, 상기 제3 층간절연막 패턴(240)에 의해 서로 전기적으로 절연된 상태를 갖는다.
상기 커패시터(280)는 상기 제3 층간절연막 패턴(240) 상에 존재하는 식각 저지막 패턴(260)과 일부 오버랩 되며 그 하부가 리세스된 콘택 플러그(252)가 완전히 면접될 수 있도록 리세스된 콘택 플러그(252)의 표면으로 연장되는 구조를 갖는다. 즉, 상기 커패시터(280)는 리세스된 콘택 플러그(252)의 표면으로 연장된 하부를 가짐으로 인해 상기 리세스된 콘택 플러그(252)와 커패시터의 하부전극은 접촉 면적이 증가되어 접촉저항이 낮아질 수 있다. 여기서, 상기 커패시터는(280) 하부 전극(272), 유전막(274), 상부 전극(276)을 포함하는 실린더형 구조를 갖는다.
커패시터를 갖는 메모리 소자의 제조
도 2 내지 도 10은 도 1에 도시된 커패시터를 갖는 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 2를 참조하면, 반도체 기판 상에 트랜지스터를 형성한다. 이를 형성하기 위해서는 먼저 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 반도체 기판(200) 상에 소자 분리막(202)을 형성한다. 상기 소자분리 공정으로 인해 기판(200)은 액티브 영역 및 필드 영역으로 구분될 수 있다.
이어서, 열 산화법, 화학기상증착 공정 또는 원자 층적층 공정으로 소자 분리막(205)이 형성된 기판(200) 상에 게이트 절연막(미도시)을 형성한다. 여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 있다. 상기 유전율이 높은 박막을 형성하기 위한 물질의 예로서는 SiO2, HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO등을 들 수 있다.
이어서, 상기 게이트 절연막 상에 제1 도전막 및 게이트 마스크를 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극으로 패터닝 된다. 한편, 상기 제1 도전막은 도핑된 폴리실리콘막 및 금속막이 적층된 구조를 가질 수 있다.
상기 게이트 마스크는 후속하여 형성되는 제1 층간절연막(도시 안됨)에 대하여 높은 식각 선택비를 갖는 물질로 형성된다. 예를 들면, 제1 층간절연막이 실리콘 산화물과 같은 산화물로 이루어질 경우에는, 상기 게이트 마스크는 실리콘 질화물과 같은 질화물로 이루어진다.
이어서, 상기 게이트 마스크를 식각 마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 기판(200) 상에는 각기 게이트 절연막 패턴, 게이트 전극(204) 및 게이트 마스크(206)를 포함하는 게이트 구조물(210)들이 형성된다.
이어서, 게이트 구조물(210)들이 형성된 기판(200) 상에 실리콘 질화막을 형성한 후, 이를 이방성 식각하여 각 게이트 구조물(210)들의 양 측벽에 게이트 스페이서(208)를 형성한다.
상기 게이트 스페이서(208)가 형성된 게이트 구조물(210)들을 이온 주입 마스크로 이용하여 게이트 구조물(210)들 사이에 노출되는 기판(200)의 표면 아래로 불순물을 이온 주입한다. 이후, 열 처리 공정을 수행함으로써 기판(200)에 소오스/드레인 영역에 해당되는 제1 콘택 영역(212) 및 제2 콘택 영역(214)을 형성한다. 상기 제1 콘택 영역(212)은 제1 패드(222)가 접촉되는 커패시터 콘택 영역에 해당되며, 상기 제2 콘택 영역(214)은 제2 패드(224)가 접속되는 비트 라인 콘택 영역에 해당된다. 그 결과 상기 반도체 기판(200) 상에는 각기 게이트 구조물(210) 및 제1 및 제2 콘택 영역들(212, 214)을 포함하는 트랜지스터들이 형성된다.
도 3을 참조하면, 상기 제1 콘택 영역(212)에 연결되는 제1 패드(222) 및 제2 콘택 영역(214)에 연결되는 제2 패드(224)를 형성한다. 이를 형성하기 위해서는 상기 트랜지스터를 덮으면서 기판(200)의 전면에 산화물로 이루어진 제1 층간절연막(220)을 형성한다. 여기서, 제1 층간절연막(220)은 BPSG, PSG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 수행하여 형성된 다.
이어서, 화학적기계적연마 공정을 수행하여 제1 층간절연막(220)의 상부를 제거함으로서 제1 층간절연막(220)의 상면을 평탄한다. 본 발명의 일 실시예에 있어서, 제1 층간절연막(220)은 게이트 마스크(206)의 상면으로부터 소정의 높이를 갖도록 형성된다.
이어서, 상기 제1 층간절연막(220) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한다. 이후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간절연막(220)을 부분적으로 이방성 식각한다. 이로 인해, 상기 제1 층간절연막을 관통하여 제1 콘택 영역(212) 및 제2 콘택 영역(214)을 노출시키는 제1 콘택홀들(미도시)을 상기 제1 층간절연막(220)에 형성된다. 상기 제1 콘택홀들 가운데 일부는 커패시터 콘택 영역인 제1 콘택 영역(212)을 노출시키며, 상기 제1 콘택홀들 중 다른 부분은 비트라인 콘택 영역인 제2 콘택 영역(214)을 노출시킨다.
이어서, 상기 제2 포토레지스트 패턴을 에싱 및/또는 스트립 공정을 수행하여 제거한 후, 상기 제1 콘택홀들을 매몰하면서 제1 층간절연막(220)을 덮는 제2 도전막을 형성한다. 일 예로서, 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성된다.
이어서, 제1 층간절연막(220)의 상면이 노출될 때까지 상기 제2 도전막을 화학 기계적 연마 또는 에치백 한다. 그 결과 상기 제1 콘택홀들 내에는 제1 패드(222)와 제2 패드(224)가 형성된다. 상기 제1 패드(222)는 커패시터 콘택 영역에 전기적으로 접촉되며, 제2 패드(224)는 비트 라인 콘택 영역에 전기적으로 접촉된 다.
도 4를 참조하면, 상기 제2 패드(224)와 연결되는 비트라인 구조물(230)을 형성한다. 이를 형성하기 위해서는 제1 패드(222)및 제2 패드(224)를 포함하는 제1 층간절연막(220) 상에 제2 층간절연막(228)을 형성한다. 제2 층간절연막(228)은 후속하여 형성되는 비트 라인과 제1 패드(222)를 전기적으로 절연시키는 역할을 한다. 이후 제2 층간절연막(228) 상에 제3 포토레지스트 패턴(미도시)을 형성한 후 상기 제3 포토레지스트 패턴에 노출된 제2 층간절연막을 제2 패드(224)가 노출될 때까지 식각한다. 그 결과 상기 제2 층간절연막에는 제2 패드(224)를 노출시키는 제2 콘택홀(미도시)을 형성된다. 제2 콘택홀은 후속하여 형성되는 비트 라인과 제2 패드(224)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다.
이어서, 상기 제3 포토레지스트 패턴을 에싱 및/또는 스트립 공정을 이용하여 제거한 후, 제2 콘택홀을 채우면서 제2 층간절연막 상에 제3 도전막을 형성한다. 이어서, 상기 질화막 패턴을 이용하여 제3 도전막을 패터닝하여 상기 제2 패드와 전기적으로 연결되는 비트 라인을 포함하는 비트라인 구조물(230)을 형성한다.
일 예로서,상기 비트라인 구조물은 비트라인과 질화막 패턴인 캡핑막 패턴(미도시)을 포함하는 구성을 갖는다. 상기 비트 라인은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다. 또한, 상기 비트라인 구조물(230)은 비트라인의 일측면에 형성된 비트라인 스페이서(미도시)를 더 포함할 수 있다.
도 5를 참조하면, 상기 제1 패드와 전기적으로 연결되는 콘택 플러그()들을 형성한다. 이를 형성하기 위해서는 먼저 상기 비트 라인 구조물(230) 및 제2 층간절연막(228)을 덮는 제3 층간절연막을 형성한다. 일 예로서, 제3 층간절연막은 BPSG, PSG, PE-TEOS, USG 또는 HDP-CVD 산화물을 사용하여 형성될 수 있다. 이어서, 상기 제3 층간절연막 상에 콘택 패드의 형성 영역을 정의하는 제4 포토레지스트 패턴(도시 안됨)을 형성한 후, 상기 제4 포토레지스트 패턴에 노출된 제3 층간절연막(240) 및 제2 층간절연막을 상기 제1 패드(222)가 노출될 때까지 연속적 식각한다. 그 결과 상기 제1 패드(222)들을 노출시키는 제3 콘택홀(도시 안됨)들이 형성된다. 여기서, 상기 제3 콘택홀들은 각기 커패시터의 콘택 플러그가 형성되는 콘택홀에 해당된다. 상기 제3 콘택홀들이 형성됨으로 인해 상기 제3 층간절연막은 비트라인 구조물 상에 존재하는 제3 층간절연막 패턴(240)으로 형성된다.
이어서, 제3 콘택홀들을 매몰하면서 제3 층간절연막 패턴(240) 상에 제4 도전막을 형성한 후, 상기 제4 도전막을 제3 층간절연막 패턴(240)의 표면이 노출될 때까지 화학적기계적 연마한다. 그 결과 상기 제3 콘택홀들 내에는 커패시터용 콘택 플러그(250)가 형성된다. 상기 콘택 플러그(250)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 패드(222)와 후속하여 형성되는 하부 전극(도시 안됨)을 서로 연결시키는 역할을 한다.
도 6을 참조하면, 콘택 플러그(250)를 그 상부가 리세스된 콘택 플러그(252)로 형성한다. 이를 형성하기 위해서 먼저 상기 제3 층간절연막 패턴(240)을 식각마스크로 이용하여 상기 콘택 플러그(250)의 상부를 식각하여 제거한다.
일 예로서, 상기 리세스된 콘택 플러그(252)는 그 상면이 상기 비트라인 구조물의 상면보다 높게 위치하도록 상기 콘택 플러그를 식각하여 형성한다. 그 결과 상기 제3 콘택홀 내에는 리세스된 콘택 플러그(252) 및 공간(V)이 형성된다. 일 예로서, 상기 콘택 플러그의 식각은 상기 제3 층간절연막과 식각 선택비를 갖는 식각액 또는 식각 가스를 이용한 식각 공정을 수행함으로서 이루어질 수 있다. 여기서, 상기 공간(V)은 콘택 플러그(250)가 식각된 부피와 대응되는 부피를 갖는다.
도 7을 참조하면, 상기 리스세된 콘택 플러그 상에 존재하는 공간(V)에 매몰된 버퍼막 패턴(255)을 형성한다. 이를 형성하기 위해, 상기 공간을 충분히 매몰하면서 상기 버퍼막 패턴을 덮는 버퍼막을 형성한다. 상기 버퍼막은 상기 제3 층간절연막 패턴과 서로 다른 식각비 갖는 실리콘 산화물 또는 금속물질로 이루어진다.
일 예로서, 상기 버퍼막이 실리콘 산화물을 포함할 경우 상기 제3 층간절연막 패턴보다 높은 식각속도를 갖는 Fox막, TOSZ막, SOG막, 다공성 실리콘 산화막 등을 사용할 수 있다. 다른 예로서, 상기 버퍼막이 금속물질을 포함할 경우 실리콘 산화막과 식각선택비가 현저한 차이를 갖는 상기 텅스텐막, 알루미늄막, 티타늄막, 금속실리사이드막 등을 사용할 수 있다.
본 실시예에서 버퍼막으로 금속막을 사용하는 것이 바람직하다. 이는 실리콘 산화물을 포함하는 버퍼막 경우 리세스된 콘택 플러그 상에 존재하지 않도록 이후 공정에서 완전히 제거해아 하지만, 금속물질을 포함하는 버퍼막의 경우는 리세스된 콘택 플러그 상에 존재하여도 그 자체가 도전성을 갖기 때문에 완전히 제거될 필요가 없기 때문이다.
도 8을 참조하면, 버퍼막 패턴(255) 및 제3 층간절연막 패턴(240) 상에 식각 저지막(256)을 형성한다. 예를 들면, 상기 식각 저지막(258)은 이후 상기 제1 개구(262)를 갖는 몰드막 패턴(260) 형성하기 위해 몰드막을 선택적으로 식각하는 공정을 수행할 경우 상기 층간절연막의 식각 손상을 방지하기 위해 형성된다. 상기 식각 저지막(258)은 약 10 내지 200Å 정도의 두께로 형성되며 상기 몰드막에 대하여 식각율이 낮은 질화물이나 금속산화물로 형성된다.
이어서, 상기 식각 저지막(258) 상에 몰드막을 형성한다. 상기 몰드막(260)은 실리콘 산화물로 형성할 수 있다. 구체적으로, 상기 몰드막은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성할 수 있다. 상기 몰드막은 상기한 물질들을 2층 이상 적층하여 형성할 수도 있다.
일 예로서, 상기 물질들 중에서 식각율이 다소 차이가 나는 물질들을 2층 이상 적층시켜 상기 몰드막을 형성함으로서, 후속 공정에서 형성되는 커패시터의 하부 전극의 측벽의 형상을 변경시킬 수 있다. 상기 몰드막의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터의 높이는 몰드막의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시터를 형성하기 위하여 몰드막의 두께를 적절하게 조절할 수 있다.
이어서, 상기 몰드막(260) 및 식각저지막(252)을 부분적으로 식각함으로써 커패시터의 형성영역을 정의하는 제1 개구(262)를 형성한다. 상기 개구 형성됨으로 인해 몰드막은 몰드막 패턴(260)으로 형성된다. 상기 제1 개구(262)를 형성할 시에, 버퍼막 패턴(255) 상에 식각 저지막(258)이 조금도 남아있지 않도록 하기 위해 서 상기 식각 저지막(258)을 과도하게 식각한다. 이 때문에, 도시된 바와 같이 버퍼막 패턴(255)과 제3 층간절연막 패턴()의 상부가 일부 손실될 수 있다.
도 9를 참조하며, 상기 버퍼막 패턴(255)을 제거하여 상기 리세스된 콘택 플러그(255) 표면을 모두 노출시키는 제2 개구(264)를 형성한다. 상기 제2 개구(264)는 상기 제1 개구와 버퍼막 패턴이 제거된 공간을 포함한다.
일 예로서, 상기 버퍼막 패턴이 금속물질을 포함할 경우 제1 개구를 통해 금속 식각액을 제공하여 버퍼막 패턴을 제거하다. 다른 예로서, 상기 버퍼막 패턴이 실리콘산화물을 포함할 경우 제1 개구를 통해 실리콘 산화물 식각액을 제공하여 버퍼막을 제거한다. 상기 식각액에 대한 설명은 반도체 식각공정에 널리 사용되는 금속막 또는 실리콘 산화막용 식각액을 사용한다.
도 10을 참조하면, 제2 개구 내에 노출된 리세스된 콘택 플러그와 완전히 면접하는 실린더형 하부 전극(272)을 형성한다. 이를 형성하기 위해서는 상기 제2 개구(255)에 노출되는 면과 상기 몰드막 패턴(260)의 표면상에 하부 전극으로 제공되기 위한 하부 전극막을 연속적으로 형성한다.
일 예로서, 하부 전극막은 금속 또는 금속을 포함하는 물질로 이루어질 수 있다. 상기 하부 전극막은 티타늄, 티타늄 질화물 또는 상기 티타늄, 티타늄 질화물이 적층된 다층막으로 이루어질 수 있다. 이후 하부전극막이 형성된 제2 개구를 매몰하는 희생패턴을 형성한 후 상기 몰드막 패턴(260)의 표면이 노출될 때까지 희생막 과 하부 전극막을 화학적기계적 연마한다. 그 결과 상기 제2 개구(264) 내에는 노드가 분리되고 그 하부가 일측으로 연장되어 상기 리세스된 콘택 플러그와 완 전히 면접하는 하부 전극(272)이 형성된다.
이후, 식각 공정을 수행하여 몰드막 패턴 및 희생막을 제거한 후 상기 하부 전극 상에 균일한 두께를 갖는 유전막 및 상부 전극을 형성한다. 그 결과 도 1에 도시된 바와 같은 커패시터(280)를 포함하는 메모리 소자인 디램이 완성된다.
도 11은 본 발명의 다른 실시예를 도시한 것이다.
도 11에 도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 도 1에 도시된 바와 같은 커패시트를 포함하는 디램 소자일 수 있다. 즉, 상기 메모리(510)는 본 발명의 실시예에 따른 제조되는 디램 소자이면 가능하다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다. 예를 들어, 상기 메모리 콘트롤러(520)는 디램 소자의 입력 신호인 커맨드(CMD)신호, 어드레스(ADD) 신호 및 I/O신호 등을 제공한다. 상기 메모리 콘트롤러는 입력된 신호를 기초로 상기 디램 소자에 데이터를 콘트롤할 수 있다.
도 12는 본 발명의 또 다른 실시예를 도시한 것이다.
도 12에 도시된 것과 같이, 본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 실시예에 따른 제조되는 디램 소자이면 가능하다. 상기 호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 13은 본 발명의 또 다른 실시예를 도시한 것이다.
도 13에 도시된 것과 같이, 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디어 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 실시예에 따른 제조되는 디램 소자이면 가능하다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(630)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.
도 14는 본 발명의 또 다른 실시예를 도시한 것이다.
도 14에 도시된 것과 같이, 상기 메모리(510)는 컴퓨터 시스템(800) 내에 있는 CPU(central processing unit, 810)과 연결되어 있다. 예를 들어, 상기 컴퓨터 시스템(800)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트 등일 수 있다. 상기 메모리(510)는 상기 CPU에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 상기 메모리(510)는 본 발명의 실시예에 따른 제조되는 디램 소자이면 가능하다. 도 14에서는 각 요소들이 충분하게 도시되어 있지는 않지만, 상기 각 요소들은 상기 컴퓨터 시스템(800) 내에 포함될 수 있다.
상술한 바와 같이 본 발명에 의하면, 상부가 리세스된 콘택 플러그 상에 존재하는 버퍼막 패턴은 몰드막을 관통하는 개구가 형성된 후 제거됨으로 인해 상기 콘택 플러그는 개구에 의해 그 표면이 완전히 노출될 수 있다. 이에 따라, 상기 몰드막을 관통하는 개구에 형성되는 커패시터는 상기 콘택 플러그와 오버랩 마진이 약 60% 이상 향상된다. 이에 따라, 상기 콘택 플러그와 커패시터의 하부 전극간의 전기적 저항이 최소화될 수 있다. 또한, 상기 콘택 플러그가 직접적으로 확장된 구조를 갖기 않기 때문에 콘택 플러그들이 서로 브리지 되는 현상을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 커패시터를 포함하는 메모리 소자를 나타내는 단면도이다.
도 2 내지 도 10은 도 1에 도시된 커패시터를 갖는 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 11은 본 발명의 다른 실시예를 도시한 것이다.
도 12는 본 발명의 또 다른 실시예를 도시한 것이다.
도 13은 본 발명의 또 다른 실시예를 도시한 것이다.
도 14는 본 발명의 또 다른 실시예를 도시한 것이다.
<도면의 주요 부분에 대한 부호의 설명>
222 : 제1 패드 224 : 제2 패드
230 : 도전성 구조물 252 : 리세스된 콘택 플러그
255 : 버퍼막 패턴 280 : 커패시터

Claims (7)

  1. 기판상의 층간절연막 패턴 사이에 존재하는 콘택 플러그를 형성하는 단계;
    식각공정을 수행하여 상기 콘택 플러그를 상부가 리세스된 콘택 플러그로 형성하는 단계;
    상기 콘택 플러그가 식각됨으로 인해 상기 리세스된 콘택 플러그 상부에 형성되는 공간 내에 버퍼막 패턴을 형성하는 단계;
    상기 버퍼막 패턴과 층간절연막 패턴 상에 몰드막을 형성하는 단계;
    상기 몰드막과 버퍼막 패턴의 일부를 식각하여 상기 리세스된 콘택 플러그의 표면을 일부 노출시키는 제1 개구를 형성단계;
    상기 버퍼막 패턴을 제거하여 상기 리세스된 콘택 플러그 표면을 모두 노출시키는 제2 개구를 형성하는 단계; 및
    상기 제2 개구 내에 리세스된 콘택 플러그의 표면과 완전히 연결되는 커패시터를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 버퍼막 패턴은 상기 층간절연막 패턴과 서로 다른 식각비 갖는 산화막 또는 금속막인 것을 특징으로 하는 메모리 소자의 제조방법.
  3. 제1항에 있어서, 상기 버퍼막 패턴은 텅스텐, 티타늄, 알루미늄 또는 금속 실리사이드를 포함하는 것을 특징으로 하는 메모리 소자의 제조방법.
  4. 제1항에 있어서, 상기 버퍼막 패턴은 SOG, FOX 또는 TOSZ 물질을 포함하는 것을 특징으로 하는 메모리 소자의 제조방법.
  5. 제1항에 있어서, 상기 콘택 플러그의 형성은
    비트라인 구조물들이 형성된 기판을 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 콘택홀을 갖는 층간절연막 패턴을 형성하는 단계;
    상기 콘택홀을 충분히 매몰하는 도전막을 형성하는 단계; 및
    상기 도전막의 상부를 상기 층간절연막 패턴의 표면이 노출될 때까지 식각하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조방법.
  6. 제1항에 있어서, 상기 층간절연막 패턴의 기판 상에 형성되는 비트라인과 캡핑막 패턴을 비트라인 구조물 상에 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
  7. 제1항에 있어서, 상기 리세스된 콘택 플러그의 상면이 상기 층간절연막 내에 형성된 비트라인 구조물의 상면보다 높게 위치하도록 상기 콘택 플러그를 식각하는 것을 특징으로 하는 메모리 소자의 제조방법.
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