KR20100023224A - 기준 전류 발생 회로 - Google Patents

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Abstract

온도 변화에도 일정한 저항값을 유지할 수 있는 기준 저항을 이용하여 온도 변화에도 일정한 레벨의 출력을 유지할 수 있는 기준 전류 발생 회로가 개시된다. 상기 기준 전류 발생 회로는, 온도 변화에 무관하게 일정한 크기를 갖는 기준 전압을 제공하는 기준 전압 회로부 및 저항값이 정의 온도 특성을 갖는 제1 저항 및 상기 제1 저항에 직렬 연결되고 저항값이 부의 온도 특성을 갖는 제2 저항을 포함하여, 상기 제1 저항 및 제2 저항의 전체 저항값이 온도 변화에 일정하게 유지되는 기준 저항 회로부를 포함할 수 있다. 상기 기준 전류 발생 회로는, 상기 기준 전압 및 기준 저항 회로부의 저항값에 의해 온도 변화에 일정한 레벨을 갖는 기준 전류를 생성한다.
기준 전류, 기준 전압, 기준 저항, 온도계수, MOSFET, 다이오드 연결

Description

기준 전류 발생 회로{CIRCUIT FOR GENERATING REFERENCE CURRENT}
본 발명은 기준 전류 발생 회로에 관한 것으로, 더욱 상세하게는 온도 변화에도 일정한 출력 레벨을 갖는 기준 전류를 발생하는 기준 전류 발생 회로에 관한 것이다.
일반적으로 기준 전류 발생 회로는 대부분의 통신용 집적 회로에 내장되어 핵심 전자 회로의 전류원으로 채용되는 매우 중요한 회로이다.
통상의 집적회로와 마찬가지로 기준 전류 발생 회로는 온도나 공정상의 편차로 인해 필연적으로 출력 레벨의 변동이 수반된다. 그러나, 집적 회로 내의 다른 회로와는 달리 이 기준 전류 발생 회로는 다른 회로들의 전류원으로 사용되므로 기준 전류의 변동은 다른 회로들의 특성에 심각한 영향을 줄 수 있다. 따라서, 기준 전류 발생 회로는 온도와 같은 외부의 영향에 둔감하게 되어야 한다.
종래의 기준 전류 발생 회로는 온도 변화에 일정한 전압을 생성하는 정전압원(예를 들어, 밴드갭 레퍼런스 회로)에서 출력되는 온도 변화에 일정한 값을 갖는 기준 전압을 저항에 인가함으로써 일정한 전류를 생성하는 방식을 채택하였다. 이 러한 종래의 기준 전류 발생 회로에서 온도 변화에 일정한 레벨을 갖는 전류를 발생하기 위해서는 저항의 크기를 항상 일정하게 유지시키는 것이 중요하다. 한편, CMOS 공정 등을 통해 집적되는 저항인 n-well 저항이나 폴리 실리콘 저항은 온도 변화에 매우 민감하게 저항값이 변동되는 특성을 갖는다. 따라서, 종래의 기준 전류 발생 회로는 온도 변화에 민감한 n-well 저항이나 폴리 실리콘 저항을 사용하지 못하므로, 외부에 저항값을 튜닝할 수 있는 외부 저항을 사용하여 기준 전류를 발생시킴으로써, 회로의 완전한 집적화를 달성하지 못하는 문제점이 있었다.
본 발명은 온도 변화에 일정한 저항값을 가지며 동시에 집적화가 가능한 기준 저항을 갖는 기준 전류 발생 회로를 제공하는 것을 해결하고자 하는 기술적 과제로 한다.
상기 기술적 과제를 달성하기 위한 수단으로서 본 발명은,
온도 변화에 무관하게 일정한 크기를 갖는 기준 전압을 제공하는 기준 전압 회로부; 및
서로 직렬 연결된 정온도 특성의 저항값을 갖는 저항 및 부온도 특성의 저항값을 갖는 저항을 포함하여, 전체 저항값이 온도 변화에 일정한 크기를 갖는 기준 저항 회로부를 포함하며
상기 기준 전압 및 기준 저항 회로부의 저항값에 의해 온도 변화에 일정한 레벨을 갖는 기준 전류를 생성하는 것을 특징으로 하는 기준 전류 발생 회로를 제공한다.
본 발명의 일실시형태에서, 상기 기준 저항 회로부는, 다이오드 연결된 N 채널 MOSFET을 포함하는 NMOS 저항 및 상기 NMOS 저항에 직렬연결된 P 채널 MOSFET을 포함하는 PMOS 저항을 포함할 수 있다.
본 발명의 다른 실시형태에서, 상기 기준 저항 회로부는, n-well 저항 및 다이오드 연결된 N 채널 MOSFET을 포함하는 NMOS 저항을 포함할 수 있다.
본 발명의 또 다른 실시형태에서, 상기 기준 저항 회로부는, n-well 저항 및 다이오드 연결된 P 채널 MOSFET을 포함하는 PMOS 저항을 포함할 수 있다.
본 발명의 또 다른 실시형태에서, 상기 기준 저항 회로부는, 다이오드 연결된 N 채널 MOSFET을 포함하는 NMOS 저항 및 폴리 실리콘 저항을 포함할 수 있다.
본 발명의 또 다른 실시형태에서, 상기 기준 저항 회로부는, 다이오드 연결된 P 채널 MOSFET을 포함하는 PMOS 저항 및 폴리 실리콘 저항을 포함할 수 있다.
상기 실시형태들에서, 상기 NMOS 저항은 스위치를 통해 서로 병렬 연결된 복수의 다이오드 연결된 N 채널 MOSFET을 포함할 수 있다.
또한, 상기 실시형태들에서, 상기 PMOS 저항은 스위치를 통해 서로 병렬 연결된 복수의 다이오드 연결된 P 채널 MOSFET을 포함할 수 있다.
본 발명의 바람직한 실시형태는, 상기 기준 전류에 상응하는 전류를 생성하여 외부로 출력하는 전류 미러 회로부를 더 포함할 수 있다.
본 발명의 일실시형태에서, 상기 기준 전압 회로부는, 외부로부터 온도 변화에 일정한 크기를 갖는 전압을 반전 입력단으로 입력받으며, 비반전 입력단이 상기 기준 저항 회로부의 일단에 연결된 연산 증폭기로 구현될 수 있다.
이 실시형태에서, 상기 전류 미러 회로부는, 상기 연산 증폭기의 출력단에 게이트가 연결되고, 전원전압에 소스가 연결되며, 상기 연산 증폭기의 비반전 입력단이 연결된 상기 기준 저항 회로부의 일단에 드레인이 연결된 제1 P 채널 MOSFET 및 상기 연산 증폭기의 출력단에 게이트가 연결되고, 전원전압에 소스가 연결되며, 드레인으로 상기 기준 전류에 상응하는 전류를 출력하는 제2 P 채널 MOSFET을 포함할 수 있다.
또한, 이 실시형태는 전원전압과 상기 연산 증폭기의 출력단 사이에 연결된 제1 캐패시터 및 상기 연산 증폭기의 출력단과 상기 연산 증폭기의 비반전 입력단 사이에 서로 직렬 연결된 저항과 제2 캐패시터를 포함하는 안정화 회로부를 더 포함할 수 있다.
본 발명의 다른 실시형태에서, 상기 기준 전압 회로부는, 외부로부터 온도 변화에 일정한 크기를 갖는 전압을 게이트로 입력 받는 제1 N 채널 MOSFET; 상기 제1 N 채널 MOSFET의 소스에 소스가 연결되고 상기 기준 저항 회로부의 일단에 게이트가 연결된 제2 N 채널 MOSFET; 상기 제1 N 채널 MOSFET의 드레인 측에 드레인이 연결되고, 전원 전압이 소스에 인가되는 제3 P 채널 MOSFET; 및 상기 제3 P 채널 MOSFET의 게이트에 게이트 및 드레인이 연결되고 상기 전원 전압이 소스에 인가되며 상기 제2 N 채널 MOSFET의 드레인에 드레인이 연결된 제4 P 채널 MOSFET을 포함할 수 있으며, 상기 공통으로 연결된 제1 N 채널 MOSFET의 게이트 및 상기 제2 N 채널 MOSFET의 게이트가 접지 측에 연결된 차동 증폭 회로 구조로 구현될 수 있다.
더하여, 상기 기준 전압 회로부는, 상기 제1 N 채널 MOSFET의 드레인 및 상 기 제3 P 채널 MOSFET의 드레인 사이에 출력 저항을 더 포함할 수 있다.
이 실시형태에서, 상기 전류 미러 회로부는, 상기 제3 P 채널 MOSFET의 드레인과 상기 출력 저항의 연결 노드에 게이트가 연결되고, 상기 전원 전압에 소스가 연결된 제5 P 채널 MOSFET과, 상기 제5 P 채널 MOSFET의 게이트에 게이트가 연결되고, 전원전압에 소스가 연결된 제6 P 채널 MOSFET과, 상기 제1 N 채널 MOSFET의 드레인과 상기 출력 저항의 연결 노드에 게이트가 연결되고, 상기 제5 P 채널 MOSFET의 드레인에 소스가 연결되고, 상기 제2 N 채널 MOSFET의 게이트에 드레인이 연결된 제7 P 채널 MOSFET과, 상기 제7 P 채널 MOSFET의 게이트에 게이트가 연결되고, 상기 제6 P 채널 MOSFET의 드레인에 소스가 연결되며, 드레인으로 상기 기준 전류에 상응하는 전류를 출력하는 제8 P 채널 MOSFET을 포함할 수 있다.
더하여, 상기 실시형태는, 하이/로우 신호가 게이트로 입력되고 상기 전원전압이 소스로 인가되며 드레인이 상기 제3 P 채널 MOSFET의 드레인에 연결된 제9 P 채널 MOSFET 및 상기 하이/로우 신호가 게이트로 입력되고 상기 전원전압이 소스로 인가되며 드레인이 상기 제4 P 채널 MOSFET의 드레인에 연결된 제10 P 채널 MOSFET을 포함하며, 상기 하이/로우 신호에 따라 동작의 활성화/비활성화를 결정하는 전원 제어 회로부를 더 포함할 수 있다.
더하여, 상기 실시형태는, 전원전압과 상기 제1 N 채널 MOSFET의 드레인 사이에 연결된 제1 캐패시터와, 상기 제1 N 채널 MOSFET의 드레인과 상기 제2 N 채널 MOSFET의 게이트 사이에 서로 직렬연결된 저항 및 제2 캐패시터를 포함하는 안정화 회로부를 더 포함할 수 있다.
상기 실시형태의 다른 변형예에서, 상기 전류 미러 회로부는, 상기 제1 N 채널 MOSFET의 드레인에 게이트가 연결되고, 상기 전원전압에 소스가 연결되며, 상기 제2 N 채널 MOSFET의 게이트에 드레인이 연결된 제11 P 채널 MOSFET 및 상기 제11 P 채널 MOSFET의 게이트에 게이트가 연결되고, 상기 전원전압에 소스가 연결되며, 드레인으로 상기 기준 전류에 상응하는 전류를 출력하는 제12 P 채널 MOSFET을 포함하는 구조로 구현될 수 있다.
본 발명 의한 기준 전류 발생회로에 따르면, 온도 변화에 따른 저항값 변동 특성이 상이한 두가지 집적화 가능한 저항을 직렬 연결한 기준 저항을 채용함으로써 집적화가 가능함과 동시에 온도 변화에 일정한 레벨의 기준 전류를 발생시킬 수 있다. 또한, 기준 저항으로 다이오드 연결된 복수의 MOSFET을 스위칭하여 선택적으로 사용할 수 있으므로 기준 저항값의 튜닝이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 보다 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에 도시된 구성요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다는 점을 유념해야 할 것이다.
도 1은 본 발명의 일실시형태에 따른 기준 전류 발생 회로를 도시한 블록 구성도이다.
도 1에 도시된 바와 같이, 본 발명의 일실시형태에 따른 기준 전류 발생 회로는, 온도 변화에 무관하게 일정한 크기를 갖는 기준 전압(VREF)을 제공하는 기준 전압 회로부(11) 및 서로 직렬연결된 서로 다른 온도 특성을 갖는 두 저항(RPTA, RPTA)을 포함하는 기준 저항 회로부(12)를 포함하여 구성된다.
이와 같은 구성을 갖는 기준 전류 발생 회로에서, 기준 저항 회로부(12)의 일단으로 상기 기준 전압(VREF)이 인가됨으로써, 상기 기준 저항 회로부(12)의 타단으로 흐르는 기준 전류(IREF)가 생성된다.
이에 더하여, 본 발명의 일실시형태는, 상기 기준 저항 회로부(12)에 의해 생성된 상기 기준 전류(IREF)에 상응하는 전류를 생성하여 외부로 출력하는 전류 미러 회로부(13)를 더 포함할 수 있다.
상기 기준 전압 회로부(11)는 밴드갭 레퍼런스 회로와 같이 당 기술분야에 공지된 다양한 정전압 발생 회로에서 생성된 온도 변화에 일정한 레벨을 갖는 입력전압을 사용하기 위한 회로로써, 상기 입력 전압을 출력하는 정전압 발생 회로의 특성에 영향을 미치지 않도록 임피던스를 변환하는 역할을 수행한다. 예를 들어, 상기 기준 전압 회로부(11)는, 연산 증폭기(OP AMP) 또는 그에 상응하는 기능을 수행하도록 구성된 회로로 구현될 수 있다.
상기 기준 저항 회로부(12)는 서로 직렬연결된 서로 다른 온도특성을 갖는 저항을 포함할 수 있다. 설명의 편의를 위해 주위 온도가 상승할수록 저항값이 점진적으로 증가하는 정온도 특성을 갖는 저항을 제1 저항(RPTA)이라 하고, 주위 온도가 상승할수록 저항값이 점진적으로 감소하는 부온도 특성을 갖는 저항을 제2 저항(RCTA)이라 하기로 한다.
집적 회로를 제조하기 위한 통상적인 CMOS 공정에서, 온칩(On-Chip) 저항은 n-well 저항, 폴리 실리콘 저항, 또는 다이오드 연결된(게이트와 드레인이 접속된) MOSFET으로 구현된 저항(MOS 저항) 등으로 구현될 수 있다. 그러나 이러한 CMOS 공정을 통해 제조되는 온칩 저항들은 온도에 따른 저항값의 편차가 크다. 예를 들어 n-well 저항은 온도 변화에 따라 저항값이 증가하는 정온도 특성을 가질 수 있으며, 폴리 실리콘 저항은 온도 변화에 따라 저항값이 감소하는 부온도 특성을 가질 수 있으며, MOS 저항은 드레인과 게이트 사이의 전압크기에 따라 정온도 특성 또는 부온도 특성을 가질 수 있다. 따라서, 기준 전류를 생성하기 위한 저항으로, 통상의 온칩 저항들을 사용한 경우, 이 온칩 저항의 일단에 제공되는 기준 전압이 온도에 일정하더라도 기준 전압과 온칩 저항에 의해 생성되는 기준 전류값이 온도에 따라 증가 또는 감소하게 되어 온도 변화에 일정한 레벨을 갖는 전류를 생성하는 것이 불가능하다.
이러한 문제점을 해소하기 위해, 본 발명은 서로 다른 온도 특성을 갖는 두 온 칩 저항을 직렬연결하여 온도 변화에 따라 서로 상반되게 변동하는 저항값을 상호 상쇄하게 함으로써 기준 저항 회로부(12)가 나타내는 저항값을 온도 변화에 거의 일정하게 유지할 수 있다.
상기 기준 저항 회로부(12)는 다음과 같은 온칩 저항의 조합으로 구현될 수 있다.
먼저, 상기 기준 저항 회로부(12)는, 도 1에 도시된 바와 같이, 다이오드 연결된 N 채널 MOSFET(ND)을 포함하는 NMOS 저항 및 폴리 실리콘 저항을 포함하는 구성을 가질 수 있다. 이 때, 상기 N 채널 MOSFET(ND)을 포함하는 NMOS 저항은 온도 증가에 따라 저항값이 증가하는 정온도 특성을 갖는 제1 저항(RPTA)으로 사용되고, 상기 폴리 실리콘 저항은 온도 증가에 따라 저항값이 감소하는 부온도 특성을 갖는 제2 저항(RCTA)으로 사용될 수 있다.
다이오드 연결된 N 채널 MOSFET(ND)으로 구현된 NMOS 저항은, 그 양단, 즉 다이오드 연결된 N 채널 MOSFET(ND)의 드레인과 소스 사이에 걸리는 전압의 크기에 따라 온도 특성이 변화하는 특징을 갖는다. 특정 전압값을 기준으로 그 보다 큰 전압이 다이오드 연결된 N 채널 MOSFET(ND)의 드레인과 소스 사이에 걸리는 경우 정온도 특성을 가질 수 있고, 상기 특정 전압값을 기준으로 그 보다 작은 전압이 다이오드 연결된 N 채널 MOSFET(ND)의 드레인과 소스 사이에 걸리는 경우 부온도 특성을 가질 수 있다.
도 1에 도시된 실시형태와 같이, 본 발명의 기준 저항 회로부(12)는, NMOS 저항이 정온도 특성을 갖도록 NMOS 저항의 양단 전압을 설정하고, 제2 저항(RCTA)으로서 온도 증가에 따라 저항값이 감소하는 부온도 특성을 갖는 폴리 실리콘 저항을 적용할 수 있다.
다른 온칩 저항의 조합으로서, 상기 기준 저항 회로부(12)는 다이오드 연결된 P 채널 MOSFET를 포함하는 PMOS 저항 및 폴리 실리콘 저항을 포함할 수 있다. 상기 다이오드 연결된 P 채널 MOSFET은 전술한 다이오드 연결된 N 채널 MOSFET과 동일하게 드레인과 소스에 걸리는 전압의 크기에 따라 정온도 특성 및 부온도 특성을 가질 수 있다. 따라서, 상기 기준 저항 회로부(12)는, PMOS 저항이 정온도 특성을 갖도록 PMOS 저항의 양단 전압을 설정하고, 제2 저항(RCTA)으로서 온도 증가에 따라 저항값이 감소하는 부온도 특성을 갖는 폴리 실리콘 저항을 적용하여 구현될 수 있다.
또 다른 온칩 저항의 조합으로서, 상기 기준 저항 회로부(12)는, n-well 저항 및 다이오드 연결된 N 채널 MOSFET을 포함하는 NMOS 저항을 포함할 수 있다. 상기 n-well 저항은 통상 온도가 증가하면 저항값이 증가하는 정온도 특성을 갖는 것으로 알려져 있다. 이러한 온칩 저항의 조합에서는 상기 NMOS 저항이 부온도 특성을 갖도록 NMOS 저항의 양단전압의 크기를 적절하게 조정함으로써, 상기 n-well 저항과 NMOS 저항 각각의 온도 특성이 서로 상쇄되어, 상기 기준 저항 회로부(12)는 온도변화에 일정한 크기를 갖는 저항값을 가질 수 있게 된다. 전술한 바와 같이 다이오드 연결된 N 채널 MOSFET과 다이오드 연결된 P 채널 MOSFET의 온도 특성은 서로 유사하므로 상기 기준 저항 회로부(12)는 n-well 저항 및 다이오드 연결된 P 채널 MOSFET을 포함하는 PMOS 저항을 포함하여 구성될 수 있다.
또 다른 온칩 저항의 조합으로서, 상기 기준 저항 회로부(12)는 다이오드 연결된 N 채널 MOSFET으로 이루어진 NMOS 저항과 다이오드 연결된 P 채널 MOSFET으로 이루어진 P 채널 MOSFET으로 이루어진 PMOS 저항을 포함할 수 있다. 이 조합에서, 상기 NMOS 저항은 정온도 특성을 갖도록 그 양단 전압의 크기가 조정되고 상기 PMOS 저항은 부온도 특성을 갖도록 그 양단 전압의 크기가 조정되어야 한다. 예를 들어, NMOS 저항은 정온도 특성을 갖도록 그 양단에 기준 전압보다 큰 값의 전압이 걸리고, PMOS 저항은 부온도 특성을 갖도록 그 양단에 기준 전압보다 작은 값의 전압이 걸리도록 NMOS 저항 및 PMOS 저항의 저항값을 설정하여야 한다.
한편, 상기 기준 저항 회로부(12)에 NMOS 저항을 채용한 경우, 이 NMOS 저항 은 다수의 다이오드 연결된 N 채널 MOSFET을 포함하는 구조로 구현될 수 있다. 이러한 실시형태는 도 2에 상세하게 도시된다. 도 2에 도시된 것과 같이, NMOS 저항은 복수의 다이오드 연결된 N 채널 MOSFET(ND1-ND3)과 각각의 N 채널 MOSFET(ND1-ND3) 사이에 구비된 스위치(S1, S2)를 포함하여 구성될 수 있다. 상기 스위치(S1, S2)는 각각의 다이오드 연결된 N 채널 MOSFET(ND1-ND3)의 드레인들 사이에 구비되고, 각각의 다이오드 연결된 N 채널 MOSFET(ND1-ND3)의 소스는 서로 공통으로 접속될 수 있다. 도 2에 도시된 것과 같은 NMOS 저항(RPTA)은 상기 스위치의 단락/개방을 제어함으로써 NMOS 저항(RPTA)의 폭을 조정하여 저항값을 가변할 수 있다. 도 2에 도시된 것과 같은 NMOS 저항(RPTA)의 구조는, 기준 전압을 제공하기 위한 밴드갭 레퍼런스 회로의 에러나 예상치 못한 공정 상의 에러에 의해 저항값의 조정이 필요하게 되는 경우, 상기 스위치(S1, S2)의 단락/개방을 통해 NMOS 저항(RPTA)이 적절한 저항값을 갖도록 조정할 수 있다.
도시하지는 않았지만, PMOS 저항도 도 2에 도시된 것과 유사한 구조로 구현될 수 있다. 즉, PMOS 저항은 복수의 다이오드 연결된 P 채널 MOSFET과 각각의 P 채널 MOSFET 사이에 구비된 스위치를 포함하여 구성될 수 있다. 상기 스위치는 각각의 다이오드 연결된 P 채널 MOSFET의 드레인들 사이에 구비되고, 각각의 다이오드 연결된 P 채널 MOSFET의 소스는 서로 공통으로 접속될 수 있다. 이러한 구조로 구현된 PMOS 저항은 스위치의 단락/개방을 통해 PMOS 저항값을 적절하게 조정할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 기준 전류 발생 회로는 CMOS 공정을 이용하여 집적화가 가능하면서 동시에 온도 변화에도 일정한 저항값을 유지할 수 있는 기준 저항을 채용함으로써, 온도 변화에 일정한 출력 레벨을 갖는 기준 전류를 발생시킬 수 있다.
도 3의 (a)는 본 발명의 일실시형태에 따른 기준 저항 회로부의 온도 변화에 따른 저항값 크기 변동을 도시하며, 도 3의 (b)는 본 발명의 일실시형태에 따른 기준 전류의 온도 변화에 따른 전류값 크기 변동을 도시한다.
도 3의 (a)에 도시된 것과 같이, 정온도 특성의 저항값을 갖는 제1 저항(RPTA)과 부온도 특성의 저항값을 갖는 제2 저항(RCTA)을 직렬연결함으로써 약 -40 ℃에서 약 100 ℃까지 주위 온도가 변경될 때 최대 최소의 저항값 편차는 대략 0.25 %(17.4 ppm/℃) 정도에 불과하다. 이는 거의 온도 변화에 따라 일정한 수준으로 저항값이 유지되는 것으로 볼 수 있다. 마찬가지로, 도 3의 (a)에 도시된 것과 같은 기준 저항 회로부의 저항값 편차에 따라, 도 3의 (b)에 도시된 것과 같이 기준 전류도 온도 변화에 따라 거의 일정한 수준으로 유지된다. 즉, 약 -40 ℃에서 약 100 ℃까지 주위 온도가 변경될 때 기준 전류값의 최대 최소 편차는 약 0.22 %(15.5 ppm/℃)로써 거의 일정한 수준으로 유지됨을 확인할 수 있다.
상기 전류 미러 회로부(13)는, 상기 기준 저항 회로부(12)를 관통하는 기준 전류(IREF)를 외부의 타 장치들로 제공하기 위해, 상기 기준 전류(IREF)에 상응하는 전류를 생성하여 출력한다. 상기 기준 저항 회로부(12)을 관통하는 기준 전류(IREF)를 직접 기준 전류를 필요로 하는 외부 장치들에 제공하는 것은 불가능하다. 따라서, 상기 기준 전압 및 기준 저항 회로부의 저항값에 의해 생성된 기준 전류를 외부에 제공하기 위한 수단이 필요하다. 이를 위해 기준 전류의 크기에 영향을 미치지 않으면서, 기준 전류와 동일한 크기 전류를 제공하기 위한 방안으로 기준 저항 회로부(12)에 흐르는 전류를 그대로 미러링하여 출력하는 전류 미러 회로부(13)가 구비될 수 있다. 상기 전류 미러 회로부(13)는 당업계에 알려진 다양한 형태의 전류 미러 회로를 채용할 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 기준 전류 발생 회로를 도시한 회로도이다.
도 4에 도시된 기준 전류 발생회로는, 연산 증폭기(OP)를 포함하는 기준 전압 회로부(11)를 가질 있다. 즉, 도 4의 실시형태에서 기준 전압 회로부(11)에 포함된 연산 증폭기(OP)는 외부의 밴드갭 레퍼런스 회로 등과 같은 정전압원으로부터 온도변화에 일정한 크기를 갖는 전압(VBG)을 반전 입력단으로 입력 받으며, 비반전 입력단이 기준 저항 회로부(12)의 일단에 연결될 수 있다. 이상적인 연산 증폭기(OP)는 반전 입력단과 비반전 입력단이 동일한 전위를 갖는다. 따라서, 도 4에 도시된 기준 전압 회로부(11)는 외부로부터 입력되는 온도 변화에 일정한 크기를 갖는 전압(VBG)에 상응하는 전압을 기준 전압(VREF)으로써 기준 저항 회로부(12)에 제공할 수 있다. 여기서, 연산 증폭기(OP)는 기준 전압(VREF)가 인가된 노드에서 외부의 정전압원 측으로 바라본 임피던스를 무한대로 설정하는 임피던스 변환 회로의 역할을 수행한다. 다시 말하면, 연산 증폭기(OP)는, 기준 전압(VREF)이 인가된 노드에 연결된 회로들에 의해 외부의 정전압원이 영향을 받지 않도록 임피던스를 조정하는 역할을 수행한다.
이 실시형태에서, 상기 전류 미러 회로부(13)는, 상기 연산 증폭기(OP)의 출력단에 게이트가 연결되고 전원전압(VDD)에 소스가 연결되며 상기 연산 증폭기(OP)의 비반전 입력단이 연결된 상기 기준 저항 회로부(12)의 일단에 드레인이 연결된 제1 P 채널 MOSFET(P1) 및 상기 연산 증폭기(OP)의 출력단에 게이트가 연결되고, 전원전압(VDD)에 소스가 연결되며, 드레인으로 상기 기준 전류(IREF)에 상응하는 전류(IMIR)를 출력하는 제2 P 채널 MOSFET(P2)을 포함하여 구성될 수 있다.
도 5는 본 발명의 또 다른 실시형태에 따른 기준 전류 발생 회로를 도시한 회로도이다.
도 5에 도시된 기준 전류 발생 회로의 기준 전압 회로부(11)는 상기 도 4에 도시된 연산 증폭기에 상응하는 회로를 MOSFET을 이용하여 구현한 것이다. 도 5에 도시된 기준 전류 발생 회로의 기준 전압 회로부(11)는, 외부로부터 온도 변화에 일정한 크기를 갖는 전압(VBG)을 게이트로 입력 받는 제1 N 채널 MOSFET(N1)와, 상기 제1 N 채널 MOSFET(N1)의 소스에 소스가 연결되고 상기 기준 저항 회로부(12)의 일단에 게이트가 연결된 제2 N 채널 MOSFET(N2)과, 상기 제1 N 채널 MOSFET(N1)의 드레인 측에 드레인이 연결되고, 전원 전압(VDD)이 소스에 인가되는 제3 P 채널 MOSFET(P3), 및 상기 제3 P 채널 MOSFET(P3)의 게이트에 게이트 및 드레인이 연결되고, 상기 전원 전압(VDD)이 소스에 인가되며, 상기 제2 N 채널 MOSFET(N2)의 드레인이 연결된 제4 P 채널 MOSFET(P4)을 포함하여 구성된다. 상기 기준 전압 회로부(11)는 상기 공통으로 연결된 제1 N 채널 MOSFET(N1)의 게이트 및 상기 제2 N 채널 MOSFET(N2)의 게이트는 저항(R1)을 통해 접지 측에 연결되어 차동 증폭 회로의 구조를 가질 수 있다.
도 5에 도시된 기준 전류 발생 회로의 상기 기준 전압 회로부(11)는 도 4에 도시된 연산 증폭기(OP)의 실제 회로 구성과 매우 유사한 회로로 구현되었음을 당업자가 쉽게 알 수 있을 것이다. 또한, 도 5에 도시된 기준 전압 회로부(11)는 도 4에 도시된 연산 증폭기(OP)와 유사하게 온도에 일정한 크기를 갖는 전압(VBG)을 제공하는 외부의 정전압원에 영향을 미치는 것을 방지하기 위한 임피던스 변환 회로의 기능을 수행함을 쉽게 알 수 있을 것이다.
한편, 도 5에 도시된 실시형태는 기준 전압 회로(11)가 구현하는 차동 증폭기 회로의 출력단에 해당하는 상기 제1 N 채널 MOSFET(N1)의 드레인과 제3 P 채널 MOSFET(P3)의 드레인단 사이에 출력 저항(R2)을 더 구비할 수 있다. 이 출력 저항(R2)은 외부에 연결된 회로에서 바라본 저항을 크게 하기 위해 구비될 수 있다.
이와 같이 출력 저항(R2)이 기준 전압 회로(11)에 구비되는 경우, 전류 미러 회로부(13)는, 상기 제3 P 채널 MOSFET(P3)의 드레인과 상기 출력 저항(R2)의 연결 노드에 게이트가 연결되고, 상기 전원 전압(VDD)에 소스가 연결된 제5 P 채널 MOSFET(P5)과, 상기 제5 P 채널 MOSFET(P5)의 게이트에 게이트가 연결되고, 상기 전원전압(VDD)에 소스가 연결된 제6 P 채널 MOSFET(P6)과, 상기 제1 N 채널 MOSFET(N1)의 드레인과 상기 출력 저항(R2)의 연결 노드에 게이트가 연결되고, 상기 제5 P 채널 MOSFET(P5)의 드레인에 소스가 연결되고, 상기 제2 N 채널 MOSFET(N2)의 게이트에 드레인이 연결된 제7 P 채널 MOSFET(P7)과, 상기 제7 P 채널 MOSFET(P9)의 게이트에 게이트가 연결되고, 상기 제6 P 채널 MOSFET(P6)의 드레인에 소스가 연결되며, 드레인로 상기 기준 전류(IREF)에 상응하는 전류(IMIR)를 출력하는 제8 P 채널 MOSFET(P8)을 포함할 수 있다.
도 5에 도시된 것과 같은 전류 미러 회로부(13)는 제5 P 채널 MOSFET(P5) 및 제6 P 채널 MOSFET(P6)에 의해 형성된 전류 미러 회로와, 제7 P 채널 MOSFET(P7) 및 제8 P 채널 MOSFET(P8)에 의해 형성된 전류 미러 회로로 이루어진 두 개의 전류 미러 회로가 포함될 수 있다. 이와 같이, 도 5의 실시형태는 두 개의 전류 미러에 의해 더욱 안정적인 전류 미러링이 가능하며, 이를 통해 외부 회로에 기준 전류에 상응하는 전류(IMIR)를 더욱 안정적으로 제공할 수 있다.
물론, 상기 도 5에 도시된 실시형태의 변형예로써, 하나의 전류 미러 회로만 포함하는 전류 미러 회로부를 적용할 수도 있다. 즉, 본 발명의 변형예는, 도 5에 도시된 전류 미러 회로부(13)에서 제5 및 제6 P 채널 MOSFET(P5, P6)이 제거되고, 제7 및 제8 P 채널 MOSFET(P7, P8) 각각의 소스가 전원전압(VDD)에 직접 연결된 형태로 구현될 수 있다. 유사하게, 본 발명의 다른 변형예는, 제7 및 제8 P 채널 MOSFET(P7, P8)이 제거되고, 제5 P 채널 MOSFET(P5)의 드레인이 제2 N 채널 MOSFET(N2)의 게이트에 연결되고, 제6 P 채널 MOSFET(P6)의 드레인으로 기준 전류에 상응하는 전류를 출력하는 형태로 구현될 수도 있다.
한편, 도 5에 도시된 본 발명의 일실시형태는, 생성되는 기준 전류(IREF)의 안정화를 위해 전원전압(VDD)와 제1 N 채널 MOSFET(N1)의 게이트에 양단이 연결된 캐패시터(C1)와, 상기 제1 N 채널 MOSFET(N1)의 드레인과 상기 제2 N 채널 MOSFET(N2)의 게이트 사이에 직렬연결된 캐패시터(C2)와 저항(R3)을 포함하는 안정화 회로부(14)를 더 구비할 수 있다. 상기 안정화 회로부(14)에서, 상기 제1 N 채널 MOSFET(N1)의 드레인과 상기 제2 N 채널 MOSFET(N2)의 게이트 사이에 직렬연결된 캐패시터(C2)와 저항(R3)은 기준 전압 회로부(11)에 대한 부궤환(negative feedbck)회로이다. 이 부궤환 회로에서, 캐패시터(C2)는 밀러(Miller) 효과에 의한 커패시턴스 증폭 효과를 이용하는 것으로, 작은 커패시턴스 값으로 큰 값의 커패시턴스 효과를 얻는 것이다. 그러나, 이러한 피드백 커패시터(C2)를 이용하는 경우, Miller효과를 얻을 수 있으나, 피드포워드(feed-forward) 현상으로 발생하는 제로(zero)로 인해 주파수 안정도(frequency stability)를 떨어질 수 있다. 이러한 주파수 안정도의 확도를 위해 저항(R3)을 직렬 연결하여 제로를 제거할 수 있다. 즉, 직렬 연결된 C2와 R3의 피드백 회로는 기준 전류 발생회로의 안정화 회로부(14)로 동작한다.
이러한 안정화 회로부(14)는 전술한 도 4에 도시된 실시형태에도 적용될 수 있다. 연산 증폭기를 적용한 도 4에 도시된 실시형태는, 전원전압(VDD)과 상기 연산 증폭기(OP)의 출력단 사이에 연결된 캐패시터 및 상기 연산 증폭기(OP)의 출력단과 상기 연산 증폭기의 비반전 입력단 사이에 서로 직렬 연결된 저항과 캐패시터를 포함하는 안정화 회로부를 더 포함할 수 있다.
더하여, 도 5에 도시된 본 발명의 일실시형태는, 외부에서 입력되는 하이/로우 신호(PD)에 따라 회로 전체 동작의 활성화/비활성화를 결정하는 전원 제어회로부(15)를 더 포함할 수 있다. 상기 전원 제어 회로부(15)는 상기 하이/로우 신호(PD)가 게이트로 입력되고 상기 전원전압(VDD)이 소스로 인가되며 드레인이 상기 제3 P 채널 MOSFET(P3)의 드레인에 연결된 제9 P 채널 MOSFET(P9)과, 상기 하이/로우 신호(PD)가 게이트로 입력되고 상기 전원전압(VDD)이 소스로 인가되며 드레인이 상기 제4 P 채널 MOSFET(P4)의 드레인에 연결된 제10 P 채널 MOSFET(P10)을 포함하여 구성된다. 상기 PD로서 로우 신호(0V)가 입력되면 제9 및 제10 P 채널 MOSFET(P9, P10)은 스위치 턴온(turn-on)이 됨으로써 제3 P 채널 MOSFET의 드레인, 게이트, 소스 모두에 전원전압이 걸리게 된다. 이로써 제3 P 채널 MOSFET 및 제4 P 채널 MOSFET은 턴온 되지 못하므로 기준 전압 회로부(11)는 동작하지 못한다. 반면, 상기 PD로서 하이 신호(VDD)가 입력되면 제9 및 제10 P 채널 MOSFET이 스위칭 턴 오프되어 제9 및 제10 P 채널 MOSFET이 배치된 경로 개방되므로, 상기 기준 전압 회로부(11)는 제9 및 제10 P 채널 MOSFET이 없는 경우와 마찬가지로 동작하게 된다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위 및 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일실시형태에 따른 기준 전류 발생 회로를 도시한 블록 구성도이다.
도 2는 본 발명의 일실시형태에 따른 제1 저항의 일례를 도시한 회로도이다.
도 3의 (a)는 본 발명의 일실시형태에 따른 기준 저항 회로부의 온도 변화에 따른 저항값 크기 변동을 도시한 그래프이고, (b)는 본 발명의 일실시형태에 따른 기준 전류의 온도 변화에 따른 전류값 크기 변동을 도시한 그래프이다.
도 4는 본 발명의 다른 실시형태에 따른 기준 전류 발생 회로를 도시한 회로도이다.
도 5는 본 발명의 또 다른 실시형태에 따른 기준 전류 발생 회로를 도시한 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
11: 기준 전압 회로부 12: 기준 저항 회로부
13: 전류 미러 회로부 RPTA: 제1 저항
RCTA: 제2 저항

Claims (18)

  1. 온도 변화에 무관하게 일정한 크기를 갖는 기준 전압을 제공하는 기준 전압 회로부; 및
    서로 직렬 연결된 정온도 특성의 저항값을 갖는 저항 및 부온도 특성의 저항값을 갖는 저항을 포함하여, 전체 저항값이 온도 변화에 일정한 크기를 갖는 기준 저항 회로부를 포함하며
    상기 기준 전압 및 기준 저항 회로부의 저항값에 의해 온도 변화에 일정한 레벨을 갖는 기준 전류를 생성하는 것을 특징으로 하는 기준 전류 발생 회로.
  2. 제1항에 있어서, 상기 기준 저항 회로부는,
    다이오드 연결된 N 채널 MOSFET을 포함하는 NMOS 저항 및 상기 NMOS 저항에 직렬연결된 P 채널 MOSFET을 포함하는 PMOS 저항을 포함하는 것을 특징으로 하는 기준 전류 발생 회로.
  3. 제1항에 있어서, 상기 기준 저항 회로부는,
    n-well 저항 및 다이오드 연결된 N 채널 MOSFET을 포함하는 NMOS 저항을 포함하는 것을 특징으로 하는 기준 전류 발생 회로.
  4. 제1항에 있어서, 상기 기준 저항 회로부는,
    n-well 저항 및 다이오드 연결된 P 채널 MOSFET을 포함하는 PMOS 저항을 포함하는 것을 특징으로 하는 기준 전류 발생 회로.
  5. 제1항에 있어서, 상기 기준 저항 회로부는,
    다이오드 연결된 N 채널 MOSFET을 포함하는 NMOS 저항 및 폴리 실리콘 저항을 포함하는 것을 특징으로 하는 기준 전류 발생 회로.
  6. 제1항에 있어서, 상기 기준 저항 회로부는,
    다이오드 연결된 P 채널 MOSFET을 포함하는 PMOS 저항 및 폴리 실리콘 저항을 포함하는 것을 특징으로 하는 기준 전류 발생 회로.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 NMOS 저항은 스위치를 통해 서로 병렬 연결된 복수의 다이오드 연결된 N 채널 MOSFET을 포함하는 것을 특징으로 하는 기준 전류 발생 회로.
  8. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 PMOS 저항은 스위치를 통해 서로 병렬 연결된 복수의 다이오드 연결된 P 채널 MOSFET을 포함하는 것을 특징으로 하는 기준 전류 발생 회로.
  9. 제1항에 있어서,
    상기 기준 전류에 상응하는 전류를 생성하여 외부로 출력하는 전류 미러 회로부를 더 포함하는 것을 특징으로 하는 기준 전류 발생 회로.
  10. 제9항에 있어서,
    상기 기준 전압 회로부는, 외부로부터 온도 변화에 일정한 크기를 갖는 전압을 반전 입력단으로 입력받으며, 비반전 입력단이 상기 기준 저항 회로부의 일단에 연결된 연산 증폭기로 구현되는 것을 특징으로 하는 기준 전류 발생 회로.
  11. 제10항에 있어서,
    상기 전류 미러 회로부는, 상기 연산 증폭기의 출력단에 게이트가 연결되고, 전원전압에 소스가 연결되며, 상기 연산 증폭기의 비반전 입력단이 연결된 상기 기준 저항 회로부의 일단에 드레인이 연결된 제1 P 채널 MOSFET 및 상기 연산 증폭기의 출력단에 게이트가 연결되고, 전원전압에 소스가 연결되며, 드레인으로 상기 기준 전류에 상응하는 전류를 출력하는 제2 P 채널 MOSFET을 포함하는 것을 특징으로 하는 기준 전류 발생 회로.
  12. 제10항에 있어서,
    전원전압과 상기 연산 증폭기의 출력단 사이에 연결된 제1 캐패시터; 및
    상기 연산 증폭기의 출력단과 상기 연산 증폭기의 비반전 입력단 사이에 서로 직렬 연결된 저항과 제2 캐패시터를 포함하는 안정화 회로부를 더 포함하는 것 을 특징으로 하는 기준 전류 발생 회로.
  13. 제9항에 있어서, 상기 기준 전압 회로부는,
    외부로부터 온도 변화에 일정한 크기를 갖는 전압을 게이트로 입력 받는 제1 N 채널 MOSFET;
    상기 제1 N 채널 MOSFET의 소스에 소스가 연결되고 상기 기준 저항 회로부의 일단에 게이트가 연결된 제2 N 채널 MOSFET;
    상기 제1 N 채널 MOSFET의 드레인 측에 드레인이 연결되고, 전원 전압이 소스에 인가되는 제3 P 채널 MOSFET; 및
    상기 제3 P 채널 MOSFET의 게이트에 게이트 및 드레인이 연결되고 상기 전원 전압이 소스에 인가되며 상기 제2 N 채널 MOSFET의 드레인에 드레인이 연결된 제4 P 채널 MOSFET을 포함하여,
    상기 공통으로 연결된 제1 N 채널 MOSFET의 게이트 및 상기 제2 N 채널 MOSFET의 게이트가 접지 측에 연결된 차동 증폭 회로 구조를 갖는 것을 특징으로 하는 기준 전류 발생 회로.
  14. 제13항에 있어서,
    상기 기준 전압 회로부는, 상기 제1 N 채널 MOSFET의 드레인 및 상기 제3 P 채널 MOSFET의 드레인 사이에 출력 저항을 더 포함하는 것을 특징으로 하는 기준 전류 발생 회로.
  15. 제14항에 있어서,
    상기 전류 미러 회로부는, 상기 제3 P 채널 MOSFET의 드레인과 상기 출력 저항의 연결 노드에 게이트가 연결되고, 상기 전원 전압에 소스가 연결된 제5 P 채널 MOSFET과, 상기 제5 P 채널 MOSFET의 게이트에 게이트가 연결되고, 전원전압에 소스가 연결된 제6 P 채널 MOSFET과, 상기 제1 N 채널 MOSFET의 드레인과 상기 출력 저항의 연결 노드에 게이트가 연결되고, 상기 제5 P 채널 MOSFET의 드레인에 소스가 연결되고, 상기 제2 N 채널 MOSFET의 게이트에 드레인이 연결된 제7 P 채널 MOSFET과, 상기 제7 P 채널 MOSFET의 게이트에 게이트가 연결되고, 상기 제6 P 채널 MOSFET의 드레인에 소스가 연결되며, 드레인으로 상기 기준 전류에 상응하는 전류를 출력하는 제8 P 채널 MOSFET을 포함하는 것을 특징으로 하는 기준 전류 발생 회로.
  16. 제13항에 있어서,
    하이/로우 신호가 게이트로 입력되고 상기 전원전압이 소스로 인가되며 드레인이 상기 제3 P 채널 MOSFET의 드레인에 연결된 제9 P 채널 MOSFET 및 상기 하이/로우 신호가 게이트로 입력되고 상기 전원전압이 소스로 인가되며 드레인이 상기 제4 P 채널 MOSFET의 드레인에 연결된 제10 P 채널 MOSFET을 포함하며, 상기 하이/로우 신호에 따라 동작의 활성화/비활성화를 결정하는 전원 제어 회로부를 더 포함하는 것을 특징으로 하는 기준 전류 발생 회로.
  17. 제13항에 있어서,
    상기 전류 미러 회로부는, 상기 제1 N 채널 MOSFET의 드레인에 게이트가 연결되고, 상기 전원전압에 소스가 연결되며, 상기 제2 N 채널 MOSFET의 게이트에 드레인이 연결된 제11 P 채널 MOSFET 및 상기 제11 P 채널 MOSFET의 게이트에 게이트가 연결되고, 상기 전원전압에 소스가 연결되며, 드레인으로 상기 기준 전류에 상응하는 전류를 출력하는 제12 P 채널 MOSFET을 포함하는 것을 특징으로 하는 기준 전류 발생 회로.
  18. 제13항에 있어서,
    전원전압과 상기 제1 N 채널 MOSFET의 드레인 사이에 연결된 제1 캐패시터;
    상기 제1 N 채널 MOSFET의 드레인과 상기 제2 N 채널 MOSFET의 게이트 사이에 서로 직렬연결된 저항 및 제2 캐패시터를 포함하는 안정화 회로부를 더 포함하는 것을 특징으로 하는 기준 전류 발생 회로.
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