KR20100013626A - 저항성 메모리 장치 및 그것의 쓰기 방법 - Google Patents

저항성 메모리 장치 및 그것의 쓰기 방법 Download PDF

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Abstract

본 발명의 저항성 메모리 장치는 쓰기 동작시 모든 워드라인들 및 모든 비트라인들을 프리챠지시킨 뒤, 비트라인들을 복수의 그룹들로 구분하여 순차적으로 활성화시키도록 구현된다. 이로써 본 발명의 저항성 메모리 장치는 대용량 데이터를 보다 빠르게 쓸 수 있으며, 동시에 메모리 장치의 전체적인 칩 사이즈를 줄일 수 있게 된다.
Figure P1020080075237
저항성, 대용량, 프로그램

Description

저항성 메모리 장치 및 그것의 쓰기 방법{RESISTIVE MEMORY DEVICE AND WRITING METHOD THEREOF}
본 발명은 저항성 메모리 장치 및 그것의 쓰기 방법에 관한 것이다.
저항성 메모리가 플래시 메모리를 대체할 새로운 차세대 비휘발성 메모리 기술로 급속히 부상하고 있다. 저항성 메모리는 메모리 셀 내의 박막형태로 구현되는 저항성 물질에 전기적 신호를 인가하여 해당 물질의 저항을 변화시킴으로써 데이터를 기록하는 비휘발성 메모리 기술이다.
본 발명의 목적은 대용량에 적합한 저항성 메모리 장치 및 그것의 쓰기 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 저항성 메모리 장치의 쓰기 방법을 개선하는 데 있다.
본 발명에 따른 저항성 메모리 장치의 쓰기 방법은: 복수의 워드라인들 및 복수의 비트라인들을 프리챠지하는 단계; 상기 복수의 비트라인들은 복수의 비트라인 그룹들로 구분되고, 상기 복수의 비트라인 그룹들 각각을 순차적으로 비트라인 셋업하는 단계; 및 상기 복수의 워드라인들 중 선택된 워드라인으로 쓰기 전압을 인가하는 단계를 포함한다.
실시 예에 있어서, 상기 복수의 비트라인 그룹들 중 제 1 비트라인 그룹에 대응하는 저항성 메모리 셀들에 대한 쓰기 동작이 완료된 후, 상기 복수의 비트라인 그룹들 중 제 2 비트라인 그룹에 대응하는 저항성 메모리 셀들에 대한 쓰기 동작을 수행할 때 상기 제 1 비트라인 그룹에 속하는 비트라인들을 프리챠지하면서 동시에 제 2 비트라인 그룹에 속하는 비트라인들을 셋업하는 것을 특징으로 한다.
실시 예에 있어서, 상기 저항성 메모리 장치는 쓰기 동작시 리셋 동작과 셋 동작을 분리해서 수행하는 것을 특징으로 한다.
실시 예에 있어서, 상기 리셋 동작은 상기 선택된 워드라인에 연결된 모든 저항성 메모리 셀들에 수행되고, 상기 복수의 비트라인 그룹별로 순차적으로 수행되는 것을 특징으로 한다.
실시 예에 있어서, 상기 셋 동작은 상기 리셋 동작이 수행된 상기 선택된 워드라인에 연결된 모든 저항성 메모리 셀들에 입력 데이터에 따라 선별적으로 수행되고, 상기 복수의 비트라인 그룹별로 순차적으로 수행되는 것을 특징으로 한다.
실시 예에 있어서, 상기 저항성 메모리 장치는 쓰기 동작시 리셋 동작과 셋 동작을 동시에 수행하는 것을 특징으로 한다.
실시 예에 있어서, 상기 입력된 데이터는 클러스터 단위인 것을 특징으로 한 다.
본 발명에 따른 저항성 메모리 장치는: 복수의 워드라인들과 복수의 비트라인들이 교차된 곳에 배치된 복수의 저항성 메모리 셀들을 갖는 메모리 셀 어레이; 입력 어드레스를 디코딩하여 워드라인을 선택하는 로우 디코더; 쓰기 동작시 입력된 데이터를 임시로 저장하거나 읽기 동작시 상기 메모리 셀 어레이로부터 읽혀진 데이터를 임시로 저장하는 클러스터 버퍼; 및 쓰기 동작시 상기 복수의 워드라인들 및 복수의 비트라인들이 프리챠지된 후, 선택된 워드라인으로 쓰기 전압이 인가되고, 비트라인 그룹 단위로 순차적으로 비트라인 셋업이 수행되도록 상기 로우 디코더 및 상기 클러스터 버퍼를 제어하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 클러스터 버퍼는 상기 복수의 비트라인들 각각에 연결되는 쓰기 버퍼들을 포함하되, 상기 쓰기 버퍼들 각각은 쓰기 동작시 리셋 동작과 셋 동작에 대응하는 데이터를 래치하기 위한 래치를 포함한다.
실시 예에 있어서, 상기 저항성 메모리 셀들 각각은, 결정 상태 혹은 비정질 상태에 따라 서로 다른 2개의 저항값을 갖는 상변화 물질을 갖는 가변 저항 소자; 및 상기 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함한다.
상술한 바와 같이 본 발명에 따른 저항성 메모리 장치는 클러스터 버퍼를 이용하여 대용량 쓰기 동작이 가능하도록 구현된다. 특히, 쓰기 동작시 모든 워드라인과 비트라인을 프리챠지 시킨 후 비트라인들이 블록 단위로 순차적으로 활성화된다. 이로써, 대용량 쓰기 동작이 보다 빠르게 수행된다.
또한, 간단하게 구성된 클러스터 버퍼를 이용하여 종래의 쓰기 드라이버 및 읽기 드라이버를 대신하기 때문에 그만큼 저항성 메모리 장치의 전체적인 크기도 줄일 수 있게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
본 발명의 저항성 메모리 장치는 쓰기 동작시 모든 워드라인들 및 모든 비트라인들을 프리챠지시킨 뒤, 비트라인들을 복수의 그룹들로 구분하여 순차적으로 활성화시키도록 구현된다. 이로써 본 발명의 저항성 메모리 장치는 대용량 데이터를 보다 빠르게 쓸 수 있으며, 동시에 메모리 장치의 전체적인 칩 사이즈를 줄일 수 있게 된다.
도 1은 본 발명에 따른 저항성 메모리 장치(100)에 대한 실시 예를 보여주는 도면이다. 도 1을 참조하면, 저항성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 클러스터 버퍼(130), 및 제어 로직(140)를 포함한다. 본 발명의 저항성 메모리 장치(100)는 클러스터(Cluster) 단위로 쓰기 동작이 수행된다. 클러스터 단위는 호스트(도시되지 않음)에서 처리되는 데이터 최소 단위로서 하나 혹은 그 이상의 복수의 섹터들일 수 있다. 여기서 호스트는 본 발명의 저항성 메모리 장치를 저장 장치로 이용할 것이다.
메모리 셀 어레이(110)는 매트릭스 형태로 배열된 복수의 저항성 메모리 셀 들을 포함한다. 저항성 메모리 셀들 각각은 복수의 워드라인들(WL0~WLm-1) 및 복수의 비트라인들(BL0~BLn-1) 사이에 커플링되어 있다. 저항성 메모리 셀 각각은 도 1에 도시된 바와 같이 결정 상태 혹은 비정질 상태에 따라 서로 다른 2개의 저항값을 갖는 상변화 물질을 갖는 가변 저항 소자 및 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함한다. 여기서, 억세스 소자는 가변 저항 소자와 직렬로 연결된 커플링된 다이오드 혹은 트랜지스터 등이 될 수 있다.
도 1에는 다이오드를 이용한 억세스 소자가 도시되어 있다. 또한, 가변 저항 소자에 이용되는 상변화 물질에는 2개의 원소를 화합한 GaSb, InSb,InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
로우 디코더(120)는 입력된 로우 어드레스에 응답하여 쓰기 동작이 수행될 워드라인을 선택한다. 여기서 선택된 워드라인으로 쓰기 동작에 필요한 쓰기 전압(Vwrite)이 인가된다.
클러스터 버퍼(130)는 쓰기 동작시 외부로부터 클러스터 단위의 데이터를 입력받아 임시로 저장하거나 혹은 읽기 동작시 클러스터 단위를 메모리 셀 어레이(110)로부터 읽어와 임시로 저장한다. 한편, 클러스터 버퍼(130)의 크기는 외부에 연결될 호스트에서 사용되는 최대의 클러스터 단위에 맞게 결정될 것이다. 여기서 클러스터 버퍼라는 용어는 호스트의 클러스터 단위에 적합하게 데이터를 처리(읽기/쓰기)할 수 있다는 의미에서 부여된다.
클러스터 버퍼(130)는 각 비트라인들(BL0~BLn-1)에 연결된 읽기/쓰기 버퍼들(도시되지 않음)을 포함한다. 여기서 읽기/쓰기 버퍼들 각각은 K개의 비트라인 그룹들(1st BLG ~ Kth BLG)로 구분된다. 쓰기 동작시 읽기/쓰기 버퍼들은 각각 제 1 그룹(1st BLG)의 비트라인들(BL0,BL1,BL2,....)부터 시작하여 차례로 제 K 그룹(Kth BLG)의 비트라인들(...,BLn-2,BLn-1)이 활성화되도록 한다.
제어 로직(140)은 저항성 메모리 장치(100)의 전반적인 구동을 제어한다.
본 발명의 저항성 메모리 장치(100)는 클러스터 단위의 대용량 데이터를 저장하기 위한 클러스터 버퍼(130)를 구비하고 있다. 여기서 클러스터는 메모리 시스템을 운용하기 위한 논리적 최소 단위이다. 또한, 이러한 클러스터 버퍼(130)는 읽기 동작시 읽기 드라이버 기능을 수행한다. 이로써, 본 발명의 저항성 메모리 장치(100)는 대용량 데이터 쓰기 동작 및 읽기 동작이 가능하다.
도 2는 본 발명의 저항성 메모리 장치(100)의 쓰기 동작을 보여주는 개략적인 타이밍 도이다. 도 1 및 도 2를 참조하면, 저항성 메모리 장치(100)의 쓰기 동작은 비트라인 그룹별로 쓰기 구간들(1st Write ~ Kth Write)을 갖는다.
데이터 로딩 구간에서는 로우 어드레스(ADD)에 따라 쓰기 동작이 수행될 워드라인이 선택되고, 쓰여질 데이터가 클러스터 버퍼(130)로 입력된다.
제 1 쓰기 구간(1st Write)의 프리챠지 구간에서는 모든 워드라인 및 모든 비트라인들(BL0~BLn-1)이 프리챠지된다. 예를 들어, 선택된 워드라인에 프리챠지 전압(Vwrite)이 인가되고, 비선택된 워드라인들에 접지 전압(0V)이 인가되고, 비트라인들(BL0~BLn-1)에 프리챠지 전압(Vwrite)이 인가된다. 여기서 비선택된 워드라 인들로는 접지 전압(예를 들어, OV)이 인가된다. 다른 실시 예에 있어서, 프리챠지 구간에서 모든 워드라인들(WL0~WLm-1)로 접지 전압(0V)이 인가될 수도 있다. 이때에는 쓰기 실행 구간에서 선택된 워드라인으로 쓰기 전압(Vwrite)이 인가될 것이다.
제 1 쓰기 구간(1st Write)의 비트라인 셋업 구간에서는 쓰기 동작이 수행되지 않을 제 1 비트라인 그룹(1st BLG)의 비트라인들로 쓰기 금지 전압(예를 들어, Vwrite)이 인가되고, 쓰기 동작이 수행될 제 1 비트라인 그룹(2nd BLG)의 비트라인들로 쓰기 전압(예를 들어, 접지전압)이 인가된다.
제 1 쓰기 구간(1st Write)의 쓰기 실행 구간에서는 소정의 시간 동안 선택된 워드라인에 쓰기 전압(Vwrite)이 인가된다. 이로써, 제 1 비트라인 그룹(1st BLG)에 대응하며 선택된 워드라인에 연결된 저항성 메모리 셀들의 쓰기 동작이 완료된다.
이후, 제 1 비트라인 그룹(1st BLG)의 비트라인들로는 제 2 쓰기 구간(2nd Write) 수행을 위하여 프리챠지 전압(Vwrite)이 인가된다. 동시에, 제 2 쓰기 구간(2nd Write)의 비트라인 셋업 구간이 진행된다.
제 2 쓰기 구간(2nd Write)의 비트라인 셋업 구간에서는 쓰기 동작이 수행되지 않을 제 2 비트라인 그룹(2nd BLG)의 비트라인들로 쓰기 금지 전압(예를 들어, Vwrite)이 인가되고, 쓰기 동작이 수행될 제 2 비트라인 그룹(2nd BLG)의 비트라인들로 쓰기 전압(예를 들어, 접지전압)이 인가된다.
제 2 쓰기 구간(2st Write)의 쓰기 실행 구간에서는 소정의 시간 동안 선택 된 워드라인에 쓰기 전압(Vwrite)이 인가된다. 이로써, 제 2 비트라인 그룹(1st BLG)에 대응하는 선택된 워드라인에 연결된 저항성 메모리 셀들의 쓰기 동작이 완료된다.
상술 된 바와 같이, 제 K 쓰기 구간(Kth Write)이 수행된다. 이로써, 선택된 워드라인에 연결된 저항성 메모리 셀들에 대한 쓰기 동작이 완료된다.
이후, 디스챠지 구간에서는 워드라인들(WL0~WLm-1) 및 비트라인들(BL0~BLn-1)로 접지 전압이 인가된다.
발명의 저항성 메모리 장치(100)는 쓰기 동작시 도 2에 도시된 바와 같이 각 쓰기 구간에서 비트라인 프리챠지 및 비트라인 셋업이 동시에 수행된다. 이로써, 그 만큼 쓰기 동작시간이 줄어들게 된다.
도 3 내지 도 6는 본 발명의 클러스터 버퍼(130)를 구성하는 쓰기 버퍼에 대한 실시 예들을 보여주는 도면이다.
도 3은 본 발명에 따른 쓰기 버퍼(131)에 대한 제 1 실시 예를 보여주는 도면이다. 도 3을 참조하면, 쓰기 버퍼(131)는 제 1 피모스 트랜지스터(PM1), 제 1 내지 제 6 엔모스 트랜지스터들(NM1~NM6), 및 인버터들(INV1,INV2)을 포함한다.
제 1 피모스 트랜지스터(PM1) 및 제 1 엔모스 트랜지스터(NM1)는 바이어스 노드(BIASN)의 전압을 바이어싱하는데 이용된다. 제 1 피모스 트랜지스터(PM1)는 쓰기 전압 인가 신호(nPRG_Vw)에 응답하여 바이어스 노드(BIASN)에 쓰기 전압(Vwrite)을 제공한다. 제 1 엔모스 트랜지스터(NM1)는 셋업 활성화 신호(SETEN)에 응답하여 바이어스 노드(BIASN)의 전압을 접지시킨다. 여기서 쓰기 전압 인가 신호(nPRG_Vw) 및 셋업 활성화 신호(SETEN)는 제어 로직(140)으로부터 제공될 것이다. 여기서 제어 로직(140)은 본 발명의 저항성 메모리 장치(100)의 내부의 장치들을 전반적으로 제어한다.
제 2 엔모스 트랜지스터(NM2)는 비트라인 선택 신호(BLSi)에 응답하여 비트라인 선택 기능을 수행한다. 여기서 비트 라인 선택 신호(BLSi)는 제어 로직(140)으로부터 제공될 것이다.
제 3 엔모스 트랜지스터(NM3)는 쓰기 활성화 신호(WEN0)에 응답하여 래치된 데이터가 대응하는 비트라인(BL0)을 통하여 저항성 메모리 셀로 전달되도록 한다. 각 쓰기 버퍼들(131)에는 각각 다른 쓰기 활성화 신호들(WEN0~WLNn-1)이제공될 것이다. 특히, 동일한 비트라인 그룹에 속하는 쓰기 버퍼들에는 동일한 쓰기 활성화 신호들이 입력되고, 또한 복수의 비트라인 그룹들이 순차적으로 활성화되도록 쓰기 활성화 신호들이 입력될 것이다. 이러한 쓰기 활성화 신호(WEN0)는 제어 로직(140)으로부터 제공될 것이다.
제 4 및 제 5 엔모스 트랜지스터들(NM4~NM6)은 클러스터 버퍼(130)로 로딩된 데이터가 래치되도록 한다. 예를 들어, 제 1 래치 노드(LATN1)에 데이터를 로딩하고자 할 때에는 제 4 엔모스 트랜지스터(NM4)는 데이터 입력 신호(DI)에 응답하여 턴온되고, 제 6 엔모스 트랜지스터(NM6)는 데이터 활성화 신호(Den)에 응답하여 턴온된다. 또한, 제 2 래치 노드(LATN2)에 데이터를 로딩하고자 할 때에는 제 5 엔모스 트랜지스터(NM5)는 반전 데이터 입력 신호(nDI)에 응답하여 턴온되고, 제 6 엔모스 트랜지스터(NM6)는 데이터 활성화 신호(Den)에 응답하여 턴온된다. 여기서 데 이터 활성화 신호(Den), 데이터 입력 신호(DI), 및 반전 데이터 입력 신호(nDI)는 제어 로직(140)으로부터 제공될 것이다.
제 1 인버터(INV1) 및 제 2 인버터(INV2)는 제 1 래치 노드(LATN1) 및 제 2 래치 노드(LATN2) 사이에 서로 맞물려 연결되어 있으며 클러스터 버퍼(130)로 로딩된 데이터 래치하거나 혹은 저항성 메모리 셀로부터 읽어온 데이터를 래치하는데 이용된다.
도 4는 본 발명에 따른 쓰기 버퍼(132)의 제 2 실시 예를 보여주는 도면이다. 도 4를 참조하면, 쓰기 버퍼(132)는 도 3에 도시된 쓰기 버퍼(131)과 비교할 때 제 2 래치 노드(LATN2)에 래치된 데이터가 '1'일 때 쓰기 동작이 수행되도록 하는 트랜지스터(NM7)를 더 포함한다.
도 5은 본 발명에 따른 쓰기 버퍼(133)의 제 3 실시 예를 보여주는 도면이다. 도 5을 참조하면, 쓰기 버퍼(133)는 도 3에 도시된 쓰기 버퍼(131)과 비교할 때 제 2 래치 노드(LATN2)에 래치된 데이터가 '1'일 때 쓰기 동작이 수행되도록 하는 인버터(INV3)를 더 포함한다.
도 6은 본 발명에 따른 쓰기 버퍼(134)의 제 4 실시 예를 보여주는 도면이다. 도 6을 참조하면, 쓰기 버퍼(134)는 쓰기 동작시 리셋 동작과 셋 동작이 동시에 수행되도록 엔모스 트랜지스터들(NM8,NM9,NM10,NM11)을 포함한다.
도 7 내지 도 9는 본 발명의 클러스터 버퍼(130)를 구성하는 읽기/쓰기 버퍼에 대한 실시 예들을 보여주는 도면이다.
도 7은 본 발명에 따른 읽기/쓰기 버퍼(135)의 제 5 실시 예를 보여주는 도 면이다. 도 7을 참조하면, 읽기/쓰기 버퍼(135)는 도 4에 도시된 쓰기 버퍼(132)에서 읽기 동작시 저항성 메모리 셀로부터 읽은 데이터를 래치하기 위한 엔모스 트랜지스터들(LNM1,LNM2)을 더 포함한다.
도 8은 본 발명에 따른 읽기/쓰기 버퍼(136)의 제 6 실시 예를 보여주는 도면이다. 도 8을 참조하면, 읽기/쓰기 버퍼(136)는 도 5에 도시된 쓰기 버퍼(133)에서 읽기 동작시 저항성 메모리 셀로부터 읽은 데이터를 래치하기 위한 엔모스 트랜지스터들(LNM3,LNM4)을 더 포함한다.
도 9은 본 발명에 따른 읽기/쓰기 버퍼(137)의 제 7 실시 예를 보여주는 도면이다. 도 9를 참조하면, 읽기/쓰기 버퍼(137)는 도 6에 도시된 쓰기 버퍼(134)에서 읽기 동작시 저항성 메모리 셀로부터 읽은 데이터를 래치하기 위한 엔모스 트랜지스터들(LNM5,LNM6)을 더 포함한다.
도 10은 본 발명에 따른 저항성 메모리 장치(100)의 쓰기 동작시 리셋 동작과 셋 동작이 분리되어 수행되는 것을 보여주는 도면이다. 도 10을 참조하면, 본 발명의 저항성 메모리 장치(100)는 쓰기 동작시 K번 리셋 동작을 수행한 뒤에 K번 셋 동작을 수행한다. 여기서 K는 쓰기 동작시 구분된 K개의 비트라인 그룹들(lst BLG ~ Kth BLG)의 개수이다. 본 발명에서는 선택된 워드라인에 연결된 모든 저항성 메모리 셀을 리셋시킨 후에 셋 동작을 수행한다. 각 비트라인 그룹의 리셋 동작 시간이 Treset이므로, 총 리셋 동작 시간은 Treset*K이다. 또한, 각 비트라인 그룹의 셋 동작 시간이 Tset이므로, 총 셋 동작 시간은 Tset*K이다. 따라서, 본 발명에 따른 저항성 메모리 장치(100)의 총 쓰기 동작 시간은 (Treset+Tset)K이다.
도 11은 본 발명에 따른 저항성 메모리 장치(100)의 쓰기 동작시 리셋 동작과 셋 동작이 동시에 수행되는 것을 보여주는 도면이다. 도 11을 참조하면, 쓰기 동작시 비트라인 그룹들(1st BLG ~ Kth BLG) 각각은 리셋 동작과 셋 동작이 동시에 수행되도록 활성화된다. 각 비트라인 그룹의 리셋 동작 시간이 Treset이고 셋 동작 시간이 Tset이다. 따라서 본 발명에 따른 저항성 메모리 장치(100)의 총 쓰기 동작 시간은 Treset*K이다.
도 12는 도 3에 도시된 쓰기 버퍼(131)로 구성된 클러스터 버퍼를 갖는 저항성 메모리 장치의 리셋 동작을 보여주는 도면이다. 도 13은 도 12에 도시된 저항성 메모리 장치의 리셋 동작에 대한 타이밍도이다. 도 14는 본 발명에 따른 저항성 메모리 장치의 리셋 동작을 보여주는 흐름도이다. 도 12 내지 도 14을 참조하면, 저항성 메모리 셀에 대한 리셋 동작은 다음과 같이 수행된다.
로우 디코더(110)는 입력된 로우 어드레스(ADD)를 디코딩하여 리셋 동작이 수행될 워드라인(Sel WL)을 선택한다(S110). 이 후 도 13에 도시된 바와 같이 셋 활성화 신호(SETEN)에 응답하여 각 비트라인 그룹들(1st BLG ~ Kth BLG)이 순차적으로 비트라인 셋업된다(S120). 여기서 리셋 전압(Vreset)을 갖는 셋 활성화 신호(SETEN)는 대응하는 비트라인들 각각이 접지전압에 연결되도록 한다. 즉, 셋 활성화 신호(SETEN)는 비트라인 그룹별로 리셋 시간(Treset) 동안 리셋 전압(Vreset)을 갖는다. 이때, 도 13에 도시된 바와 같이 비트라인 선택 신호(BLSi)는 고전압(Vpp)을 갖고, 쓰기 전압 신호(nPRG_Vw)는 전원전압(VDD)을 갖고, 워드라인 활성화 신호(WEN0~WENn-1)는 접지 전압(0V)를 갖는다.
각 비트라인 그룹의 비트라인 셋업이 완료되면 선택된 워드라인(Sel WL)으로 리셋 전압(Vreset)이 인가되고, 비선택된 워드라인들(Unsel WLs)으로 접지 전압(0V)이 인가된다(S130). 이후 셋 활성화 신호(SETEN)는 선택된 워드라인(Sel WL)에 연결된 저항성 메모리 셀들을 리셋하기 위하여 소정의 리셋 시간(Treset) 동안 활성화된다(S140). 이때 셋 활성화 신호(SETEN)는 복수의 비트라인 그룹들 각각이 순차적으로 활성화되도록 한다. 각 비트라인 그룹들이 순차적으로 활성화되어 리셋 동작이 완료되면, 모든 워드라인들(WL0~WLm-1) 및 모든 비트라인들(BL0~BLn-1)이 접지 전압(0V)에 연결되도록 리커버리 동작이 수행된다(S150).
도 15는 도 3에 도시된 쓰기 버퍼(131)로 구성된 클러스터 버퍼를 갖는 저항성 메모리 장치의 셋 동작을 보여주기 도면이다. 도 16는 도 15에 도시된 저항성 메모리 장치의 셋 동작에 대한 타이밍도이다. 도 17은 본 발명에 따른 저항성 메모리 장치의 셋 동작을 보여주는 흐름도이다. 도 15 내지 도 17를 참조하면, 본 발명의 셋 동작은 다음과 같이 수행된다.
쓰기 동작시 외부로부터 입력된 데이터는 클러스터 버퍼(130)에 로딩된다(S210). 즉, 입력된 데이터는 데이터 활성화 신호(Den)에 응답하여 쓰기 버퍼(131)에 래치된다. 이후, 모든 비트라인들(BL0~BLn-1) 및 선택된 워드라인(Sel WL)이 셋 전압(Vset)으로 프리챠지된다(S220). 이때 비선택된 워드라인(Unsel WLs)으로는 접지 전압(0V)이 인가된다. 이후, 비트라인 그룹들(1st BLG ~ Kth BLG)이 순차적으로 활성화된다.
예를 들어, 도 13에 도시된 바와 같이, 워드라인 활성화 신호들(WEN0~WENn- 1)은 비트라인 그룹별로 셋업 시간(Tset) 동안 전압(Vset-Vth)을 갖는다. 따라서, 각 비트라인 그룹별로 쓰기 버퍼에 래치된 데이터에 따라 비트라인 셋업이 수행된다(S230). 여기서 셋 동작 수행될 저항성 메모리 셀에 연결된 비트라인으로는 접지전압(0V)이 인가되고, 셋 동작이 수행되지 않을 저항성 메모리 셀에 연결된 비트라인으로는 프로팅 상태의 프리챠지 전압(Vset)이 유지된다.
비트라인 셋업이 수행된 비트라인 그룹들로 셋업 시간(Tset) 동안 래치된 데이터에 대응하는 전압이 인가됨으로 셋업 동작이 수행된다(S240). 이후 제어 로직(도시되지 않음)은 모든 비트라인 그룹들에 대한 셋업 동작이 수행되었는지를 판별한다(S250).
만약, 모든 비트라인 그룹들에 대한 셋업 동작이 수행되지 않았다면, 다음 비트라인 그룹에 속하는 비트라인들이 프리챠지 된다(S260). 이후로는 S230 단계 이하가 진행된다. 만약, 모든 비트라인 그룹들에 대한 셋업 동작이 수행되었다면, 모든 워드라인들(WL0~WLm-1) 및 모든 비트라인들(BL0~BLn-1)에 접지 전압(0V)이 연결되도록 리커버리 동작이 수행된다(S260). 이로써, 저항성 메모리 장치의 셋업 동작이 완료된다.
도 18는 본 발명에 따른 저항성 메모리 장치를 갖는 메모리 카드(10)를 보여주는 도면이다. 도 18을 참조하면, 메모리 카드(10)는 도 1에 도시된 구성과 실질적으로 동일하게 구성된 저항성 메모리 장치(12) 및 저항성 메모리 장치(12)를 제어하는 메모리 제어기(14)를 포함한다. 이러한 메모리 카드(10)는 디지털 카메라, PDA, 휴대용 오디오 장치, 휴대폰, 그리고 개인 컴퓨터와 같은 디지털 장치들과 더 불어 정보를 저장하기/읽기 위해 사용된다. 이러한 디지털 장치들은 클러스터 단위로 데이터가 처리되며, 본 발명의 메모리 카드(10)도 클러스터 단위로 데이터가 처리된다.
도 19은 본 발명에 따른 저항성 메모리 장치를 갖는 메모리 시스템(20)을 보여주는 블록도이다. 도 19을 참조하면, 메모리 시스템(20)은 버스(21)에 전기적으로 연결된 중앙처리장치(22), 에스램(24), 메모리 제어기(26) 및 저항성 메모리 장치(28)를 포함한다. 여기서 저항성 메모리 장치(28)는 도 1 에 도시된 것들과 실질적으로 동일하게 구성될 것이다. 저항성 메모리 장치(28)에는 중앙처리장치(22)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 메모리 제어기(26)를 통해 저장될 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(20)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 인가될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리 장치를 사용하는 SSD(Solid State Drive/Disk)로 구성될 수도 있다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 저항성 메모리 장치에 대한 실시 예를 보여주는 도면이다.
도 2는 본 발명의 저항성 메모리 장치의 쓰기 동작을 보여주는 개략적인 타이밍 도이다.
도 3은 본 발명에 따른 쓰기 버퍼의 제 1 실시 예를 보여주는 도면이다.
도 4는 본 발명에 따른 쓰기 버퍼의 제 2 실시 예를 보여주는 도면이다.
도 5는 본 발명에 따른 쓰기 버퍼의 제 3 실시 예를 보여주는 도면이다.
도 6은 본 발명에 따른 쓰기 버퍼의 제 4 실시 예를 보여주는 도면이다.
도 7은 본 발명에 따른 읽기/쓰기 버퍼의 제 5 실시 예를 보여주는 도면이다.
도 8은 본 발명에 따른 읽기/쓰기 버퍼의 제 6 실시 예를 보여주는 도면이다.
도 9는 본 발명에 따른 읽기/쓰기 버퍼의 제 7 실시 예를 보여주는 도면이다.
도 10은 본 발명에 따른 저항성 메모리 장치의 쓰기 동작시 리셋 동작과 셋 동작이 분리되어 수행되는 것을 보여주는 도면이다.
도 11은 본 발명에 따른 저항성 메모리 장치의 쓰기 동작시 리셋 동작과 셋 동작이 동시에 수행되는 것을 보여주는 도면이다.
도 12는 도 3에 도시된 쓰기 버퍼로 구성된 클러스터 버퍼를 갖는 저항성 메 모리 장치의 리셋 동작을 보여주는 도면이다.
도 13은 도 12에 도시된 저항성 메모리 장치의 리셋 동작에 대한 타이밍도이다.
도 14는 본 발명에 따른 저항성 메모리 장치의 리셋 동작을 보여주는 흐름도이다.
도 15는 도 3에 도시된 쓰기 버퍼로 구성된 클러스터 버퍼를 갖는 저항성 메모리 장치의 셋 동작을 보여주기 도면이다.
도 16는 도 15에 도시된 저항성 메모리 장치의 셋 동작에 대한 타이밍도이다.
도 17은 본 발명에 따른 저항성 메모리 장치의 셋 동작을 보여주는 흐름도이다.
도 18는 본 발명에 따른 저항성 메모리 장치를 갖는 메모리 카드를 보여주는 도면이다.
도 19은 본 발명에 따른 저항성 메모리 장치를 갖는 메모리 시스템을 보여주는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
100: 저항성 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 클러스터 버퍼
140: 제어 로직 131~134: 쓰기 버퍼
135~137: 읽기/쓰기 버퍼 1st BLG ~Kth BLG: 비트라인 그룹

Claims (10)

  1. 저항성 메모리 장치의 쓰기 방법에 있어서:
    복수의 워드라인들 및 복수의 비트라인들을 프리챠지하는 단계;
    상기 복수의 워드라인들은 복수의 비트라인 그룹들로 구분되고, 상기 복수의 비트라인 그룹들 각각을 순차적으로 비트라인 셋업하는 단계; 및
    상기 복수의 워드라인들 중 선택된 워드라인으로 쓰기 전압을 인가하는 단계를 포함하는 쓰기 방법.
  2. 제 1 항에 있어서,
    상기 복수의 비트라인 그룹들 중 제 1 비트라인 그룹에 대응하는 저항성 메모리 셀들에 대한 쓰기 동작이 완료된 후, 상기 복수의 비트라인 그룹들 중 제 2 비트라인 그룹에 대응하는 저항성 메모리 셀들에 대한 쓰기 동작을 수행할 때 상기 제 1 비트라인 그룹에 속하는 비트라인들을 프리챠지하면서 동시에 제 2 비트라인 그룹에 속하는 비트라인들을 셋업하는 것을 특징으로 하는 쓰기 방법.
  3. 제 1 항에 있어서,
    상기 저항성 메모리 장치는 쓰기 동작시 리셋 동작과 셋 동작을 분리해서 수행하는 것을 특징으로 하는 쓰기 방법.
  4. 제 3 항에 있어서,
    상기 리셋 동작은 상기 선택된 워드라인에 연결된 모든 저항성 메모리 셀들에 수행되고, 상기 복수의 비트라인 그룹별로 순차적으로 수행되는 것을 특징으로 하는 쓰기 방법.
  5. 제 4 항에 있어서,
    상기 셋 동작은 상기 리셋 동작이 수행된 상기 선택된 워드라인에 연결된 모든 저항성 메모리 셀들에 입력 데이터에 따라 선별적으로 수행되고, 상기 복수의 비트라인 그룹별로 순차적으로 수행되는 것을 특징으로 하는 쓰기 방법.
  6. 제 1 항에 있어서,
    상기 저항성 메모리 장치는 쓰기 동작시 리셋 동작과 셋 동작을 동시에 수행하는 것을 특징으로 하는 쓰기 방법.
  7. 제 1 항에 있어서,
    상기 입력된 데이터는 클러스터 단위인 것을 특징으로 하는 쓰기 방법.
  8. 복수의 워드라인들과 복수의 비트라인들이 교차된 곳에 배치된 복수의 저항성 메모리 셀들을 갖는 메모리 셀 어레이;
    입력 어드레스를 디코딩하여 워드라인을 선택하는 로우 디코더;
    쓰기 동작시 입력된 데이터를 임시로 저장하거나 읽기 동작시 상기 메모리 셀 어레이로부터 읽혀진 데이터를 임시로 저장하는 클러스터 버퍼; 및
    쓰기 동작시 상기 복수의 워드라인들 및 복수의 비트라인들이 프리챠지된 후, 선택된 워드라인으로 쓰기 전압이 인가되고, 비트라인 그룹 단위로 순차적으로 비트라인 셋업이 수행되도록 상기 로우 디코더 및 상기 클러스터 버퍼를 제어하는 제어 로직을 포함하는 저항성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 클러스터 버퍼는 상기 복수의 비트라인들 각각에 연결되는 쓰기 버퍼들을 포함하되,
    상기 쓰기 버퍼들 각각은 쓰기 동작시 리셋 동작과 셋 동작에 대응하는 데이터를 래치하기 위한 래치를 포함하는 저항성 메모리 장치.
  10. 제 8 항에 있어서,
    상기 저항성 메모리 셀들 각각은,
    결정 상태 혹은 비정질 상태에 따라 서로 다른 2개의 저항값을 갖는 상변화 물질을 갖는 가변 저항 소자; 및
    상기 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140028738A (ko) * 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8000127B2 (en) * 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
US9570164B2 (en) * 2011-08-24 2017-02-14 Rambus Inc. System and method for performing memory operations on RRAM cells
KR20130058533A (ko) * 2011-11-25 2013-06-04 에스케이하이닉스 주식회사 상 변화 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR20130092930A (ko) * 2012-02-13 2013-08-21 에스케이하이닉스 주식회사 가변 저항 메모리 소자, 이의 제조 방법 및 이의 구동 방법
WO2014055687A1 (en) * 2012-10-05 2014-04-10 Hitachi Chemical Co., Ltd. Urine exosome mrnas and methods of using same to detect diabetic nephropathy
US9662649B2 (en) 2013-05-06 2017-05-30 Hitachi Chemical Company America, Ltd. Devices and methods for capturing target molecules
KR102142590B1 (ko) * 2014-06-16 2020-08-07 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법
KR102151183B1 (ko) * 2014-06-30 2020-09-02 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법
US10266895B2 (en) 2014-11-05 2019-04-23 Hitachi Chemical Company Ltd. Exosomes and microvesicles in intestinal luminal fluids and stool and use of same for the assessment of inflammatory bowel disease
US11028443B2 (en) 2015-08-31 2021-06-08 Showa Denko Materials Co., Ltd. Molecular methods for assessing urothelial disease
US9899082B2 (en) * 2016-03-03 2018-02-20 Toshiba Memory Corporation Semiconductor memory device
KR102697452B1 (ko) 2016-11-22 2024-08-21 삼성전자주식회사 비휘발성 메모리 장치
US10650889B1 (en) * 2018-12-14 2020-05-12 Samsung Electronics Co., Ltd. Energy efficient phase change random access memory cell array write via controller-side aggregation management
KR20220039203A (ko) 2020-09-22 2022-03-29 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7889544B2 (en) 2004-04-05 2011-02-15 Super Talent Electronics, Inc. High-speed controller for phase-change memory peripheral device
US6396764B1 (en) * 2000-11-16 2002-05-28 Silicon Aquarius, Inc. Segmented memory architecture and systems and methods using the same
JP4192060B2 (ja) 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
KR100587702B1 (ko) 2004-07-09 2006-06-08 삼성전자주식회사 피크 전류의 감소 특성을 갖는 상변화 메모리 장치 및그에 따른 데이터 라이팅 방법
US7460389B2 (en) * 2005-07-29 2008-12-02 International Business Machines Corporation Write operations for phase-change-material memory
KR100674992B1 (ko) 2005-09-08 2007-01-29 삼성전자주식회사 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
JP2007234133A (ja) 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路システム
KR100843144B1 (ko) * 2006-12-20 2008-07-02 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
JP2009117003A (ja) * 2007-11-09 2009-05-28 Toshiba Corp 不揮発性メモリ装置のデータ読み出し方法
US8040719B2 (en) * 2008-11-26 2011-10-18 Samsung Electronics Co., Ltd. Nonvolatile memory devices having bit line discharge control circuits therein that provide equivalent bit line discharge control
JP4861444B2 (ja) * 2009-03-16 2012-01-25 株式会社東芝 可変抵抗素子のフォーミング方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140028738A (ko) * 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법

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