KR20100002674A - Method for manufacturing semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to form a bottom electrode without damage to the bottom electrode by forming a etch stop layer and a top insulating layer. CONSTITUTION: In a method for manufacturing a semiconductor device, a bottom insulating layer(210) is formed in on a semiconductor substrate. A bottom insulating layer is etched, and a bottom electrode contact plug is formed. The bottom insulating layer is etched-back and the top and upper part of the lower electrode contact plug is exposed. The etch stopping layer and the upper insulating layer(240) are formed on the whole surface including the lower electrode contact plug. The upper insulating layer and etch stop layer are etched and the lower electrode contact plug is exposed to the outside. The bottom electrode(260) is formed in the bottom electrode.

Description

반도체 소자의 형성 방법{Method for Manufacturing Semiconductor Device}Method for Forming Semiconductor Device {Method for Manufacturing Semiconductor Device}

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.1A to 1E are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.2A to 2F are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 기판상에 형성된 하부 절연막을 식각하여 하부 전극 콘택 플러그를 형성한 후, 하부 절연막을 에치백하여 하부 전극 콘택 플러그의 상부 및 측면 상부를 일부 노출시키고, 전체 표면상에 식각 정지막 및 상부 절연막을 형성한 후, 하부 전극을 형성함으로써, 하부 절연막의 손상 없이 하부 전극을 형성할 수 있는 기술을 개시한다. The present invention relates to a method of forming a semiconductor device. After etching a lower insulating film formed on a semiconductor substrate to form a lower electrode contact plug, the lower insulating film is etched back to partially expose the upper and side surfaces of the lower electrode contact plug. By forming an etch stop film and an upper insulating film on the entire surface, and then forming a lower electrode, a technique of forming the lower electrode without damaging the lower insulating film is disclosed.

현재 반도체 소자의 메모리 소자 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. As the demand for memory devices in semiconductor devices soars, various technologies for obtaining high capacity capacitors have been proposed.

캐패시터는 저장 전극용 하부 전극과 플레이트 전극용 상부 전극 사이에 유전체막이 개재된 구조를 가진다. The capacitor has a structure in which a dielectric film is interposed between the lower electrode for the storage electrode and the upper electrode for the plate electrode.

캐패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다. The capacitance of the capacitor is proportional to the electrode surface area and the dielectric constant of the dielectric film, and inversely proportional to the spacing between the electrodes, that is, the thickness of the dielectric film.

따라서, 정전용량이 높은 캐패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 개발되었다. Therefore, a method of using a dielectric film having a high dielectric constant, a method of reducing the thickness of the dielectric film, a method of increasing the lower electrode surface area, or a method of reducing the distance between electrodes has been developed to manufacture a capacitor having high capacitance.

하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 충분한 정전용량을 확보할 수 있는 캐패시터를 제조하는 것이 더욱 어려워지고 있다. However, as device size gradually decreases due to an increase in the degree of integration of semiconductor memory devices, it becomes more difficult to manufacture capacitors capable of securing sufficient capacitance.

이에, 하부 전극의 구조를 개선하는 연구가 지속적으로 이루어지고 있으며, 그 해결책으로, 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 캐패시터가 개발되었다. Accordingly, researches to improve the structure of the lower electrode have been continuously conducted, and as a solution thereof, a concave type or a cylinder type capacitor having a three-dimensional structure has been developed.

최근에는 내부 면적만 노드 면적으로 사용하는 콘케이브형 캐패시터보다는 내부 면적은 물론 외부 면적까지도 노드 면적으로 사용하는 실린더형 캐패시터를 더욱 선호하는 추세이다. Recently, cylindrical capacitors that use not only internal areas but also external areas as node areas are more preferred than concave capacitors using only internal areas as node areas.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도이다. 1A to 1E are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(100)상에 하부 절연막(110)을 형성한다.Referring to FIG. 1A, a lower insulating layer 110 is formed on a semiconductor substrate 100.

다음에는, 하부 절연막(110) 상에 감광막을 형성한 후, 하부 전극 콘택 플러그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. Next, after the photoresist film is formed on the lower insulating film 110, a photoresist pattern (not shown) is formed by an exposure and development process using a lower electrode contact plug mask.

그 다음에는, 감광막 패턴을 마스크로 하부 절연막(110)을 식각하여 하부 전 극 콘택 플러그(120)를 형성한다.Next, the lower insulating layer 110 is etched using the photoresist pattern as a mask to form the lower electrode contact plug 120.

도 1b를 참조하면, 감광막 패턴을 제거한 후, 하부 전극 콘택 플러그(120)를 포함한 전체 표면상에 식각 정지막(130)을 형성한다.Referring to FIG. 1B, after removing the photoresist pattern, an etch stop layer 130 is formed on the entire surface including the lower electrode contact plug 120.

도 1c를 참조하면, 식각 정지막(130) 상에 상부 절연막(140)을 형성한다.Referring to FIG. 1C, an upper insulating layer 140 is formed on the etch stop layer 130.

도 1d를 참조하면, 상부 절연막(140) 상에 감광막을 형성한다.Referring to FIG. 1D, a photosensitive film is formed on the upper insulating film 140.

다음에는, 하부 전극 영역 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.Next, a photosensitive film pattern (not shown) is formed by an exposure and development process using a lower electrode region mask.

그 다음에는, 감광막 패턴을 마스크로 상부 절연막(140) 및 식각 정지막(130)을 식각하여 하부 전극 콘택 플러그(120)를 노출시키는 하부 전극 영역(150)을 형성한다.Next, the upper insulating layer 140 and the etch stop layer 130 are etched using the photoresist pattern as a mask. The lower electrode region 150 exposing the lower electrode contact plug 120 is formed.

도 1e를 참조하면, 하부 전극 영역(도 1d의 150)을 포함한 전체 표면상에 도전층(미도시)을 형성한 후, 평탄화 식각하여 상부 절연막(140)을 노출시키며 하부 전극(160)을 형성한다.Referring to FIG. 1E, a conductive layer (not shown) is formed on the entire surface including the lower electrode region 150 (in FIG. 1D), and then planarized to expose the upper insulating layer 140 to form the lower electrode 160. do.

이후, 하부 전극(160) 상에 유전막(미도시) 및 상부 전극(미도시)을 형성하여 캐패시터를 완성한다.Thereafter, a dielectric film (not shown) and an upper electrode (not shown) are formed on the lower electrode 160 to complete the capacitor.

상기 종래 기술에 따른 반도체 소자의 형성 방법은, 하부 전극 콘택 플러그(120)를 노출시키는 하부 전극 영역(150)을 형성하기 위해 상부 절연막(140) 및 식각정지막(130)을 식각할 때 하부 절연막(110)이 손상 받게 되고, 이후, 도전층이 고르게 증착되지 못하여 상부 절연막(140) 제거 시, 하부 전극 영역(150)과 데미지를 받은 하부 절연막(110) 사이의 공간으로 식각 용액이 스며들어 하부 층에 손상 을 입히며 전체적인 생산성 손실 및 원가 문제를 발생시킨다.In the method of forming a semiconductor device according to the related art, the lower insulating layer is formed when the upper insulating layer 140 and the etch stop layer 130 are etched to form the lower electrode region 150 exposing the lower electrode contact plug 120. Since the conductive layer 110 is damaged and the conductive layer is not evenly deposited, the etching solution penetrates into the space between the lower electrode region 150 and the damaged lower insulating layer 110 when the upper insulating layer 140 is removed. It damages the floors and leads to an overall loss of productivity and cost problems.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 기판상에 형성된 하부 절연막을 식각하여 하부 전극 콘택 플러그를 형성한 후, 하부 절연막을 에치백하여 하부 전극 콘택 플러그의 상부 및 측면 상부를 일부 노출시키고, 전체 표면상에 식각 정지막 및 상부 절연막을 형성한 후, 하부 전극을 형성함으로써, 하부 절연막의 손상 없이 하부 전극을 형성할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.The present invention relates to a method of forming a semiconductor device. After etching a lower insulating film formed on a semiconductor substrate to form a lower electrode contact plug, the lower insulating film is etched back to partially expose the upper and side surfaces of the lower electrode contact plug. It is an object of the present invention to provide a method of forming a semiconductor device capable of forming a lower electrode without damaging the lower insulating film by forming an etch stop film and an upper insulating film on the entire surface and then forming a lower electrode.

본 발명에 따른 반도체 소자의 형성 방법은, The method for forming a semiconductor device according to the present invention,

반도체 기판상에 하부 절연막을 형성하는 단계와,Forming a lower insulating film on the semiconductor substrate;

상기 하부 절연막을 식각하여 하부 전극 콘택 플러그를 형성하는 단계와,Etching the lower insulating film to form a lower electrode contact plug;

상기 하부 절연막을 에치백하여 상기 하부 전극 콘택 플러그의 상부 및 측면 상부를 노출시키는 단계와,Etching back the lower insulating film to expose upper and side surfaces of the lower electrode contact plug;

상기 하부 전극 콘택 플러그를 포함한 전체 표면상에 식각정지막 및 상부 절연막을 형성하는 단계와,Forming an etch stop film and an upper insulating film on the entire surface including the lower electrode contact plug;

상기 상부 절연막 및 식각 정지막을 식각하여 상기 하부 전극 콘택 플러그를 노출시키는 하부 전극 영역을 형성하는 단계 및Etching the upper insulating layer and the etch stop layer to form a lower electrode region exposing the lower electrode contact plug; and

상기 하부 전극 영역에 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.And forming a lower electrode in the lower electrode region.

여기서, 상기 식각 정지막은 질화막으로 형성하는 것과,Here, the etching stop film is formed of a nitride film,

상기 하부 절연막 및 상기 상부 절연막은 산화막으로 형성하는 것과,The lower insulating film and the upper insulating film are formed of an oxide film;

아울러, 상기 하부 전극을 형성하는 단계는,In addition, the forming of the lower electrode,

상기 하부 전극 영역을 포함한 전체 표면상에 도전층을 형성하는 단계 및Forming a conductive layer on the entire surface including the lower electrode region; and

상기 도전층을 평탄화 식각하여 상기 상부 절연막을 노출시키는 단계를 더 포함하는 것을 특징으로 한다.And planarizing etching the conductive layer to expose the upper insulating layer.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and where it is mentioned that the layer is on another layer or substrate, it may be formed directly on another layer or substrate, or A third layer may be interposed between them.

또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.Also, the same reference numerals throughout the specification represent the same components.

도 2a 내지 도 2f는 본 발명에 따라 형성된 반도체 소자를 도시한 단면도이다.2A through 2F are cross-sectional views illustrating semiconductor devices formed in accordance with the present invention.

도 2a를 참조하면, 반도체 기판(200)상에 하부 절연막(210)을 형성한다.Referring to FIG. 2A, a lower insulating film 210 is formed on the semiconductor substrate 200.

이때, 하부 절연막(210)은 산화막(Oxide)으로 형성하는 것이 바람직하다.At this time, the lower insulating film 210 is preferably formed of an oxide (Oxide).

다음에는, 하부 절연막(210) 상에 감광막을 형성한 후, 하부 전극 콘택 플러 그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.Next, after the photoresist film is formed on the lower insulating film 210, a photoresist pattern (not shown) is formed by an exposure and development process using a lower electrode contact plug mask.

그 다음에는, 감광막 패턴을 마스크로 하부 절연막(210)을 식각하여 하부 전극 콘택 플러그(220)를 형성한다.Next, the lower insulating layer 210 is etched using the photoresist pattern as a mask to form the lower electrode contact plug 220.

도 2b를 참조하면, 하부 전극 콘택 플러그(220) 주위의 하부 절연막(210)은 에치백(Etchback) 공정을 이용하여 하부 전극 콘택 플러그(220)의 상부 및 측면 상부를 일부 노출되도록 식각된다.Referring to FIG. 2B, the lower insulating layer 210 around the lower electrode contact plug 220 is etched to partially expose the upper part and the upper side of the lower electrode contact plug 220 by using an etchback process.

도 2c를 참조하면, 노출된 하부 전극 콘택 플러그(220)의 측면을 포함한 전체 표면상에 식각 정지막(230)을 형성한다.Referring to FIG. 2C, an etch stop layer 230 is formed on the entire surface including the exposed side of the lower electrode contact plug 220.

이때, 식각 정지막(230)은 질화막(Nitride)으로 형성하는 것이 바람직하다.In this case, the etch stop layer 230 may be formed of a nitride layer.

도 2d를 참조하면, 식각 정지막(230) 상에 상부 절연막(240)을 형성한다.Referring to FIG. 2D, an upper insulating layer 240 is formed on the etch stop layer 230.

이때, 상부 절연막(240)은 산화막(Oxide)으로 형성하는 것이 바람직하다.At this time, the upper insulating film 240 is preferably formed of an oxide (Oxide).

다음에는, 상부 절연막(240) 상에 감광막을 형성한 후, 하부 전극 영역 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.Next, after the photoresist film is formed on the upper insulating film 240, a photoresist pattern (not shown) is formed by an exposure and development process using a lower electrode region mask.

도 2e를 참조하면, 감광막 패턴을 마스크로 상부 절연막(240)을 식각하여 하부 전극 콘택 플러그(220)를 노출시키는 하부 전극 영역(250)을 형성한다.Referring to FIG. 2E, the upper insulating layer 240 is etched using the photoresist pattern as a mask to form the lower electrode region 250 exposing the lower electrode contact plug 220.

이때, 상기와 같은 방법으로 형성된 하부 전극 영역(250)을 형성하기 위한 상부 절연막(240) 식각 공정 시 하부 절연막(210)이 노출되지 않으며, 이후 상부 절연막(240)을 제거하기 위해 사용되는 식각 용액은 하부 절연막(210)과 접촉되지 않아 하부 층과의 손상을 일으키지 않는다.At this time, the lower insulating film 210 is not exposed during the etching process of the upper insulating film 240 for forming the lower electrode region 250 formed as described above, and then the etching solution used to remove the upper insulating film 240. The silver is not in contact with the lower insulating layer 210 and does not cause damage to the lower layer.

도 2f를 참조하면, 하부 전극 영역(도 2e의 250)을 포함한 전체 표면상에 도 전층(미도시)을 형성한 후, 평탄화 식각하여 상부 절연막(240)을 노출시키며 하부 전극(260)을 형성한다.Referring to FIG. 2F, after forming a conductive layer (not shown) on the entire surface including the lower electrode region 250 of FIG. 2E, planarization etching exposes the upper insulating layer 240 to form the lower electrode 260. do.

이후, 하부 전극(260) 상에 유전막(미도시) 및 상부 전극(미도시)을 형성하여 캐패시터를 완성한다.Thereafter, a dielectric film (not shown) and an upper electrode (not shown) are formed on the lower electrode 260 to complete the capacitor.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 기판상에 형성된 하부 절연막을 식각하여 하부 전극 콘택 플러그를 형성한 후, 하부 절연막을 에치백하여 하부 전극 콘택 플러그의 상부 및 측면 상부를 일부 노출시키고, 전체 표면상에 식각 정지막 및 상부 절연막을 형성한 후, 하부 전극을 형성함으로써, 하부 절연막의 손상 없이 하부 전극을 형성할 수 있는 효과를 제공한다.      The present invention relates to a method of forming a semiconductor device. After etching a lower insulating film formed on a semiconductor substrate to form a lower electrode contact plug, the lower insulating film is etched back to partially expose the upper and side surfaces of the lower electrode contact plug. After forming the etch stop film and the upper insulating film on the entire surface, and forming the lower electrode, it provides an effect that can form the lower electrode without damaging the lower insulating film.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.     In addition, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (4)

반도체 기판상에 하부 절연막을 형성하는 단계;Forming a lower insulating film on the semiconductor substrate; 상기 하부 절연막을 식각하여 하부 전극 콘택 플러그를 형성하는 단계;Etching the lower insulating film to form a lower electrode contact plug; 상기 하부 절연막을 에치백하여 상기 하부 전극 콘택 플러그의 상부 및 측면 상부를 노출시키는 단계;Etching back the lower insulating film to expose upper and side surfaces of the lower electrode contact plug; 상기 하부 전극 콘택 플러그를 포함한 전체 표면상에 식각정지막 및 상부 절연막을 형성하는 단계;Forming an etch stop layer and an upper insulating layer on the entire surface including the lower electrode contact plug; 상기 상부 절연막 및 식각 정지막을 식각하여 상기 하부 전극 콘택 플러그를 노출시키는 하부 전극 영역을 형성하는 단계; 및Etching the upper insulating layer and the etch stop layer to form a lower electrode region exposing the lower electrode contact plug; And 상기 하부 전극 영역에 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. Forming a lower electrode in the lower electrode region. 제 1 항에 있어서,The method of claim 1, 상기 식각 정지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The etching stop film is a method of forming a semiconductor device, characterized in that formed by the nitride film. 제 1 항에 있어서,The method of claim 1, 상기 하부 절연막 및 상기 상부 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.And the lower insulating film and the upper insulating film are formed of an oxide film. 제 1 항에 있어서,The method of claim 1, 상기 하부 전극을 형성하는 단계는,Forming the lower electrode, 상기 하부 전극 영역을 포함한 전체 표면상에 도전층을 형성하는 단계; 및Forming a conductive layer on the entire surface including the lower electrode region; And 상기 도전층을 평탄화 식각하여 상기 상부 절연막을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And planarizing etching the conductive layer to expose the upper insulating layer.
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