KR100475882B1 - Planarization method of semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 60
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000002184 metal Substances 0.000 claims abstract description 47
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 44
- 239000010410 layer Substances 0.000 claims abstract description 35
- 239000011229 interlayer Substances 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 19
- 230000002093 peripheral effect Effects 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000009413 insulation Methods 0.000 claims abstract description 3
- 239000003990 capacitor Substances 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims 1
- 238000007517 polishing process Methods 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 2
- 238000001465 metallisation Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 평탄화 방법에 관한 것으로서, 반도체 소자를 구성하기 위한 여러 요소가 형성된 기판이 제공되고, 셀 지역과 주변 지역에 단차가 생기는 단계와; 제 1 감광막을 이용하여 셀 지역 및 주변 지역을 1차 평탄화하는 단계와; 상기 전체 상부면에 제 2 감광막, 제 1 희생 절연막 및 제 3 감광막을 순차적으로 형성한 후, 주변 지역에 메탈 콘택홀을 형성하되 상기 메탈 콘택홀을 형성하기 위한 식각 공정이 진행되는 동안 상기 제 3 감광막 및 제 1 희생 절연막이 자연 제거되는 단계와; 상기 제 2 및 제 1 감광막을 제거한 후, 메탈라인을 형성하는 단계와; 상기 전체 상부면에 금속 층간 절연막을 증착한 후, 제 4 감광막을 이용하여 상기 셀 지역 및 주변 지역간을 2차 평탄화하는 단계와; 상기 전체 상부면에 제 5 감광막, 제 2 희생 절연막 및 제 6 감광막을 순차적으로 형성한 후, 셀 지역의 메탈라인을 노출시키되 상기 메탈라인 부분을 노출시키기 위한 식각 공정이 진행되는 동안 상기 제 6 감광막 및 제 2 희생 절연막이 자연 제거되는 단계; 상기 제 5 감광막을 식각 마스크로 하여 셀 지역의 노출된 메탈라인을 제거한 후, 주변 지역의 상기 제 5 및 제 4 감광막을 제거하는 단계를 포함하여 이루어지며, 공정 여유도를 증가시키고, 콘택 저항의 증가를 방지하며 접합 지역의 누설 전류 특성 악화를 방지할 수 있는 반도체 소자의 평탄화 방법에 관한 것이다.The present invention relates to a planarization method of a semiconductor device, comprising: providing a substrate on which various elements for constituting a semiconductor device are formed, and generating a step in a cell region and a peripheral region; First planarizing the cell region and the surrounding region using the first photoresist film; After sequentially forming the second photoresist film, the first sacrificial insulating film, and the third photoresist film on the entire upper surface, a metal contact hole is formed in a peripheral area, and the third process is performed during the etching process for forming the metal contact hole. Removing the photoresist film and the first sacrificial insulating film naturally; Removing the second and first photoresist layers, and then forming metal lines; Depositing a metal interlayer insulating film on the entire upper surface, and then second planarizing between the cell region and the peripheral region by using a fourth photosensitive film; The fifth photoresist layer, the second sacrificial insulation layer and the sixth photoresist layer are sequentially formed on the entire upper surface, and the metal photoresist of the cell region is exposed, while the etching process for exposing the metal line portion is performed. And naturally removing the second sacrificial insulating film; Removing the exposed metal lines in the cell region using the fifth photoresist as an etch mask, and then removing the fifth and fourth photoresist in the peripheral region, increasing process margin, and increasing contact resistance. The present invention relates to a planarization method of a semiconductor device capable of preventing an increase and preventing deterioration of leakage current characteristics of a junction region.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세히는 사진 감광막을 일정 두께 이상 증착한 후 전면 식각하여 셀 지역과 주변 회로 지역의 평탄화를 이루어 공정 여유도를 증가시키고, 콘택 저항의 증가를 방지하며 접합 지역의 누설 전류 특성 악화를 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 평탄화 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, a photoresist film is deposited over a predetermined thickness and then etched to form a planarization of a cell region and a peripheral circuit region, thereby increasing process margin and preventing an increase in contact resistance. In addition, the present invention relates to a planarization method of a semiconductor device capable of preventing deterioration of leakage current characteristics in a junction region, thereby improving reliability of the device.
반도체 소자의 집적도가 증가함에 따라 도전체와 콘택홀 자체의 크기와 간격이 감소되어 캐패시터(capacitor)도 일정한 축전 용량을 얻기 위해서는 캐패시터의 면적을 증가시키는 것이 필요한데, 이를 위하여 캐패시터의 높이가 증가한다. 증가된 캐패시터의 높이는 캐패시터가 있는 셀 지역(cell region)과 캐패시터가 없는 주변 지역(peri region) 간에 단차를 증가시켜 노광 장비의 초점 심도(DOF; depth of focus)보다 더 커진 단차와 단차가 있는 지역에서 일정하지 않은 마스크 공정의 공정 여유도를 크게 감소시킨다. 이를 해결하기 위해, 캐패시터를 형성한 후 층간 절연막을 일정 두께 이상 두껍게 증착하고 기계적 화학적 연마(CMP) 공정 등으로 평탄화를 시키는 방법은 메탈 콘택홀의 깊이가 증가하여 메탈 콘택홀의 식각 공정과 메탈 콘택홀을 메탈로 채우는 메탈 증착 공정의 공정 여유도를 크게 감소시키는 문제점이 있다.As the degree of integration of semiconductor devices increases, the size and spacing of the conductors and the contact holes themselves are reduced, so that the capacitors also need to increase the area of the capacitors in order to obtain a constant capacitance, which increases the height of the capacitors. Increased capacitor height increases the step between the cell region with the capacitor and the peri region without the capacitor, resulting in areas with steps and steps that are larger than the depth of focus of the exposure equipment. This greatly reduces the process margin of the non-uniform mask process. In order to solve this problem, after the capacitor is formed, the interlayer insulating film is deposited thicker than a predetermined thickness and planarized by a mechanical chemical polishing (CMP) process, etc., so that the depth of the metal contact hole is increased so that the etching process of the metal contact hole and the metal contact hole are performed. There is a problem of greatly reducing the process margin of the metal deposition process filled with metal.
도 1은 종래 반도체 소자의 평탄화 방법을 설명하기 위해 도시된 단면도이다.1 is a cross-sectional view illustrating a conventional planarization method of a semiconductor device.
반도체 기판(1)상에 게이트 전극(11), 제 1 층간 절연막(21), 비트라인(12), 제 2 층간 절연막(22), 전하 저장 전극(13) 그리고 상부 전극(14)으로 이루어진 반도체 소자의 셀 지역(cell region)과 주변 지역(peri region)을 형성한다. 상기 전체 구조상에 제 3 층간 절연막(23)을 증착한 후 메탈 콘택홀(51)과 메탈라인(52)을 형성한다.A semiconductor comprising a gate electrode 11, a first interlayer insulating film 21, a bit line 12, a second interlayer insulating film 22, a charge storage electrode 13, and an upper electrode 14 on the semiconductor substrate 1. A cell region and a peri region of the device are formed. After the third interlayer insulating layer 23 is deposited on the entire structure, the metal contact hole 51 and the metal line 52 are formed.
캐패시터의 증가된 높이에 의해 깊어진 메탈 콘택홀은 식각할 층간 절연막의 두께가 증가하여 식각 공정의 공정 여유도가 크게 감소하고 콘택 저항이 증가하며, 증가된 식각량으로 반도체 기판에 주는 식각 손상량(damage)도 증가하여 접합(junction) 누설 전류가 증가하는 문제점이 발생되었다.The metal contact hole deepened by the increased height of the capacitor increases the thickness of the interlayer insulating layer to be etched, which greatly reduces the process margin of the etching process, increases the contact resistance, and increases the amount of etching damage to the semiconductor substrate by the increased etching amount. Damage also increased, resulting in a problem of increased junction leakage current.
따라서, 본 발명의 목적은 사진 감광막을 일정 두께 이상으로 증착하고, 전면 식각하여 평탄화를 이루어 메탈 콘택홀과 메탈라인을 형성하는 마스크 공정과 식각 공정 그리고 메탈 증착 공정의 공정 여유도를 크게 증가시키며, 콘택 저항의 증가가 없고 접합 지역의 누설 전류 특성 저하를 방지할 수 있는 반도체 소자의 평탄화 방법을 제공하는데 있다.Accordingly, an object of the present invention is to increase the process margin of the mask process, the etching process and the metal deposition process of depositing a photoresist film to a predetermined thickness or more, and etching the entire surface to form a planarized metal contact hole and a metal line. The present invention provides a planarization method of a semiconductor device capable of preventing an increase in contact resistance and preventing degradation of leakage current characteristics in a junction region.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 평탄화 방법은 반도체 소자를 구성하기 위한 여러 요소가 형성된 기판이 제공되고, 셀 지역과 주변 지역에 단차가 생기는 단계와; 제 1 감광막을 이용하여 셀 지역 및 주변 지역을 1차 평탄화하는 단계와; 상기 전체 상부면에 제 2 감광막, 제 1 희생 절연막 및 제 3 감광막을 순차적으로 형성한 후, 주변 지역에 메탈 콘택홀을 형성하되 상기 메탈 콘택홀을 형성하기 위한 식각 공정이 진행되는 동안 상기 제 3 감광막 및 제 1 희생 절연막이 자연 제거되는 단계와; 상기 제 2 및 제 1 감광막을 제거한 후, 메탈라인을 형성하는 단계와; 상기 전체 상부면에 금속 층간 절연막을 증착한 후, 제 4 감광막을 이용하여 상기 셀 지역 및 주변 지역간을 2차 평탄화하는 단계와; 상기 전체 상부면에 제 5 감광막, 제 2 희생 절연막 및 제 6 감광막을 순차적으로 형성한 후, 셀 지역의 메탈라인을 노출시키되 상기 메탈라인 부분을 노출시키기 위한 식각 공정이 진행되는 동안 상기 제 6 감광막 및 제 2 희생 절연막이 자연 제거되는 단계; 상기 제 5 감광막을 식각 마스크로 하여 셀 지역의 노출된 메탈라인을 제거한 후, 주변 지역의 상기 제 5 및 제 4 감광막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of planarizing a semiconductor device, the method including: providing a substrate having various elements for constituting the semiconductor device, and generating a step in a cell region and a peripheral region; First planarizing the cell region and the surrounding region using the first photoresist film; After sequentially forming the second photoresist film, the first sacrificial insulating film, and the third photoresist film on the entire upper surface, a metal contact hole is formed in a peripheral area, and the third process is performed during the etching process for forming the metal contact hole. Removing the photoresist film and the first sacrificial insulating film naturally; Removing the second and first photoresist layers, and then forming metal lines; Depositing a metal interlayer insulating film on the entire upper surface, and then second planarizing between the cell region and the peripheral region by using a fourth photosensitive film; The fifth photoresist layer, the second sacrificial insulation layer and the sixth photoresist layer are sequentially formed on the entire upper surface, and the metal photoresist of the cell region is exposed, while the etching process for exposing the metal line portion is performed. And naturally removing the second sacrificial insulating film; And removing the exposed metal lines in the cell region using the fifth photoresist as an etch mask, and then removing the fifth and fourth photoresist in the peripheral region.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2(a) 내지 도 2(h)는 본 발명에 따른 반도체 소자의 평탄화 방법을 순차적으로 설명하기 위한 단면도이다.2 (a) to 2 (h) are cross-sectional views for sequentially explaining the planarization method of the semiconductor device according to the present invention.
도 2(a)를 참조하여 설명하면, 반도체 기판(100)상에 게이트 전극(111), 제 1 층간 절연막(121), 비트라인(112), 제 2 층간 절연막(122), 전하 저장 전극(113) 그리고 상부 전극(114)으로 이루어진 반도체 소자의 셀 지역(cell region)과 주변 지역(peri region)을 형성하고, 상기 전체 구조상에 제 3 층간 절연막(123)을 증착한다.Referring to FIG. 2A, a gate electrode 111, a first interlayer insulating layer 121, a bit line 112, a second interlayer insulating layer 122, and a charge storage electrode are formed on the semiconductor substrate 100. 113, a cell region and a peri region of the semiconductor device including the upper electrode 114 are formed, and a third interlayer insulating layer 123 is deposited on the entire structure.
도 2(b)를 참조하여 설명하면, 상기 전체 구조상에 제 1 사진 감광막(131)을 일정 두께 이상 두껍게 증착하고 에치-백(etch-back) 공정이나, 화학적 기계적 연마(CMP) 공정 등으로 셀 지역의 제 3 층간 절연막(123)이 노출되도록 식각하고, 이로 인하여 셀 지역 및 주변 지역의 단차가 방지되어 평탄화를 이룬다. 상기 평탄화를 이룬 전체 구조상에 제 2 사진 감광막(132) 및 제 1 희생 절연막(141)을 순차적으로 증착한 후, 상기 제 1 희생 절연막(141)상에 제 3 사진 감광막(133)을 증착하고 콘택이 형성될 지역의 제 3 사진 감광막(133)을 마스크 공정을 이용하여 제거한다.Referring to FIG. 2 (b), the first photosensitive film 131 is thickly deposited on the entire structure by a predetermined thickness or more, and the cell is subjected to an etch-back process or a chemical mechanical polishing (CMP) process. The region is etched so that the third interlayer insulating layer 123 is exposed, thereby preventing the step between the cell region and the surrounding region to be planarized. After sequentially depositing the second photosensitive film 132 and the first sacrificial insulating film 141 on the planarized entire structure, the third photosensitive film 133 is deposited on the first sacrificial insulating film 141 and then contacted. The third photosensitive film 133 of the region to be formed is removed by using a mask process.
상기 제 1 사진 감광막(131)은 2 내지 3 ㎛의 두께로 형성된다. 상기 제 3 층간 절연막(123)은 두껍게 증착되지 않고도 사진 감광막의 유동성을 이용하여 셀 지역과 주변 지역의 평탄화를 이루어 메탈 콘택홀의 마스크 공정 여유도가 증가한다.The first photosensitive film 131 is formed to a thickness of 2 to 3 ㎛. The third interlayer insulating layer 123 is planarized in the cell region and the surrounding region by using the fluidity of the photosensitive film without being deposited thickly, thereby increasing the mask process margin of the metal contact hole.
도 2(c)를 참조하여 설명하면, 상기 제 3 사진 감광막(133)을 마스크로 이용하여 상기 제 1 희생 절연막(141)을 제 2 사진 감광막(132)이 노출되도록 식각한다. 이후, 상기 제 2 사진 감광막(132) 및 제 1 사진 감광막(131)을 제 3 층간 절연막(123)이 노출되도록 순차적으로 식각한다. 이때, 상기 제 3 사진 감광막(133)도 동시에 제거된다.Referring to FIG. 2C, the first sacrificial insulating layer 141 is etched to expose the second photoresist layer 132 using the third photoresist layer 133 as a mask. Thereafter, the second photosensitive film 132 and the first photosensitive film 131 are sequentially etched to expose the third interlayer insulating film 123. At this time, the third photosensitive film 133 is also removed at the same time.
도 2(d)를 참조하여 설명하면, 상기 제 3 층간 절연막(123), 제 2 층간 절연막(122) 및 제 1 층간 절연막(121) 각각을 게이트 전극(111), 비트라인(112), 상부 전극(114) 및 반도체 기판(100)이 각각 노출되도록 순차적으로 식각하고, 이로 인하여 메탈 콘택홀(151)의 식각 공정 여유도가 증가된다. 이때, 상부에 있는 제 1 희생 절연막(141)도 동시에 제거된다. 상기 제 2 사진 감광막(132) 및 제 1 사진 감광막(131)을 순차적으로 제거하고, 이로 인하여 캐패시터의 높이와 상관없이 메탈 콘택홀(151)의 깊이가 증가되지 않아 메탈 증착 공정의 공정 여유도가 크게 증가된다.Referring to FIG. 2D, each of the third interlayer insulating layer 123, the second interlayer insulating layer 122, and the first interlayer insulating layer 121 may be formed on the gate electrode 111, the bit line 112, and the upper portion thereof. The electrode 114 and the semiconductor substrate 100 are sequentially etched to expose the respective electrodes, thereby increasing the etching process margin of the metal contact hole 151. At this time, the first sacrificial insulating layer 141 is also removed at the same time. The second photoresist film 132 and the first photoresist film 131 are sequentially removed, and thus the depth of the metal contact hole 151 does not increase regardless of the height of the capacitor, thereby increasing the process margin of the metal deposition process. Greatly increased.
도 2(e)를 참조하여 설명하면, 상기 메탈 콘택홀(151)을 매립한 후 상기 메탈라인(152)으로 사용할 메탈을 증착한다. 상기 메탈라인(152)을 포함하는 전체 구조상에 제 4 층간 절연막(124)을 증착한 후, 상기 전체 구조상에 제 4 사진 감광막(134)을 일정 두께 이상 두껍게 증착하여 에치-백 공정이나 화학적 기계적 연마(CMP) 공정 등으로 셀 지역의 제 4 층간 절연막(124)이 노출되도록 식각하여 셀 지역과 주변 지역의 단차가 없이 평탄화를 이루고, 이로 인하여 메탈라인(152)의 마스크 공정 여유도가 증가된다.Referring to FIG. 2E, after filling the metal contact hole 151, a metal to be used as the metal line 152 is deposited. After depositing the fourth interlayer insulating film 124 on the entire structure including the metal line 152, the fourth photosensitive film 134 is deposited thicker than a predetermined thickness on the entire structure by an etch-back process or chemical mechanical polishing The fourth interlayer insulating layer 124 of the cell region is etched to expose the cell region and the peripheral region by a (CMP) process, thereby making the planarization without the step difference between the cell region and the surrounding region, thereby increasing the mask process margin of the metal line 152.
상기 제 4 사진 감광막(134)은 2 내지 3 ㎛의 두께로 형성된다.The fourth photosensitive film 134 is formed to a thickness of 2 to 3 ㎛.
도 2(f)를 참조하여 설명하면, 상기 전체 구조상의 선택된 영역에 제 5 사진 감광막(135) 및 제 2 희생 절연막(142)을 순차적으로 증착한다. 상기 전체 구조상의 선택된 영역에 제 6 사진 감광막(136)을 증착하고, 메탈라인(152)이 형성될 지역의 제 6 사진 감광막(136)을 마스크 공정을 이용하여 잔류시킨다. 상기 제 2 희생 절연막(142)을 제 5 사진 감광막(135)이 노출되도록 식각한다.Referring to FIG. 2 (f), the fifth photosensitive film 135 and the second sacrificial insulating film 142 are sequentially deposited on the selected area of the entire structure. The sixth photosensitive film 136 is deposited on the selected region of the entire structure, and the sixth photosensitive film 136 in the region where the metal line 152 is to be formed is left using a mask process. The second sacrificial insulating layer 142 is etched to expose the fifth photoresist layer 135.
도 2(g)를 참조하여 설명하면, 상기 제 5 사진 감광막(135) 및 제 4 사진 감광막(134)의 선택된 영역을 제 4 층간 절연막(124)이 노출되도록 순차적으로 식각한다. 이때, 상부에 있는 제 6 사진 감광막(136)도 동시에 제거된다. 상기 제 4 층간 절연막(124)의 선택된 영역을 메탈라인(152)이 노출되도록 식각한다. 이때, 상부에 있는 제 2 희생 절연막(142)도 동시에 제거된다.Referring to FIG. 2G, selected regions of the fifth photoresist film 135 and the fourth photoresist film 134 are sequentially etched to expose the fourth interlayer insulating film 124. At this time, the sixth photosensitive film 136 is also removed at the same time. The selected region of the fourth interlayer insulating layer 124 is etched to expose the metal line 152. At this time, the second sacrificial insulating layer 142 is also removed at the same time.
도 2(h)를 참조하여 설명하면, 상기 메탈라인(152)의 선택된 영역을 제 3 층간 절연막(123)이 노출되도록 식각한 후, 상기 제 5 사진 감광막(135) 및 제 4 사진 감광막(134)을 순차적으로 제거한다.Referring to FIG. 2H, after etching the selected region of the metal line 152 to expose the third interlayer insulating layer 123, the fifth photoresist layer 135 and the fourth photoresist layer 134 are etched. ) Sequentially.
상술한 바와 같이, 본 발명에 의하면 사진 감광막을 일정 두께 이상 두껍게 증착하고 에치-백이나 화학적 기계적 연마 공정을 통해 전면 식각하여 셀 지역과 주변 지역을 평탄화시켜 메탈 콘택홀과 메탈라인을 형성하는 마스크 공정과 식각 공정 그리고 메탈 증착 공정의 공정 여유도를 크게 증가시키며, 콘택 저항의 증가를 방지하고 접합 지역의 누설 전류 특성 저하를 방지할 수 있다.As described above, according to the present invention, the photoresist film is deposited thicker than a predetermined thickness and etch-backed or chemically mechanically polished to etch the entire surface to planarize the cell region and the surrounding region to form metal contact holes and metal lines. The process margins of the over-etching process and the metal deposition process can be greatly increased, preventing the increase of contact resistance and the degradation of leakage current characteristics at the junction area.
도 1은 종래 반도체 소자의 평탄화 방법을 설명하기 위해 도시된 단면도.1 is a cross-sectional view illustrating a planarization method of a conventional semiconductor device.
도 2(a) 내지 도 2(h)는 본 발명에 따른 반도체 소자의 평탄화 방법을 순차적으로 설명하기 위한 단면도.2 (a) to 2 (h) are cross-sectional views for sequentially explaining the planarization method of a semiconductor device according to the present invention.
〈도면의 주요 부분에 대한 부호 설명〉<Description of Signs of Major Parts of Drawings>
1 및 100 : 반도체 기판 11 및 111 : 게이트 전극1 and 100: semiconductor substrate 11 and 111: gate electrode
12 및 112 : 비트라인 13 및 113 : 전하 저장 전극12 and 112 bit lines 13 and 113: charge storage electrode
14 및 114 : 상부 전극 21 및 121 : 제 1 층간 절연막14 and 114: upper electrodes 21 and 121: first interlayer insulating film
22 및 122 : 제 2 층간 절연막 23 및 123 : 제 3 층간 절연막22 and 122: second interlayer insulating film 23 and 123: third interlayer insulating film
124 : 제 4 층간 절연막 51 및 151 : 메탈 콘택홀124: fourth interlayer insulating film 51 and 151: metal contact hole
52 및 152 : 메탈라인 131 : 제 1 사진 감광막52 and 152: Metal line 131: First photosensitive film
132 : 제 2 사진 감광막 133 : 제 3 사진 감광막132: second photosensitive film 133: third photosensitive film
134 : 제 4 사진 감광막 135 : 제 5 사진 감광막134: fourth photosensitive film 135: fifth photosensitive film
136 : 제 6 사진 감광막 141 : 제 1 희생 절연막136: sixth photosensitive film 141: first sacrificial insulating film
142 : 제 2 희생 절연막142: second sacrificial insulating film
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0060333A KR100475882B1 (en) | 1998-12-29 | 1998-12-29 | Planarization method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0060333A KR100475882B1 (en) | 1998-12-29 | 1998-12-29 | Planarization method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000043895A KR20000043895A (en) | 2000-07-15 |
| KR100475882B1 true KR100475882B1 (en) | 2005-06-08 |
Family
ID=19567151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0060333A KR100475882B1 (en) | 1998-12-29 | 1998-12-29 | Planarization method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100475882B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100687856B1 (en) * | 2000-12-02 | 2007-02-27 | 주식회사 하이닉스반도체 | Method for planation of Semiconductor Device |
-
1998
- 1998-12-29 KR KR10-1998-0060333A patent/KR100475882B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000043895A (en) | 2000-07-15 |
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