KR20030089569A - Method for forming mim capacitor - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, MIM(Metal-Insulator-Metal) 캐패시터 형성방법에 관한 것이다.The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a method of forming a metal-insulator-metal (MIM) capacitor.
높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 캐패시터(Analog Capacitor)는 어드벤스드 아날로그 모스 기술 (Advanced Analog MOS Technology), 특히, A/D 컨버터나 스위칭 캐패시터 필터 분야의 핵심 요소이며, 이러한 아날로그 캐패시터의 구조로는 PIP(Poly-Insulator-Poly), PIM(Poly -Insulator-Metal), MIP(Metal-Insulator-Poly) 및 MIM(Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.Analog Capacitors applied to CMOS IC Logic devices that require high precision are used in Advanced Analog MOS Technology, especially in the field of A / D converters and switching capacitor filters. The structure of the analog capacitor includes various structures such as poly-insulator-poly (PIP), poly-insulator-metal (PIM), metal-insulator-poly (MIP), and metal-insulator-metal (MIM). Has been used.
이들 중에서, 상기 MIMI 구조는 직렬 저항(series resistance)이 낮아 높은 캐패시턴스를 갖는 캐패시터를 구현할 수 있고, 특히, 써멀 버짓(Thermal Budget) 및 Vcc가 낮다는 잇점 때문에, 아날로그 캐패시터의 대표적 구조로 이용되고 있다.Among them, the MIMI structure has a low series resistance and can implement a capacitor having a high capacitance. In particular, the MIMI structure is used as a representative structure of an analog capacitor because of its low thermal budget and low Vcc. .
도 1a 내지 도 1d는 종래의 MIM 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.1A to 1D are cross-sectional views illustrating a conventional MIM capacitor forming method, which will be described below.
도 1a를 참조하면, 소정의 하지층(도시안됨)을 구비한 반도체 기판(10) 상에 하부전극용 제1금속막(11)과 유전체막(12) 및 상부전극용 제2금속막(13)을 차례로 형성한다.Referring to FIG. 1A, a first metal film 11 for lower electrodes, a dielectric film 12, and a second metal film 13 for an upper electrode are formed on a semiconductor substrate 10 having a predetermined underlayer (not shown). ) In turn.
도 1b를 참조하면, 제2금속막(13) 상에 공지의 포토리소그라피 공정을 통해서 캐패시터 상부전극 형성 영역을 한정하는 제1감광막 패턴(15)을 형성한다. 그런다음, 상기 제1감광막 패턴(15)을 식각 마스크로 이용해서 제2금속막(13)과 유전체막(12)을 식각하고, 이를 통해, 상부 금속전극(13a)을 형성한다.Referring to FIG. 1B, a first photosensitive film pattern 15 defining a capacitor upper electrode formation region is formed on the second metal film 13 through a known photolithography process. Thereafter, the second metal film 13 and the dielectric film 12 are etched using the first photoresist pattern 15 as an etching mask, thereby forming the upper metal electrode 13a.
도 1c를 참조하면, 제1감광막 패턴을 제거한 상태에서, 결과물 상에 감광막을 도포하고 이를 노광 및 현상하여 캐패시터 하부전극 및 회로 패턴 형성 영역을 한정하는 제2감광막 패턴(16)을 형성한다. 그런다음, 상기 제2감광막 패턴(16)을 식각 마스크로 이용해서 제1금속막을 식각하여 하부 금속전극(11a)을 형성함과 동시에 회로배선(11b)을 형성하고, 이를 통해 MIM 캐패시터(14)를 구성한다.Referring to FIG. 1C, in a state in which the first photoresist pattern is removed, a photoresist is coated on the resultant, and the photoresist is exposed and developed to form a second photoresist pattern 16 defining a capacitor lower electrode and a circuit pattern formation region. Then, the first metal film is etched using the second photoresist film pattern 16 as an etch mask to form the lower metal electrode 11a and the circuit wiring 11b, thereby forming the MIM capacitor 14. Configure
도 1d를 참조하면, 제2감광막 패턴을 제거한 상태에서, 결과물의 전 영역 상에 층간절연막(17)을 증착하고, CMP(Chemical Mechanical Polishing) 공정 또는 에치백 공정을 통해 그 표면을 평탄화시킨다. 그런다음, 상기 층간절연막(17)의 소정 부분들을 선택적으로 식각하여 상기 하부 및 상부 금속전극들(11a, 13a)과 회로배선(11b)을 각각 노출시키는 콘택홀들을 형성하고, 이어, 각 콘택홀들 내에 텅스텐막과 같은 도전막을 매립시켜 콘택 플러그(18)를 형성한다. 그리고나서, 상기 층간절연막(17) 상에 공지의 공정에 따라 금속막의 증착 및 패터닝을 수행하여 각 콘택 플러그들(18)를 통해 상기 회로배선(11b)과 하부 및 상부 금속전극들(11a, 13a)과 각각 콘택되는 금속배선(19)을 형성한다.Referring to FIG. 1D, the interlayer insulating layer 17 is deposited on the entire region of the resultant in a state where the second photoresist layer pattern is removed, and the surface thereof is planarized through a chemical mechanical polishing (CMP) process or an etch back process. Then, predetermined portions of the interlayer insulating layer 17 are selectively etched to form contact holes exposing the lower and upper metal electrodes 11a and 13a and the circuit wiring 11b, respectively. The contact plug 18 is formed by embedding a conductive film such as a tungsten film in the field. Then, by depositing and patterning a metal film on the interlayer insulating film 17 according to a known process, the circuit wiring 11b and the lower and upper metal electrodes 11a and 13a through the respective contact plugs 18. ) And metal wires 19 in contact with each other.
그러나, 전술한 바와 같은 종래의 MIM 캐패시터 형성방법은 다음과 같은 문제점이 있다.However, the conventional MIM capacitor formation method as described above has the following problems.
전술한 MIM 구조는, 첫째, 낮은 두께의 상부 금속전극을 균일하게 식각할 수 있어야 하고, 둘째, 상부 금속전극의 두께 변동을 고려한 엔드포인트 디텍션 (Endponit detection)이 용이하여야 하며, 셋째, 절연 물질과의 선택비가 우수하여상부 금속전극의 식각시 과도 식각 마진(margin)이 커야 한다는 공정상의 전제조건을 가지고 있다.The MIM structure described above must firstly be able to uniformly etch the upper metal electrode of low thickness, and secondly, facilitate endpoint detection considering the thickness variation of the upper metal electrode. Because of the excellent selectivity of, it has a process prerequisite that the excessive etching margin should be large when the upper metal electrode is etched.
그런데, 이와 같은 공정상의 제한은 특정 소자의 개발시에 상부 금속전극의 패턴 밀도에 따라 엔드포인트 및 과도 식각 마진이 변하게 됨을 고려할 때 개발 주기를 길게 하는 요인이 되며, 상부 금속전극이 두꺼울 경우에 층간절연막의 단차가 증가하여 평탄화 측면에서 불리하다. 또한, 캐패시턴스 측면에서 보면, 절연 물질의 두께가 얇을수록 유리하지만, 엔드포인트 디텍션 상의 어려움이 존재하게 된다.However, this process limitation is a factor that lengthens the development cycle in consideration of the fact that the endpoint and the transient etching margins change according to the pattern density of the upper metal electrode during the development of a specific device, and the interlayer insulating film when the upper metal electrode is thick. It is disadvantageous in terms of flattening due to an increase in the level of. In terms of capacitance, the thinner the insulating material is, the more advantageous it is, but there are difficulties in endpoint detection.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 상부 금속전극의 두께 및 패턴 밀도에 따른 식각 특성의 변화 등을 개선할 수 있으며 층간절연막의 평탄화 측면에서도 유리한 MIM 캐패시터 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, it is possible to improve the variation of the etching characteristics according to the thickness and pattern density of the upper metal electrode and to provide an MIM capacitor formation method which is advantageous in terms of planarization of the interlayer insulating film. Has its purpose.
도 1a 내지 도 1d는 종래의 MIM(Metal-Insulator-Metal) 캐패시터 형성방법을 설명하기 위한 공정 단면도.1A to 1D are cross-sectional views illustrating a conventional method of forming a metal-insulator-metal (MIM) capacitor.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 MIM(Metal-Insulator-Metal) 캐패시터 형성방법을 설명하기 위한 공정 단면도.2A to 2G are cross-sectional views illustrating a method of forming a metal-insulator-metal (MIM) capacitor according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
20 : 반도체 기판 21 : 제1금속막20 semiconductor substrate 21 first metal film
21a : 하부 금속전극 22 : 제1감광막 패턴21a: lower metal electrode 22: first photosensitive film pattern
23 : 층간절연막 24 : 제2감광막 패턴23 interlayer insulating film 24 second photosensitive film pattern
25 : 콘택홀 26 : 트렌치25: contact hole 26: trench
27 : 텅스텐 27a : 콘택 플러그27: Tungsten 27a: Contact Plug
28 : 유전체막 29 : 제3감광막 패턴28 dielectric layer 29 third photoresist pattern
30 : 상부 금속전극 40 : MIM 캐패시터30: upper metal electrode 40: MIM capacitor
41 : 금속배선41: metal wiring
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 하부 금속전극을 형성하는 단계; 상기 하부 금속전극을 덮도록 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 하부 금속전극의 일부분을 노출시키는 콘택홀과 유전체막 및 상부 금속전극 형성 영역을 한정하는 트렌치를 형성하는 단계; 상기 콘택홀 내에 하부 금속전극과 콘택되는 콘택 플러그가 형성되도록 상기 층간절연막 상에 콘택홀만을 매립할 정도의 두께로 제1텅스텐을 증착하는 단계; 상기 콘택 플러그와 상기 트렌치의 바닦면 및 측면 상의 제1텅스텐과 상기 층간절연막 상에 유전체막을 증착하는 단계; 상기 유전체막 상에 트렌치를 매립시키도록 제2텅스텐을 증착하는 단계; 상기 층간절연막이 노출될 때까지 상기 제2텅스텐을 연마하여 상기 트렌치 내에 상부 금속전극을 형성하는 단계; 및 상기 콘택 플러그와 하부 및 상부 금속전극들과 각각 콘택되는 금속배선들을 형성하는 단계를 포함하는 MIM 캐패시터 형성방법을 제공한다.In order to achieve the above object, the present invention, forming a lower metal electrode on a semiconductor substrate; Forming an interlayer insulating film on the substrate to cover the lower metal electrode; Etching the interlayer insulating film to form a trench defining a contact hole exposing a portion of the lower metal electrode, a dielectric film and an upper metal electrode forming region; Depositing first tungsten to a thickness such that only a contact hole is buried on the interlayer insulating layer so that a contact plug in contact with the lower metal electrode is formed in the contact hole; Depositing a dielectric film on the first tungsten and the interlayer insulating film on the bottom and side surfaces of the contact plug and the trench; Depositing a second tungsten to fill a trench on the dielectric film; Polishing the second tungsten until the interlayer dielectric layer is exposed to form an upper metal electrode in the trench; And forming metal wires contacting the contact plug and the lower and upper metal electrodes, respectively.
또한, 본 발명의 방법은 상기 유전체막을 증착하는 단계 후, 그리고, 상기 제2텅스텐을 증착하는 단계 전, 상기 콘택 플러그 상의 유전체막 부분을 식각 제거하는 단계를 더 포함한다. 그리고, 상기 상부 금속전극을 형성하는 단계는 상기 층간절연막 상의 유전체막을 함께 연마하도록 수행한다.In addition, the method further includes etching away the portion of the dielectric film on the contact plug after depositing the dielectric film and before depositing the second tungsten. The forming of the upper metal electrode is performed to polish the dielectric film on the interlayer insulating film together.
본 발명에 따르면, 층간절연막의 식각시 캐패시터 패턴들이 형성될 영역에 트렌치를 형성한 상태로 후속 공정을 진행함으로써 상부 금속전극의 두께 및 패턴 밀도에 따른 식각 특성의 변동을 방지할 수 있으며, 아울러, 층간절연막의 평탄화 특성도 양호하게 할 수 있다.According to the present invention, by performing a subsequent process while forming a trench in a region where capacitor patterns are to be formed during etching of the interlayer insulating layer, it is possible to prevent variations in etching characteristics according to the thickness and pattern density of the upper metal electrode. The planarization characteristic of an interlayer insulating film can also be made favorable.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 MIM 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.2A to 2G are cross-sectional views illustrating a method of forming a MIM capacitor according to an embodiment of the present invention.
도 2a를 참조하면, 소정의 하지층이 구비된 반도체 기판(20) 상에 하부전극용 제1금속막(21)을 증착한다. 그런다음, 상기 제1금속막(21) 상에 감광막을 도포한 후, 이를 노광 및 현상하여 하부 금속전극 및 회로배선 형성 영역을 한정하는제1감광막 패턴(22)을 형성한다.Referring to FIG. 2A, a first metal film 21 for lower electrodes is deposited on a semiconductor substrate 20 provided with a predetermined underlayer. Then, after the photosensitive film is coated on the first metal film 21, the photosensitive film is exposed and developed to form a first photosensitive film pattern 22 defining a lower metal electrode and a circuit wiring forming region.
도 2b를 참조하면, 제1감광막 패턴을 식각 마스크로 이용해서 상기 제1금속막(21)을 식각하고, 이를 통해 하부 금속전극(21a)과 회로배선(21b)을 형성한다. 그런다음, 상기 제1감광막 패턴을 제거한 상태에서 상기 하부 금속전극(21a) 및 회로배선(21b)을 포함한 기판의 전 영역 상에 두껍게 층간절연막(23)을 증착하고, 이어, 공지의 CMP 공정 또는 에치백 공정을 통해 상기 층간절연막(23)의 표면을 평탄화시킨다.Referring to FIG. 2B, the first metal layer 21 is etched using the first photoresist pattern as an etching mask, thereby forming the lower metal electrode 21a and the circuit wiring 21b. Then, the interlayer insulating film 23 is deposited on the entire area of the substrate including the lower metal electrode 21a and the circuit wiring 21b in a state where the first photoresist pattern is removed, and then a known CMP process or The surface of the interlayer insulating film 23 is planarized through an etch back process.
도 2c를 참조하면, 상기 층간절연막(23) 상에 감광막을 도포한 후, 이를 노광 및 현상하여 소정 형상의 제2감광막 패턴(24)을 형성한다. 이때, 상기 제2감광막 패턴(24)은 회로배선(21b) 및 하부 금속전극(21a)과 각각 콘택될 금속배선 형성 영역 상의 층간절연막 부분들과 상부 금속전극이 형성될 영역 상의 층간절연막 부분을 노출시키도록 형성한다. 이어서, 상기 제2감광막 패턴(24)을 식각 마스크로 이용해서 노출된 층간절연막 부분들을 식각하고, 이를 통해, 회로배선(21b) 및 하부 금속전극(21a)을 각각 노출시키는 콘택홀들(25)과 유전체막 및 상부 금속전극 형성 영역을 한정하는 , 즉, 유전체막 및 상부 금속전극이 형성될 하부 금속전극 부분을 노출시키는 트렌치(26)를 형성한다.Referring to FIG. 2C, after the photosensitive film is coated on the interlayer insulating film 23, the photosensitive film is exposed and developed to form a second photosensitive film pattern 24 having a predetermined shape. In this case, the second photoresist layer pattern 24 exposes the interlayer insulating layer portions on the metal wiring forming region to be contacted with the circuit wiring 21b and the lower metal electrode 21a, and the interlayer insulating layer portions on the region where the upper metal electrode is to be formed. To make it. Subsequently, the exposed portions of the interlayer insulating layer are etched using the second photoresist layer pattern 24 as an etch mask, and thereby, the contact holes 25 exposing the circuit wiring 21b and the lower metal electrode 21a, respectively. And a trench 26 defining a region of the dielectric film and the upper metal electrode, i.e., exposing a portion of the lower metal electrode on which the dielectric film and the upper metal electrode are to be formed.
도 2d를 참조하면, 제2감광막 패턴을 제거한 상태에서, 상기 콘택홀들(25) 및 트렌치(26)를 포함한 층간절연막(23) 상에 Ti/TiN의 베리어 금속(도시안됨)과 텅스텐(27)을 증착한다. 이때, 콘택홀들(25)은 횡방향으로 성장하는 텅스텐(27)으로 완전히 매립되는 반면, 상기 트렌치(26)은 상대적으로 넓은 크기를 갖는 것과관련해서 텅스텐(27)으로 완전히 매립되지 않으며, 단지, 그 바닥면 및 측면만이 텅스텐(27)으로 채워진다.Referring to FIG. 2D, a barrier metal (not shown) of Ti / TiN (not shown) and tungsten (27) are disposed on the interlayer insulating layer 23 including the contact holes 25 and the trench 26 in a state where the second photoresist layer pattern is removed. E). At this time, the contact holes 25 are completely filled with tungsten 27 growing in the transverse direction, whereas the trench 26 is not completely filled with tungsten 27 in relation to having a relatively large size, but only , Only its bottom and sides are filled with tungsten 27.
이어서, 상기 층간절연막(23)이 노출될 때까지 텅스텐(26) 및 베리어 금속을 CMP 또는 에치백하고, 이를 통해, 각 콘택홀(25) 내에 베리어 금속 및 텅스텐으로 이루어져 하부 금속전극(21a) 및 회로배선(21b)과 콘택되는 콘택 플러그들(27a)을 형성한다. 여기서, 상기 콘택 플러그(27a)를 형성하기 위한 물질로서는 텅스텐 이외에 다른 금속도 이용 가능하다.Subsequently, the tungsten 26 and the barrier metal are CMPed or etched back until the interlayer insulating layer 23 is exposed, and thus, the lower metal electrode 21a and the barrier metal and tungsten are formed in each contact hole 25. Contact plugs 27a are formed to contact the circuit wiring 21b. Here, as a material for forming the contact plug 27a, other metals besides tungsten may be used.
상기 단계까지의 결과물 상에 유전체막(28)을 일정 두께로 증착한다. 이때, 상기 유전체막(28)은 실리콘 질화막 또는 산화막으로 형성하며, 아울러, 캐패시턴스 측면을 고려하여 가능한 얇은 두께로 형성한다.The dielectric film 28 is deposited to a predetermined thickness on the resultant up to this step. In this case, the dielectric film 28 is formed of a silicon nitride film or an oxide film, and in addition, the dielectric film 28 is formed in the thinnest possible thickness in consideration of the capacitance side.
도 2e를 참조하면, 유전체막(28) 상에 감광막을 도포하고, 이를 노광 및 현상하여 콘택 플러그들(27a) 상의 유전체막 부분들을 각각 노출시키는 제3감광막 패턴(29)을 형성한다. 그런다음, 상기 제3감광막 패턴(29)을 식각 마스크로 이용해서 노출된 유전체막 부분을 식각하고, 이를 통해, 각 콘택 플러그(27a)를 노출시킨다.Referring to FIG. 2E, a photosensitive film is coated on the dielectric film 28, and the photosensitive film is exposed and developed to form a third photosensitive film pattern 29 exposing portions of the dielectric film on the contact plugs 27a, respectively. Then, the exposed portion of the dielectric film is etched using the third photoresist pattern 29 as an etch mask, thereby exposing each contact plug 27a.
도 2f를 참조하면, 제3감광막 패턴을 제거한 상태에서 결과물 상에 트렌치를 완전 매립시킬 수 있을 정도의 충분한 두께로 텅스텐을 증착하고, 그런다음, 층간절연막(23)이 노출될 때까지 텅스텐을 CMP하여 트렌치 내에 상기 텅스텐으로 이루어진 상부 금속전극(30)을 형성하며, 이 결과로서 MIM 캐패시터(31)를 구성한다. 이때, 상기 텅스텐의 CMP는 층간절연막(23) 상의 유전체막 부분을 함께 연마하며, 이에 따라, 층간절연막(23) 상의 유전체막 부분은 제거되는 반면, 트렌치 내의 유전체막 부분은 잔류된다.Referring to FIG. 2F, in the state where the third photoresist pattern is removed, tungsten is deposited to a thickness sufficient to completely fill the trench on the resultant, and then the tungsten is CMP until the interlayer insulating film 23 is exposed. As a result, an upper metal electrode 30 made of tungsten is formed in the trench, and as a result, a MIM capacitor 31 is formed. At this time, the tungsten CMP polishes the dielectric film portion on the interlayer insulating film 23 together, whereby the dielectric film portion on the interlayer insulating film 23 is removed, while the dielectric film portion in the trench remains.
도 2g를 참조하면, 상기 단계까지의 결과물 상에 상부전극용 제2금속막을 증착한다. 그런다음, 상기 제2금속막을 공지의 포토리소그라피 공정에 따라 패터닝하여 각 콘택 플러그(27a) 및 상부 금속전극(30)과 각각 콘택되는 금속배선들(41)을 형성하며, 이 결과로서, 본 발명에 따른 MIM 캐패시터(40)를 완성한다.Referring to FIG. 2G, a second metal film for the upper electrode is deposited on the resultant up to the step. Then, the second metal film is patterned according to a known photolithography process to form metal wires 41 which are in contact with each contact plug 27a and the upper metal electrode 30, respectively. As a result, the present invention Complete the MIM capacitor 40 according to.
상기와 같은 본 발명에 따른 MIM 캐패시터 형성방법은 상부 금속전극을 트렌치 형성한 상태로 텅스텐의 매립을 통해서 형성하므로 종래의 문제점인 상부 금속전극의 두께 및 패턴 밀도에 따른 식각 특성의 변화 등은 근본적으로 해결할 수 있게 된다.Since the MIM capacitor forming method according to the present invention is formed through the buried tungsten in a state where the upper metal electrode is formed in a trench, changes in etching characteristics according to the thickness and pattern density of the upper metal electrode, which is a conventional problem, are fundamentally. It can be solved.
또한, 본 발명의 방법은 상부 금속전극을 트렌치에 매립된 형태로 형성하므로, 유전체막 및 상부 금속전극에 의한 층간절연막의 두께 변동에 기인하는 평탄화 측면에서의 어려움도 근본적으로 해결할 수 있게 된다.In addition, since the method of the present invention forms the upper metal electrode in the trench, the difficulty in planarization due to the variation in the thickness of the interlayer insulating film by the dielectric film and the upper metal electrode can be fundamentally solved.
한편, 전술한 본 발명의 실시예에 있어서, 유전체막은 그 증착 후에 콘택 플러그 상에 증착된 부분이 제거되도록 포토리소그라피 공정을 거치게 되지만, 예컨데, 후속 공정인 텅스텐 CMP 공정에서 상기 유전체막을 충분히 제거할 수 있는 타켓(target)으로 진행할 경우에는 생략할 수도 있다.On the other hand, in the above-described embodiment of the present invention, the dielectric film is subjected to a photolithography process so that the portion deposited on the contact plug is removed after the deposition, but, for example, the dielectric film can be sufficiently removed in a subsequent tungsten CMP process. If you proceed to a target, you can omit it.
따라서, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있으며, 그러므로, 이하 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Accordingly, although specific embodiments of the present invention have been described and illustrated herein, modifications and variations can be made by those skilled in the art, and therefore, the following claims are intended to cover all modifications so long as they fall within the true spirit and scope of the present invention. It can be understood to include and variations.
이상에서와 같이, 본 발명은 상부 금속전극이 형성될 영역에 트렌치 형성한 후, 후속 공정에서 텅스텐의 증착 및 CMP를 통해 형성하므로, 상부 금속전극의 두께 및 패턴 밀도 변화에 따른 식각 특성 변화 등을 개선할 수 있다.As described above, according to the present invention, since the trench is formed in the region where the upper metal electrode is to be formed, it is formed through the deposition of tungsten and CMP in a subsequent process, and thus the etching characteristic changes according to the thickness and pattern density of the upper metal electrode. It can be improved.
또한, 본 발명은 유전체막 및 상부 금속전극을 트렌치 내에 매립된 형태로 형성하는 바, 층간절연막의 두께 변동으로 인한 CMP 공정의 평탄화 측면에서도 양호한 특성을 얻을 수 있다.In addition, since the dielectric film and the upper metal electrode are formed in the trench, the present invention can obtain good characteristics in terms of planarization of the CMP process due to variations in the thickness of the interlayer insulating film.
Claims (3)
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