KR100772073B1 - Method for fabricating metal-insulator-metal capacitor - Google Patents

Method for fabricating metal-insulator-metal capacitor Download PDF

Info

Publication number
KR100772073B1
KR100772073B1 KR1020010080430A KR20010080430A KR100772073B1 KR 100772073 B1 KR100772073 B1 KR 100772073B1 KR 1020010080430 A KR1020010080430 A KR 1020010080430A KR 20010080430 A KR20010080430 A KR 20010080430A KR 100772073 B1 KR100772073 B1 KR 100772073B1
Authority
KR
South Korea
Prior art keywords
metal wiring
wiring layer
capacitor
lower metal
oxide film
Prior art date
Application number
KR1020010080430A
Other languages
Korean (ko)
Other versions
KR20030050050A (en
Inventor
이준현
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020010080430A priority Critical patent/KR100772073B1/en
Publication of KR20030050050A publication Critical patent/KR20030050050A/en
Application granted granted Critical
Publication of KR100772073B1 publication Critical patent/KR100772073B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 MIM 구조의 캐패시터 제조방법을 개시하며, 개시된 본 발명에 따른 MIM구조의 캐패시터 제조방법은, 반도체기판상에 절연막을 형성하는 단계; 상기 절연막내에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 절연막상에 하부금속배선층과 축전산화막 및 상부금속배선층을 형성하는 단계; 상기 상부금속배선층과 축전산화막을 상기 하부금속배선층 표면이 노출될 때까지 평탄화시켜 상부금속배선층패턴과 축전산화막패턴을 형성하는 단계; 및 상기 하부금속배선층을 패터닝하여 상기 트렌치 및 이에 인접한 절연막 부분 상에 하부금속배선층패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다. The present invention discloses a method of manufacturing a capacitor having a MIM structure, and the method of manufacturing a capacitor having a MIM structure according to the present invention includes forming an insulating film on a semiconductor substrate; Forming a trench in the insulating film; Forming a lower metal wiring layer, a storage oxide film, and an upper metal wiring layer on the insulating film including the trench; Planarizing the upper metal wiring layer and the storage oxide film until the surface of the lower metal wiring layer is exposed to form an upper metal wiring layer pattern and a storage oxide film pattern; And patterning the lower metal wiring layer to form a lower metal wiring layer pattern on the trench and an insulating layer adjacent thereto.

Description

엠아이엠 캐패시터 제조방법 {Method for fabricating metal-insulator-metal capacitor} Method for fabricating MIM capacitors {Method for fabricating metal-insulator-metal capacitor}

도 1 내지 도 10은 종래기술에 따른 MIM 캐패시터 제조방법을 설명하기 위한 공정별 단면도.1 to 10 is a cross-sectional view for each process for explaining a MIM capacitor manufacturing method according to the prior art.

도 11 내지 도 17은 본 발명에 따른 MIM 캐패시터 제조방법을 설명하기 위한 공정별 단면도.11 to 17 is a cross-sectional view for each process for explaining the MIM capacitor manufacturing method according to the present invention.

[도면부호의설명][Description of Drawing Reference]

33 : 하부절연막 35 : 산화막트렌치마스크33: lower insulating film 35: oxide film trench mask

37 : 산화막트렌치 39 : 하부금속배선층37 oxide film trench 39 lower metal wiring layer

39a : 하부금속배선층패턴 41 : 축전산화막39a: lower metallization layer pattern 41: storage oxide film

41a : 축전산화막패턴 43 : 상부금속배선층41a: Capacitive oxide pattern 43: Upper metal wiring layer

45 : 하부금속배선층 마스크 47 : 제2층간절연막45: lower metal wiring layer mask 47: the second interlayer insulating film

49 : 콘택홀 51 : 콘택플러그
53 : 상부배선49: contact hole 51: contact plug
53: upper wiring

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는 디플리션(depletion)이 거의 없고 저항이 낮은 도체를 사용하는 금속-부도체-금속 (MIM; Metal-Insulator-Metal) 구조의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and more particularly, a capacitor having a metal-insulator-metal (MIM) structure using a conductor having almost no depletion and a low resistance. It relates to a manufacturing method.

현재까지 반도체 디바이스 제조 공정 중에서 금속-부도체-금속 축전기(Metal - Insulator-Metal Capacitor : MIM Cap)를 형성시키는 일반적인 방법으로는 도 1 내지 도 11에 도시된 바와 같다.To date, a general method of forming a metal-insulator-metal capacitor (MIM Cap) in a semiconductor device manufacturing process is illustrated in FIGS. 1 to 11.

도 1 내지 도 10은 종래기술에 따른 금속-부도체-금속 캐패시터를 제조하는 방법을 설명하기 위한 공정단면도이다.1 to 10 is a cross-sectional view for explaining a method for manufacturing a metal insulator-metal capacitor according to the prior art.

종래기술에 따른 금속-부도체-금속 캐패시터 제조방법은, 도 1에 도시된 바와같이, 금속-부도체-금속-축전기(Metal-Insulator-Metal Capacitor : MIM Cap)를 형성하기 위해 반도체기판(미도시)상에 하부 산화막(3)을 형성한후 상기 하부산화막(3)위에 하부 금속배선층을 구성하는 Ti/TiN층(5), AI층(7), Ti/TiN층(9) 및 축전산화막 (예를들면, SiOxNy 또는 Si3N4)인 캡산화막(11) 그리고, 상부전극층(13), 예를들면 Ai,W,Ti,TiN,Ti/TiN 또는 이들의 조합)을 증착시킨다. According to the prior art, a method of manufacturing a metal insulator-metal capacitor may include a semiconductor substrate (not shown) to form a metal insulator-metal capacitor (MIM Cap), as shown in FIG. 1. After the lower oxide film 3 is formed on the Ti / TiN layer 5, the AI layer 7, the Ti / TiN layer 9, and the storage oxide film (e.g., the lower metal wiring layer on the lower oxide film 3) For example, a cap oxide film 11, which is SiOxNy or Si3N4, and an upper electrode layer 13, for example, Ai, W, Ti, TiN, Ti / TiN, or a combination thereof, are deposited.

현행 다바이스에서의 하부 및 상부 금속 배선 층은 Ti/TiN,Al,Ti,TiN의 구조로 되어 있는 것이 일반적이고, 이러한 Ti/TiN/Al/Ti/TiN의 구조에서 알루미늄(Al)층 하부의 티타늄(Ti)층은 접착층 역할을 하며, 티타늄나이트라이드(TiN)층은 확산 방지막의 역할한다. In the current device, the lower and upper metal wiring layers generally have a structure of Ti / TiN, Al, Ti, TiN, and the titanium under the aluminum (Al) layer in the structure of Ti / TiN / Al / Ti / TiN. The (Ti) layer serves as an adhesive layer, and the titanium nitride (TiN) layer serves as a diffusion barrier.

또한, 알루미늄(Al)층은 저항이 낮기 때문에 주로 전기신호를 전달하는 역할을 하며, 알루미늄(Al)층 상부의 티타늄(Ti)은 접착층 역할을 하는 한편, 티타늄 나이트라이드(TiN)층은 감광 물질(Photo Resist)의 패터닝(Pattering)시에 빛을 흡 수하여 빛의 반사를 줄여 주는 역할을 한다. In addition, since the aluminum (Al) layer has a low resistance, the aluminum (Al) layer mainly serves to transmit an electrical signal, and the titanium (Ti) on the aluminum (Al) layer serves as an adhesive layer, while the titanium nitride (TiN) layer is a photosensitive material. It absorbs light during patterning of (Photo Resist) and reduces the reflection of light.

그리고, 축전 산화막인 캡산화막(11)은 유전 상수(Dielectric Constant)가 높은 산화물을 사용하며, 일반적으로 실리콘 옥시 나이트라이드(SiOxNy), 실리콘 나이트라이드(Si3N4), 또는 PECVD(Enhanced Chemical Vapor Deposition) 방식으로 만드는 산화막을 이용한다. In addition, the cap oxide film 11, which is a storage oxide film, uses an oxide having a high dielectric constant, and generally silicon oxy nitride (SiOxNy), silicon nitride (Si 3 N 4), or PECVD (Enhanced Chemical Vapor Deposition) method. An oxide film made of iron is used.

한펀, 상부 전극층은 Al,W,Ti,TiN 또는 이들의 조합을 이용하여 구성하되, 도면에는 도시되지 않았지만, 하부 금속배선층 아래에는 콘택플러그가 존재한다.Hanfun, the upper electrode layer is configured using Al, W, Ti, TiN or a combination thereof, although not shown in the figure, there is a contact plug under the lower metal wiring layer.

그다음, 도 2에 도시된 바와같이, 상부전극(13)상에 상부전극(13)과 축전산화막(11)을 패터닝하기 위한 감광막패턴(15)을 형성한다.Next, as shown in FIG. 2, a photosensitive film pattern 15 for patterning the upper electrode 13 and the storage oxide film 11 is formed on the upper electrode 13.

이어서, 도 3에 도시된 바와같이, 식각공정은 상부전극층(13)과 축전산화막 (11)을 상기 감광막패턴(15)을 마스크로 선택적으로 패터닝한다음 상기 감광막패턴(15)을 제거한다. 이때, 상부전극(13)은 Cl2/BCL3/N2 가스의 조합으로 이루어진 활성화 플라즈마(Plasma)로 식각한다. 계속적으로 'C','F'의 주성분으로 하는 가스는, 일반적으로 CxFy, 즉 CF4,C2F6,C4F8,C5F8 등을 말한다. 또한, 축전 산화막(11)은 식각진행시에 산소가스 및 Ar, CF3 등의 가스가 추가되기도 한다. Subsequently, as shown in FIG. 3, the etching process selectively patterns the upper electrode layer 13 and the storage oxide film 11 using the photoresist pattern 15 as a mask, and then removes the photoresist pattern 15. At this time, the upper electrode 13 is etched with an activated plasma (Plasma) consisting of a combination of Cl 2 / BCL 3 / N 2 gas. Subsequently, the gas mainly composed of 'C' and 'F' refers to CxFy, that is, CF 4 , C 2 F 6 , C 4 F 8 , C 5 F 8 , and the like. In the storage oxide film 11, an oxygen gas and gases such as Ar and CF 3 may be added during etching.

삭제delete

또한, 상기 축전산화막(11)이 과도하게 건식각되는 경우, 수평식각이 되어 상부전극층 안쪽으로 까지 축전 산화막이 식각이 될 수가 있기 때문에, 도 3의 A부분에서와 같이, 상부전극층과 하부 금속배선층의 쇼트(Short)가 발생 할 수가 있게 된다.In addition, when the capacitive oxide film 11 is excessively dry etched, since the capacitive oxide film may be etched horizontally to the inside of the upper electrode layer, as shown in part A of FIG. 3, the upper electrode layer and the lower metal wiring layer. Short may occur.

그다음, 도 4에 도시된 바와같이, 상기 전체 결과물상에 감광 물질(Photo Resist)를 도포한 후 하부 금속 배선층을 패터닝하기 위해 상기 감광 물질(Photo Resist)를 패터닝하여 감광막패턴(17)을 형성한다.Next, as shown in FIG. 4, after the photoresist is applied to the entire resultant, the photoresist is patterned to form a photoresist pattern 17 to pattern the lower metal wiring layer. .

이어서, 도 5에 도시된 바와같이, 상기 감광막패턴(17)을 마스크로 상기 하부금속 배선층을 패터닝하여 상기 반도체기판(1)의 표면을 노출시킨다. 이때, 상기 하부 금속 배선층의 패터닝은 쉽지 않다. 특히, 미세패턴인 경우, 패터닝이 더욱 어렵다.Subsequently, as shown in FIG. 5, the lower metal wiring layer is patterned using the photosensitive film pattern 17 as a mask to expose the surface of the semiconductor substrate 1. At this time, the patterning of the lower metal wiring layer is not easy. In particular, in the case of a fine pattern, patterning is more difficult.

이때, 상기 패터닝공정은 Cl2/BCl3/N2 가스의 조합으로 이루어진 활성화 플라즈마(Plasma)로 하부 금속 배선층을 건식식각하여 패터닝한다.In this case, in the patterning process, the lower metal wiring layer is dry-etched and patterned by an activation plasma formed of a combination of Cl 2 / BCl 3 / N 2 gases.

그다음, 도 6에 도시된 바와같이, 전체 결과물상에 SiO2, SOG, FOX 또는 FSG 등중에서 어느 하나를 이용하여 층간산화막(19a)(19b)을 증착시킨 후 화학적기계적 연마 (Chemical Mechanical Polishing : CMP)공정을 진행하여 층간산화막(19)상부의 표면 굴곡(Surface Topology)을 평탄화시키고, 하부 금속 배선 층위의 금속배선층간의 산화막의 두께를 조정한다. Then, as illustrated in FIG. 6, the interlayer oxide films 19a and 19b are deposited on the entire resultant using any one of SiO 2, SOG, FOX, FSG, and the like, followed by chemical mechanical polishing (CMP). The process proceeds to planarize the surface topography of the interlayer oxide film 19 and to adjust the thickness of the oxide film between the metal wiring layers on the lower metal wiring layer.

이어서, 도 7에 도시된 바와같이, 전체 결과물상에 감광 물질(Photo Resist)를 도포한후 이를 선택적으로 패터닝하여 비아홀(Via Hole)을 형성하기 위한 감광막패턴(21)을 형성한다.Subsequently, as shown in FIG. 7, after the photoresist is applied to the entire resultant, the photoresist pattern 21 is selectively formed to form a via hole.

그다음, 도 8에 도시된 바와가같이, 상기 감광막패턴(21)을 마스크로 사용하고, CxFy기체를 활성화시킨 플라즈마(Plasma)를 이용하여 상기 층간산화막(19)을 선택적으로 제거하여 비아 홀(Via Hole)(23a)(23b)을 형성한다. Subsequently, as shown in FIG. 8, the photoresist pattern 21 is used as a mask, and the interlayer oxide layer 19 is selectively removed using a plasma that activates a CxFy gas. Holes 23a and 23b are formed.

이어서, 도 9에 도시된 바와같이, 비어홀(23a)(23b)을 포함한 전체 결과물상에 화학적 기상 증착 (Chemical Vapor Depositon : CVD)방식을 이용하여 텅스텐(W)나 구리(Cu)를 증착 시킨 후 화학적 기계적 연마 공정을 이용하여(텅스텐의 경우 플라즈마를 이용한 블랭킷식각방식을 사용해도 됨.) 비아 홀(Via Hole) 이외의 다른 영역에 있는 텅스텐이나 구리를 제거시켜 플러그(25)를 형성한다. Subsequently, as shown in FIG. 9, after depositing tungsten (W) or copper (Cu) using chemical vapor deposition (CVD) on the entire product including via holes 23a and 23b. Using a chemical mechanical polishing process (a blanket etching method using plasma may be used in the case of tungsten), the plug 25 may be formed by removing tungsten or copper in a region other than via holes.

그다음, 도 10에 도시된 바와같이, 상기 플러그(25a)(25b)를 포함한 전체 결과물상에 상부 금속배선층(Ti/TiN/AI/TI/TiN)(27)을 증착한 후 상기 상부 금속배선층 (27)상에 감광막패턴(미도시)을 형성한다음 이를 마스크로 상기 상부금속배선층 (27)을 플라즈마를 이용하여 건식각(Dry Etch)하여 상부 금속배선층(29)을 형성하여 도 10에서의 "C"와 같이 캐패시터 제조를 완료한다.Next, as shown in FIG. 10, an upper metal wiring layer (Ti / TiN / AI / TI / TiN) 27 is deposited on the entire product including the plugs 25a and 25b, and then the upper metal wiring layer ( A photoresist pattern (not shown) is formed on the substrate 27, and the upper metal wiring layer 27 is dry etched using plasma to form an upper metal wiring layer 29 to form the upper metal wiring layer 29. Capacitor manufacturing is completed as in C ".

그러나, 상기한 바와같이, 종래기술에 따른 MIM 구조의 캐패시터 제조방법에 있어서는 다음과 같은 문제점이 있다.However, as described above, the capacitor manufacturing method of the MIM structure according to the prior art has the following problems.

종래기술에 따른 MIM 구조의 캐패시터 제조방법에 있어서는, 도 3 내지 도 5에 바와같이, 도시된 축전기의 용량은 축전 산화막의 면적에 비례하게 되는데, 이러한 공정으로 진행시(즉,평면적으로 축전기를 형성시킬 때) 축전 산화막의 면적이상의 크기가 반도체 칩(Chip)내에 존재하기 때문에 고집적 소자에 있어서 (즉, 고집적 소자는 칩크기가 작게 되어 칩 면적이 작아짐.) 축전기를 사용할 경우에는 칩내에 차지하는 면적이 커지게 되고, 축전기를 작게 할 경우에는 축전기 용량이 작 아지는 문제가 발생하게 된다.In the capacitor manufacturing method of the MIM structure according to the prior art, as shown in Figs. 3 to 5, the capacitance of the illustrated capacitor is proportional to the area of the storage oxide film, which proceeds to this process (i.e., to form a capacitor in plan view). In the case of a highly integrated device (i.e., a highly integrated device has a small chip size and a small chip area), the area occupied by the chip is high. If the capacitor becomes large, and the capacitor is made small, the capacity of the capacitor becomes small.

또한, 종래기술에 따른 MIM구조의 캐패시터 제조방법에 있어서는, 도 1 내지 도 5의 공정을 진행하면서 토폴러지(Topology)가 심해지고, 하부 금속 배선과 상부전극층 및 축전 산화막의 단차가 나타나기 때문에 층간 산화막을 화학적 기계적 연마를 통해서 평탄화시켜도 완전한 평탄화가 어렵다. In addition, in the capacitor manufacturing method of the MIM structure according to the prior art, the topology becomes severe as the processes of Figs. 1 to 5 progress, and the step of the lower metal wiring, the upper electrode layer, and the storage oxide film appears. Even if the planarization is performed through chemical mechanical polishing, perfect planarization is difficult.

그리고, SOG나 FOX 등의 물질을 사용하는 경우에 SOG나 FOX의 두께가 두껍거나 과도하게 화학적 기계적 연마가 진행되는 경우에, SOG나 FOX등의 물질이 드러나면서 리세스(Recess)가 심화된다. 이는 SOG 및 FOX등의 스핀코팅(Spin Coating)이 되기 때문에 발생한다.In the case where a material such as SOG or FOX is used, when the thickness of the SOG or FOX is too thick or excessively chemical mechanical polishing proceeds, the recess is deepened while the material such as SOG or FOX is exposed. This occurs because of spin coating of SOG and FOX.

더우기, 도 6에서 기술한 바와같이, 하부 금속 배선과 상부 전극층간의 단차가 있기 때문에 층간 산화막의 깊이가 축전산화막 및 상부 전극층의 합 만큼의 차이가 있고, 비아홀을 형성하기 위한 에칭진행시에 하부식각 (Under Etch)을 방지하기 위해 충분한 과도식각(Over Etch)를 진행한다. Furthermore, as described in FIG. 6, since there is a difference between the lower metal wiring and the upper electrode layer, the depth of the interlayer oxide film is different by the sum of the capacitive oxide film and the upper electrode layer, and the lower etching is performed during the etching process to form the via hole. Proceed with sufficient over etching to prevent under etching.

또한, 하부 금속배선층에 형성되는 비어홀에 맞추어 식각을 진행하는 경우, 상부전극층에 형성되는 비어홀에는 너무 많은 양의 과도식각가스가 들어가게 되어 상부전극층이 뚫릴 위험이 있으며, 금속 배선 층간 산화막 중간에 SOG나 FOX등의 물질을 삽입하는 샌드위치 구조에서는 SOG/FOX 물질이 다른 물질(IMD Oxide, SiO2,등)에 비해 식각되는 정도가 빠르기 때문에 상부 전극 층과 같이 넓은 패턴의 경우에는 SOG/FOX가 상대적으로 두껍게 코팅되기 때문에 식각량(Etch Target) 뿐만 아니라 비어홀 크기를 제어하기가 어렵다. In addition, when etching is performed in accordance with the via hole formed in the lower metal wiring layer, too much excessive etching gas enters the via hole formed in the upper electrode layer, so that the upper electrode layer may be penetrated. In the sandwich structure in which the material such as FOX is inserted, SOG / FOX material is etched faster than other materials (IMD Oxide, SiO2, etc.), so that SOG / FOX is relatively thick in a wide pattern such as an upper electrode layer. Because of the coating, it is difficult to control not only the etching target but also the via hole size.                         

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 캐패시터 크기를 작게 하면서 캐패시터 용량을 증가시키고 하부금속층과 상부전극층간의 단차를 줄일 수 있는 MIM 구조의 캐패시터 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems of the prior art, to provide a capacitor manufacturing method of the MIM structure that can increase the capacitor capacity while reducing the capacitor size and reduce the step between the lower metal layer and the upper electrode layer. There is this.

상기 목적을 달성하기 위한 본 발명에 따른 MIM구조의 캐패시터 제조방법은, 반도체기판 상에 절연막을 형성하는 단계; 상기 절연막내에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 절연막 상에 하부금속배선층과 축전산화막 및 상부금속배선층을 형성하는 단계; 상기 상부금속배선층과 축전산화막을 상기 하부금속배선층 표면이 노출될 때까지 평탄화시켜 상부금속배선층패턴과 축전산화막패턴을 형성하는 단계; 및 상기 하부금속배선층을 패터닝하여 상기 트렌치 및 이에 인접한 절연막 부분 상에 하부금속배선층패턴을 형성하는 단계;를 포함한다. According to another aspect of the present invention, there is provided a capacitor manufacturing method of a MIM structure, the method including forming an insulating film on a semiconductor substrate; Forming a trench in the insulating film; Forming a lower metal wiring layer, a storage oxide film, and an upper metal wiring layer on the insulating film including the trench; Planarizing the upper metal wiring layer and the storage oxide film until the surface of the lower metal wiring layer is exposed to form an upper metal wiring layer pattern and a storage oxide film pattern; And patterning the lower metal wiring layer to form a lower metal wiring layer pattern on the trench and an insulating layer adjacent thereto.

또한, 본 발명에 따른 MIM 구조의 캐패시터 제조방법은, 상기 캐패시터는 상기 트렌치내에 형성되는 것을 특징으로한다.In addition, the capacitor manufacturing method of the MIM structure according to the present invention is characterized in that the capacitor is formed in the trench.

그리고, 본 발명에 따른 MIM 구조의 캐패시터 제조방법은, 상기 하부금속배선층패턴을 형성하는 단계 후, 전체 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막 내에 상기 하부금속배선층패턴 및 상부금속배선층패턴의 상면을 각각 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 상기 하부금속배선층패턴 및 상부금속배선층패턴과 각각 연결되는 플러그를 형성하는 단계; 및 상기 플러그 상에 상기 하부금속배선층패턴 및 상부금속배선층패턴과 각각 연결되는 상부배선을 형성하는 단계;를 더 포함한다. In addition, the capacitor manufacturing method of the MIM structure according to the present invention, after the step of forming the lower metal wiring layer pattern, forming an interlayer insulating film on the entire product; Forming a contact hole in the interlayer insulating layer to expose upper surfaces of the lower metal wiring layer pattern and the upper metal wiring layer pattern, respectively; Forming a plug connected to each of the lower metal wiring layer pattern and the upper metal wiring layer pattern in the contact hole; And forming an upper wiring connected to the lower metal wiring layer pattern and the upper metal wiring layer pattern, respectively, on the plug.

(실시예)(Example)

이하, 본 발명에 따른 MIM구조의 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a capacitor of a MIM structure according to the present invention will be described in detail with reference to the accompanying drawings.

도 11 내지 도 17은 본 발명에 따른 MIM 구조의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.11 to 17 are process cross-sectional views illustrating a method of manufacturing a capacitor of a MIM structure according to the present invention.

본 발명의 일실시예에 따른 MIM 구조의 캐패시터 제조방법은, 도 11에 도시된 바와같이, 먼저 반도체기판(미도시)상에 형성된 하부절연막(33)상에 MIM 캐패시터 (Metal-Insulator-Metal Capacitor)를 형성하기 위해 감광물질을 도포한후 이를 선택적으로 패터닝하여 산화막트렌치마스크(35)를 형성한다. 이때, MIM 캐패시터를 실린더 모양으로 형성하기 위해 산화막트렌치 마스크(35)는 홀 모양으로 패터닝한다.In the method of manufacturing a capacitor having a MIM structure according to an embodiment of the present invention, as shown in FIG. 11, a MIM capacitor (Metal-Insulator-Metal Capacitor) is first formed on a lower insulating layer 33 formed on a semiconductor substrate (not shown). After the photosensitive material is applied to form a), it is selectively patterned to form an oxide film trench mask 35. At this time, in order to form the MIM capacitor in the shape of a cylinder, the oxide film trench mask 35 is patterned into a hole shape.

그다음, 도 12에 도시된 바와같이, 상기 산화막트렌치마스크(35)를 이용하여 하부금속층 및 하부금속층영역이 형성될 하부절연막(33)부분을 "C, F"의 주성분으로 된 활성화 플라즈마를 이용하여 선택적으로 패터닝하여 상기 하부절연막(33)내에 산화막트렌치(37)를 형성한다.Next, as shown in FIG. 12, the lower insulating layer 33 where the lower metal layer and the lower metal layer region are to be formed by using the oxide film trench mask 35 is formed by using an activated plasma having a main component of "C, F". The oxide layer trench 37 is formed in the lower insulating layer 33 by selectively patterning the oxide layer trench 37.

이어서, 도 13에 도시된 바와같이, 전체 결과물상에 화학적 기상증착방식 또는 전기 분해방식을 이용하여 하부금속배선층(39)을 증착시킨다. 이때, 화학적 기상증착 또는 전기분해방식으로 금속을 증착하면, 산화막표면과 트렌치영역에 두께가 비슷하게 증착된다.Subsequently, as shown in FIG. 13, the lower metal wiring layer 39 is deposited on the entire resultant using chemical vapor deposition or electrolysis. In this case, when the metal is deposited by chemical vapor deposition or electrolysis, similar thicknesses are deposited on the oxide film surface and the trench region.

그다음, 순차적으로 화학적 기상증착방식 또는 전기분해방식으로 축전산화막 (41)과 상부전극층(43)을 두껍게 증착하여 홀 모양으로 산화막 트렌치(37)내에 하부금속배선층(39)/축전산화막(41)/상부금속층(43)을 채운다.Subsequently, the capacitive oxide film 41 and the upper electrode layer 43 are thickly deposited by chemical vapor deposition or electrolysis to sequentially form the lower metal wiring layer 39 / capacitive oxide film 41 / in the oxide trench 37 in a hole shape. The upper metal layer 43 is filled.

이어서, 도 14에 도시된 바와같이, 화학적 기계연마(Chemical Mechanical Polishing: CMP)를 통해 홀 모양의 산화막트렌치(37)내에서 하부금속배선층에 형성된 홀 모양의 상부금속배선층의 영역을 제외한 나머지 부분의 축전산화막 부분 및 상부금속배선층 부분을 선택적으로 제거하여 평탄화시킨다. 이때, 선택적으로 제거된 모양을 수평적(horizontal)으로 보면, 금속-부도체-금속 축전기의 모양으로 형성된다. 즉, 하부금속배선층(39) 내에 원통형으로 축전산화막패턴(41a)과 상부금속배선층패턴(43a)이 형성된다.Subsequently, as shown in FIG. 14, except for the region of the hole-shaped upper metal wiring layer formed in the lower metal wiring layer in the hole-shaped oxide film trench 37 through chemical mechanical polishing (CMP). The capacitive oxide film portion and the upper metal wiring layer portion are selectively removed and planarized. At this time, the selectively removed shape is formed in the shape of a metal insulator-metal capacitor. That is, the storage oxide film pattern 41a and the upper metal wiring layer pattern 43a are formed in a cylindrical shape in the lower metal wiring layer 39.

그다음, 도 15에 도시된 바와같이, MIM 캐패시터의 하부금속배선층패턴을 형성하기 위해 상기 전체 결과물상에 감광물질를 도포한후 이를 패터닝하여 하부금속배선층 마스크(45)를 형성한다.Next, as shown in FIG. 15, a photosensitive material is coated on the entire resultant to form a lower metal wiring layer pattern of the MIM capacitor and then patterned to form a lower metal wiring layer mask 45.

이어서, 도 16에 도시된 바와같이, 상기 하부금속배선층 마스크(45)를 이용하여 상기 하부금속배선층을 Cl2/BCl3/N2 가스의 조합으로 이루어진 활성화 플라즈마로 건식식각하여 트렌치 및 이에 인접한 절연막 부분 상에 하부금속배선층패턴(39a)을 형성한다. 그런다음, 상기 하부금속배선 마스크(45)를 제거한다. Next, as shown in FIG. 16, the lower metal wiring layer is dry-etched with an activated plasma composed of a combination of Cl 2 / BCl 3 / N 2 gas using the lower metal wiring layer mask 45 to form a trench and an insulating layer adjacent thereto. The lower metal wiring layer pattern 39a is formed on the portion. Then, the lower metallization mask 45 is removed.

이는 도 16에 도시된 MIM 캐패시터 구조에서와 같이, MIM 캐패시터를 형성하게 되면, MIM 캐패시터의 하부금속배선층패턴(39a)과 상부금속배선층패턴(43a) 사이에서 단차가 발생하지 않고 평탄화가 되어 있어, 후속 공정에서 층간산화막(Inter Metal Dielectric: IMD)을 증착시킬 때 MIM 캐패시터 부위와 금속배선층과의 토폴러지가 없기 때문에 화학적 기계적 연마공정을 진행하더라도 평탄화시키는 것이 용이하게 된다.When the MIM capacitor is formed, as in the MIM capacitor structure shown in FIG. 16, the step is flattened without a step between the lower metal wiring layer pattern 39a and the upper metal wiring layer pattern 43a of the MIM capacitor. In the subsequent process, when depositing Inter Metal Dielectric (IMD), there is no topology between the MIM capacitor region and the metallization layer, so that the planarization becomes easy even if the chemical mechanical polishing process is performed.

따라서, 상기와 같은 공정순으로 진행하면, 도면에는 도시하지 않았지만, 실린더 구조의 캐패시터를 갖게 된다.Therefore, if the process proceeds as described above, although not shown in the drawing, the capacitor has a cylinder structure.

그러므로, 실린더 구조의 MIM 캐패시터와 같은 경우에는 기존의 평면으로 패턴된 형태보다 MIM 캐패시터를 1개의 칩내에 삽입할 경우에는 2배 이상의 면적을 줄일 수가 있고 또한 축전기의 용량도 증가시킬 수가 있게 된다.Therefore, in the case of the MIM capacitor of the cylinder structure, when the MIM capacitor is inserted into one chip, the area can be reduced by more than twice as much as the conventional planar patterned form, and the capacity of the capacitor can be increased.

그다음, 도 17에 도시된 바와같이, 전체 결과물상에 제2층간절연막(47)을 증착한후 화학적 기계적 연마공정을 통해 평탄화시킨 다음, 상기 제2층간절연막(47)을 금속배선마스크(미도시)을 사용하여 선택적으로 패터닝하여 상기 하부금속배선층패턴(39a)과 상기 상부금속배선층패턴(43a)을 각각 노출시키는 콘택홀(49)을 형성한다. 이때, 종래기술에서 발생되었던 상부금속배선층패턴(43a)과 축전산화막패턴(41a)의 단차가 발생하지 않기 때문에 평탄화가 용이하게 된다.Next, as shown in FIG. 17, the second interlayer insulating film 47 is deposited on the entire resultant and then planarized by a chemical mechanical polishing process, and then the second interlayer insulating film 47 is made of a metal wiring mask (not shown). And selectively patterning the contact hole 49 to expose the lower metal wiring layer pattern 39a and the upper metal wiring layer pattern 43a, respectively. At this time, since the level difference between the upper metal wiring layer pattern 43a and the storage oxide film pattern 41a which has been generated in the prior art does not occur, the planarization becomes easy.

이어서, 상기 콘택홀(49)내에 콘택플러그(51)을 형성한후 전체 결과물상에 상부배선으로 사용하기 위해 TiN/Al/TiN으로 구성된 금속층(미도시)을 증착한다음 상기 금속층을 선택적으로 패터닝하여 상기 콘택플러그(51)와 전기적으로 연결되는 상부배선(53)을 형성한다.Subsequently, after forming the contact plug 51 in the contact hole 49, a metal layer (not shown) composed of TiN / Al / TiN is deposited on the entire product for use as an upper wiring, and then the patterned metal layer is selectively patterned. To form an upper wiring 53 electrically connected to the contact plug 51.

상기에서 설명한 바와같이, 본 발명에 따른 MIM 구조의 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the manufacturing method of the semiconductor device of the MIM structure according to the present invention has the following effects.

본 발명에 따른 반도체소자의 콘택 형성방법에 있어서는, MIM 캐피시터가 기 존의 공정진행에서 발생하는 단차가 발생하지 않고 평탄화되어 있어 금속층간절연막상부의 평탄화가 용이하게 이루어질 수가 있어 후속 비아홀 크기뿐만 아니라 비아홀의 깊이의 차이가 발생하지 않아 충분한 양의 과도식각을 진행할 수가 있다.In the method for forming a contact of a semiconductor device according to the present invention, the MIM capacitor is planarized without generating a step difference generated in the existing process, so that the upper part of the interlayer insulating film can be easily planarized, so that not only the via hole size but also the via hole can be made. There is no difference in the depth of, so a sufficient amount of transient etching can be performed.

또한, 종래기술에서 축전산화막의 수평적 식각으로 인해 하부금속층과 상부금속층간의 단락이 발생되었지만, 본 발명에서는 캐패시터를 실린더 구조내에 MIM 캐패시터를 형성하여 이러한 상하 배선간의 단락 발생을 방지할 수 있다. In addition, although the short circuit between the lower metal layer and the upper metal layer has occurred due to the horizontal etching of the storage oxide film in the related art, in the present invention, a short circuit between the upper and lower wirings can be prevented by forming a capacitor in the cylinder structure with the MIM capacitor.

그리고, 고집적소자의 제조기술에 있어서 칩 면적의 감소가 이루어지는데 이런 경우 MIM 캐패시터의 면적도 감소가 이루어져야 하기 때문에 축전기의 용량 문제로 인해 캐패시터의 면적감소가 어렵게 된다. 하지만, 이러한 경우에, 본 발명에서 제시한 실린더 구조의 방법으로 사용하게 되면 축전기의 용량은 크게 하면서도 축전기의 면적을 감소시킬 수가 있다.In addition, the chip area is reduced in the manufacturing technology of the high integration device. In this case, the area of the MIM capacitor must also be reduced, which makes it difficult to reduce the area of the capacitor due to the capacity problem of the capacitor. In this case, however, the use of the cylinder structure proposed in the present invention can reduce the area of the capacitor while increasing the capacity of the capacitor.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.

Claims (3)

반도체기판상에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate; 상기 절연막내에 트렌치를 형성하는 단계;Forming a trench in the insulating film; 상기 트렌치를 포함한 절연막상에 하부금속배선층과 축전산화막 및 상부금속배선층을 형성하는 단계; Forming a lower metal wiring layer, a storage oxide film, and an upper metal wiring layer on the insulating film including the trench; 상기 상부금속배선층과 축전산화막을 상기 하부금속배선층 표면이 노출될 때까지 평탄화시켜 상부금속배선층패턴과 축전산화막패턴을 형성하는 단계; 및 Planarizing the upper metal wiring layer and the storage oxide film until the surface of the lower metal wiring layer is exposed to form an upper metal wiring layer pattern and a storage oxide film pattern; And 상기 하부금속배선층을 패터닝하여 상기 트렌치 및 이에 인접한 절연막 부분 상에 하부금속배선층패턴을 형성하는 단계; Patterning the lower metal wiring layer to form a lower metal wiring layer pattern on the trench and an insulating portion adjacent thereto; 를 포함하는 것을 특징으로 하는 MIM 구조의 캐패시터 제조방법.Capacitor manufacturing method of the MIM structure comprising a. 제1항에 있어서, 상기 캐패시터는 상기 트렌치내에 형성되는 것을 특징으로하는 MIM 구조의 캐패시터 제조방법. The method of claim 1, wherein the capacitor is formed in the trench. 제1항에 있어서, 상기 하부금속배선층패턴을 형성하는 단계 후, The method of claim 1, wherein after forming the lower metal wiring layer pattern, 전체 결과물 상에 층간절연막을 형성하는 단계; Forming an interlayer insulating film on the entire product; 상기 층간절연막 내에 상기 하부금속배선층패턴 및 상부금속배선층패턴의 상면을 각각 노출시키는 콘택홀을 형성하는 단계; Forming a contact hole in the interlayer insulating layer to expose upper surfaces of the lower metal wiring layer pattern and the upper metal wiring layer pattern, respectively; 상기 콘택홀 내에 상기 하부금속배선층패턴 및 상부금속배선층패턴과 각각 연결되는 플러그를 형성하는 단계; 및 Forming a plug connected to each of the lower metal wiring layer pattern and the upper metal wiring layer pattern in the contact hole; And 상기 플러그 상에 상기 하부금속배선층패턴 및 상부금속배선층패턴과 각각 연결되는 상부배선을 형성하는 단계;Forming an upper wiring connected to the lower metal wiring layer pattern and the upper metal wiring layer pattern on the plug, respectively; 를 더 포함하는 것을 특징으로 하는 MIM 구조의 캐패시터 제조방법.Capacitor manufacturing method of the MIM structure characterized in that it further comprises.
KR1020010080430A 2001-12-18 2001-12-18 Method for fabricating metal-insulator-metal capacitor KR100772073B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010080430A KR100772073B1 (en) 2001-12-18 2001-12-18 Method for fabricating metal-insulator-metal capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010080430A KR100772073B1 (en) 2001-12-18 2001-12-18 Method for fabricating metal-insulator-metal capacitor

Publications (2)

Publication Number Publication Date
KR20030050050A KR20030050050A (en) 2003-06-25
KR100772073B1 true KR100772073B1 (en) 2007-11-01

Family

ID=29575833

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010080430A KR100772073B1 (en) 2001-12-18 2001-12-18 Method for fabricating metal-insulator-metal capacitor

Country Status (1)

Country Link
KR (1) KR100772073B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100997780B1 (en) * 2003-09-05 2010-12-02 매그나칩 반도체 유한회사 Method for forming mim capacitor
KR100807513B1 (en) 2006-11-03 2008-02-26 동부일렉트로닉스 주식회사 Metal-insulator-metal capacitor forming method for semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030077284A (en) * 2002-03-26 2003-10-01 삼성전자주식회사 Semiconductor device having metal-insulator-metal capacitor and fabrication method thereof
KR20040001948A (en) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 Method for fabricating capacitor in semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030077284A (en) * 2002-03-26 2003-10-01 삼성전자주식회사 Semiconductor device having metal-insulator-metal capacitor and fabrication method thereof
KR20040001948A (en) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 Method for fabricating capacitor in semiconductor device

Also Published As

Publication number Publication date
KR20030050050A (en) 2003-06-25

Similar Documents

Publication Publication Date Title
KR100419746B1 (en) A method for manufacturing a multi-layer metal line of a semiconductor device
KR100772073B1 (en) Method for fabricating metal-insulator-metal capacitor
US6831007B2 (en) Method for forming metal line of Al/Cu structure
KR20040011251A (en) Semiconductor device and fabrication method of thereof
US7018903B2 (en) Method of forming semiconductor device with capacitor
KR100664339B1 (en) Method for forming metal line of semiconductor device
KR100514523B1 (en) Method for metal interconnection of semiconductor device
KR100947563B1 (en) Method for fabricating MIM capacitor of semiconductor device
KR100593956B1 (en) Method for fabricating MIM capacitor of semiconductor device
JP2004039724A (en) Semiconductor device and its manufacturing method
KR100230733B1 (en) Method for forming multi-layered metal interconnector of semicondcutor device
KR100450244B1 (en) Semiconductor device and fabrication method of thereof
KR100997780B1 (en) Method for forming mim capacitor
KR100480890B1 (en) Method for manufacturing of capacitor of semiconductor device
KR19990062003A (en) Method of forming multilayer metal wiring in semiconductor device
KR100457740B1 (en) A method for manufacturing a multi-layer metal line of a semiconductor device
KR100198636B1 (en) Interconnecting method of semiconductor device
KR100494118B1 (en) The method for forming capacitor in semiconductor device
KR100373706B1 (en) a manufacturing method for wires of semiconductor devices
KR100548517B1 (en) Method for fabricating metal-insulator-metal capacitor
KR100249130B1 (en) Method for forming metal line of semiconductor device
KR100269662B1 (en) Method for manufacturing conductor plug of semiconductor device
KR20000056260A (en) Method of forming a contact in a semiconductor device
KR100340900B1 (en) Method of fabricating a semiconductor device
KR100447730B1 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130916

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140917

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150923

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee