KR100311499B1 - Method for manufacturing capacitor in semiconductor device - Google Patents
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Abstract
본 발명은 MIM(Metal-Insulator-Metal) 커패시터의 유효 커패시턴스 증대 및 누설 전류를 감소시키는데 적당하도록한 반도체 소자의 커패시터 제조 방법에 관한 것으로, 반도체 기판상에 절연층을 형성하고 선택적으로 패터닝하여 콘택홀을 형성하고 콘택홀을 매립하는 플러그층을 형성하는 단계;상기 플러그층상에 절연 패턴층을 형성하는 단계;전면에 유전막을 형성하고 큐어링 공정을 진행하는 단계;상기 유전막이 형성된 절연 패턴층들 사이에 커패시터 상부 전극층을 매립 형성하고 절연 패턴층들을 제거하는 단계;상기 절연 패턴층이 제거된 부분에 커패시터 하부 전극층을 형성하는 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device suitable for increasing effective capacitance and reducing leakage current of a metal-insulator-metal (MIM) capacitor. Forming a plug layer to form a contact hole and filling the contact hole; forming an insulating pattern layer on the plug layer; forming a dielectric film on the front surface and performing a curing process; between the insulating pattern layers on which the dielectric film is formed Forming a capacitor upper electrode layer in the capacitor and removing the insulating pattern layers; forming a capacitor lower electrode layer in a portion where the insulating pattern layer is removed.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 MIM(Metal-Insulator-Metal)커패시터의 유효 커패시턴스 증대 및 누설 전류를 감소시키는데 적당하도록한 반도체 소자의 커패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method of manufacturing a capacitor of a semiconductor device suitable for increasing effective capacitance and reducing leakage current of a metal-insulator-metal (MIM) capacitor.
일반적으로 금속을 커패시터의 하부 전극으로 사용하는 MIM 구조의 커패시터에서 유전막으로 Ta2O5막은 높은 유전 상수값을 가지나 막 증착시에 함유된 카본(carbon;C)원소와 보이드에 의하여 누설 전류 특성이 나쁘다.Generally, Ta 2 O 5 film has a high dielectric constant in the MIM capacitor which uses metal as the lower electrode of the capacitor. bad.
이와 같은 누설 전류 특성을 향상시키기 위하여 Ta2O3막을 큐어링하기 위하여 O2또는 O3분위기에서 열처리하는 공정을 포함한다.In order to cure the Ta 2 O 3 film to improve such leakage current characteristics, a step of heat treatment in an O 2 or O 3 atmosphere is included.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 커패시터에 관하여 설명하면 다음과 같다.Hereinafter, a capacitor of a semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1은 종래 기술의 반도체 소자의 커패시터의 구조 단면도이다.1 is a structural cross-sectional view of a capacitor of a semiconductor device of the prior art.
종래 기술의 반도체 소자의 커패시터는 셀 트랜지스터(도면에 도시하지 않음)반도체 기판(1)상에 층간 절연막(2)을 형성하고 선택적으로 식각하여 스토리지 노드 콘택홀을 형성한다.The capacitor of the semiconductor device of the prior art forms an interlayer insulating film 2 on a cell transistor (not shown) semiconductor substrate 1 and selectively etches to form a storage node contact hole.
이와 같은 스토리지 노드 콘택홀은 셀 트랜지스터가 형성된 반도체 기판(1)의 전면에 층간 절연막(2)으로 PE-TEOS 및 PE-NIT층을 증착하고 O2애싱 공정을 진행한후에 포토리소그래피 공정으로 선택적으로 상기 PE-TEOS 및 PE-NIT층을 식각하고 전면에 다시 나이트라이드층을 형성한후에 에치백하여 상기 패터닝된 PE-TEOS 및 PE-NIT층의 측면에 나이트라이드 측벽을 형성하는 공정으로 진행한다.Such a storage node contact hole is selectively deposited by a photolithography process after depositing a PE-TEOS and PE-NIT layer with an interlayer insulating film 2 on the front surface of the semiconductor substrate 1 on which the cell transistor is formed, and performing an O 2 ashing process. The PE-TEOS and PE-NIT layers are etched and the nitride layer is formed on the front surface, and then etched back to form nitride sidewalls on the side surfaces of the patterned PE-TEOS and PE-NIT layers.
이어, 상기 나이트라이드 측벽이 형성된 스토리지 노드 콘택홀을 매립하도록 폴리 실리콘층을 증착하고 에치백하여 플러그층(3)을 형성한다.Subsequently, a plug layer 3 is formed by depositing and etching back the polysilicon layer to fill the storage node contact hole in which the nitride sidewall is formed.
그리고 상기 플러그층(3)에 콘택되는 커패시터 하부 전극(4)을 형성하고 전면에 유전체막(5),커패시터 상부 전극(6)을 형성한다.A capacitor lower electrode 4 is formed on the plug layer 3, and a dielectric film 5 and a capacitor upper electrode 6 are formed on the entire surface.
여기서, 커패시터 하부 전극(4)은 스퍼터링 공정으로 텅스텐(W)을 증착하여 1차로 하부 전극의 바닥층을 형성하고 상기 바닥층에 수직으로 연결되는 기둥층을 텅스텐을 증착하여 실린더형의 커패시터를 형성한다.Here, the capacitor lower electrode 4 is formed by depositing tungsten (W) by a sputtering process to form a bottom layer of the lower electrode primarily, and depositing tungsten on a pillar layer connected to the bottom layer to form a cylindrical capacitor.
그리고 유전체막(5)으로는 고유전율의 Ta2O5를 사용하고 큐어링하기 위하여 O2또는 O3분위기에서 열처리하는 공정을 포함한다.And the dielectric film 5 includes a step of using a high dielectric constant Ta 2 O 5 and heat treatment in an O 2 or O 3 atmosphere to cure.
이와 같은 종래 기술의 반도체 소자의 커패시터는 다음과 같은 문제가 있다.Such a capacitor of the semiconductor device of the prior art has the following problems.
유전막을 증착한후에 진행하는 큐어링 공정시에 열처리 온도가 높을 경우 유전막을 통과한 산소 원자가 하부 전극의 금속 원자와 결합하여 발생하는 하부 전극의 산화 문제가 발생하여 누설 전류 특성이 오히려 저하된다.When the heat treatment temperature is high during the curing process after the deposition of the dielectric film, the oxidation problem of the lower electrode generated by the oxygen atom passing through the dielectric film is combined with the metal atoms of the lower electrode, thereby reducing the leakage current characteristics.
이는 커패시턴스를 감소시킨다.This reduces the capacitance.
이와 같은 문제를 해결하기 위해서는 열처리 온도를 낮추고 유전막의 두께를 증가시켜야하나 유전막의 두께 증가는 커패시턴스를 감소시키고 열처리 온도를 낮추는 것은 큐어링을 불완전하게 이루어지게 하여 누설 전류 특성을 나빠지게 한다.In order to solve such a problem, it is necessary to lower the heat treatment temperature and increase the thickness of the dielectric film, but increasing the thickness of the dielectric film decreases the capacitance and lowering the heat treatment temperature causes the curing to be incomplete, resulting in poor leakage current characteristics.
본 발명은 이와 같은 종래 기술의 반도체 소자의 커패시터의 문제를 해결하기 위한 것으로, MIM(Metal-Insulator-Metal) 커패시터의 유효 커패시턴스 증대 및 누설 전류를 감소시키는데 적당하도록한 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problem of the capacitor of the prior art semiconductor device, and to provide a method of manufacturing a capacitor of the semiconductor device suitable for increasing the effective capacitance of the metal-insulator-metal (MIM) capacitor and reducing the leakage current. Its purpose is to.
도 1은 종래 기술의 반도체 소자의 커패시터의 구조 단면도1 is a structural cross-sectional view of a capacitor of a semiconductor device of the prior art
도 2a내지 도 2k는 본 발명에 따른 반도체 소자의 커패시터 형성을 위한 공정 단면도2A to 2K are cross-sectional views of a process for forming a capacitor of a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21. 반도체 기판 22. 제 1 절연막21. Semiconductor substrate 22. First insulating film
23. 제 2 절연막 24. 플러그층23. Second insulating film 24. Plug layer
25. 제 3 절연막 26. 유전막25. Third insulating film 26. Dielectric film
27. 상부 전극 형성용 물질층 27a. 상부 전극27. Material layer for forming upper electrode 27a. Upper electrode
28. 하부 전극 형성용 물질층 28a. 하부 전극28. Material layer for forming lower electrode 28a. Bottom electrode
29. 제 4 절연막 30. 포토레지스트29. Fourth insulating film 30. Photoresist
31. 상부 배선31. Top Wiring
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 커패시터 제조 방법은 반도체 기판상에 절연층을 형성하고 선택적으로 패터닝하여 콘택홀을 형성하고 콘택홀을 매립하는 플러그층을 형성하는 단계;상기 플러그층상에 절연 패턴층을 형성하는 단계;전면에 유전막을 형성하고 큐어링 공정을 진행하는 단계;상기 유전막이 형성된 절연 패턴층들 사이에 커패시터 상부 전극층을 매립 형성하고 절연 패턴층들을 제거하는 단계;상기 절연 패턴층이 제거된 부분에 커패시터 하부 전극층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method including: forming an insulating layer on a semiconductor substrate and selectively patterning the same to form a contact hole and forming a plug layer filling the contact hole; Forming an insulating pattern layer on the layer; forming a dielectric film on the front surface and performing a curing process; embedding a capacitor upper electrode layer between the insulating pattern layers on which the dielectric film is formed, and removing the insulating pattern layers; And forming a capacitor lower electrode layer on a portion where the insulating pattern layer is removed.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 커패시터 제조 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2k는 본 발명에 따른 반도체 소자의 커패시터 형성을 위한 공정 단면도이다.2A to 2K are cross-sectional views illustrating a process for forming a capacitor of a semiconductor device according to the present invention.
본 발명에 따른 커패시터의 제조 방법은 커패시터의 하부 전극을 형성하기 전에 유전막을 먼저 증착하여 큐어링을 한후에 하부전극을 형성하는 것으로 그 공정은 다음과 같이 이루어진다.In the method of manufacturing a capacitor according to the present invention, a dielectric film is first deposited before curing to form a lower electrode of the capacitor, followed by curing to form a lower electrode. The process is performed as follows.
먼저, 도 2a에서와 같이, 셀 트랜지스터(도면에 도시하지 않음)가 형성된 반도체 기판(21)상에 제 1 절연막(22),제 2 절연막(23)을 증착하고 포토리소그래피 공정으로 선택적으로 패터닝하여 콘택홀을 형성한다.First, as shown in FIG. 2A, a first insulating film 22 and a second insulating film 23 are deposited on a semiconductor substrate 21 on which a cell transistor (not shown) is formed and selectively patterned by a photolithography process. A contact hole is formed.
그리고 전면에 도전층을 형성하고 에치백하여 상기 콘택홀을 매립하는 플러그층(24)을 형성한다.Then, a conductive layer is formed on the entire surface and etched back to form a plug layer 24 filling the contact hole.
이어, 도 2b에서와 같이, 커패시터의 높이를 고려하여 제 3 절연막(25)을 전면에 형성한다. 즉, 제 3 절연막(25)의 두께가 커패시터의 최종 높이가 된다.Next, as shown in FIG. 2B, the third insulating film 25 is formed on the entire surface in consideration of the height of the capacitor. That is, the thickness of the third insulating film 25 becomes the final height of the capacitor.
그리고 도 2c에서와 같이, 상기 제 3 절연막(25)을 선택적으로 패터닝하여 상기 플러그층(24)상에만 남도록 선택적으로 패터닝하여 제 3 절연막 기둥층(25a)을 형성한다.As shown in FIG. 2C, the third insulating layer 25 is selectively patterned to be selectively patterned so as to remain only on the plug layer 24 to form the third insulating layer pillar layer 25a.
이어, 도 2d에서와 같이, 상기 제 3 절연막 기둥층(25a)을 포함하는 전면에 유전막(26)으로 Ta2O3를 증착하고 O2또는 O3또는 N2O의 산소 분위기에서 열처리하여 상기 유전막(26)을 완전히 큐어링(curing)한다.Subsequently, as shown in FIG. 2D, Ta 2 O 3 is deposited on the entire surface including the third insulating layer pillar layer 25a by a dielectric layer 26 and heat-treated in an oxygen atmosphere of O 2 or O 3 or N 2 O. The dielectric film 26 is completely cured.
이와 같은 큐어링 공정으로 유전막(26)에 함유된 카본 원소나 보이드를 완전히 없앤다.Such a curing process completely eliminates the carbon element and voids contained in the dielectric film 26.
그리고 도 2e에서와 같이, 상기 큐어링 공정이 완료된 유전막(26)상에 상부 전극 형성용 물질층(27)을 형성한다.As shown in FIG. 2E, an upper electrode forming material layer 27 is formed on the dielectric layer 26 on which the curing process is completed.
상기 상부 전극 형성용 물질층(27)으로는 금속 예를들면, TiN등의 금속을 주로 사용하거나 폴리 실리콘을 사용한다.As the upper electrode forming material layer 27, a metal such as TiN or the like is mainly used or polysilicon is used.
이어, 도 2f에서와 같이, CMP(Chemical Mechanical Polishing) 또는 에치백 공정으로 상기 상부 전극 형성용 물질층(27)을 제 3 절연막 기둥층(25a)의 상부 표면이 노출되도록 평탄화하여 상부 전극(27a)을 형성한다.Subsequently, as shown in FIG. 2F, the upper electrode forming material layer 27 is planarized to expose the upper surface of the third insulating layer pillar layer 25a by a chemical mechanical polishing (CMP) or etch back process. ).
그리고 세정 공정을 진행하여 제 3 절연막 기둥층(25a)을 제거하여 플러그층(24) 및 유전막(26)의 배면을 노출시킨다.The cleaning process is performed to remove the third insulating film pillar layer 25a to expose the back surface of the plug layer 24 and the dielectric film 26.
그리고 도 2g에서 같이, 상기 플러그층(24) 및 유전막(26)이 노출된 전면에 하부 전극 형성용 물질층(28)을 증착한다.As shown in FIG. 2G, the lower electrode forming material layer 28 is deposited on the entire surface of the plug layer 24 and the dielectric layer 26.
이어, 도 2h에서와 같이, CMP 공정 또는 에치백 공정으로 평탄화하여 상기 플러그층(24) 연결되는 하부 전극(28a)을 형성한다.Subsequently, as shown in FIG. 2H, the lower electrode 28a connected to the plug layer 24 is formed by planarization by a CMP process or an etch back process.
그리고 도 2i 및 도 2j에서와 같이, 전면에 제 4 절연막(29)을 형성하고 전면에 포토레지스트(30)를 도포한다.As shown in FIGS. 2I and 2J, the fourth insulating layer 29 is formed on the entire surface, and the photoresist 30 is coated on the entire surface.
상기 포토레지스트(30)를 선택적으로 노광 및 현상하여 포토레지스트 마스크층을 형성한다.The photoresist 30 is selectively exposed and developed to form a photoresist mask layer.
이어, 상기 포토레지스트 마스크층을 이용하여 노출된 제 4 절연막(29)을 선택적으로 식각하여 상부 전극(27a)을 선택적으로 노출시킨다.Subsequently, the fourth insulating layer 29 exposed using the photoresist mask layer is selectively etched to selectively expose the upper electrode 27a.
그리고 도 2k에서와 같이, 전면에 금속을 증착하고 선택적으로 패터닝하여 상부 배선(31)을 형성한다.As shown in FIG. 2K, metal is deposited on the front surface and selectively patterned to form the upper wiring 31.
이와 같은 본 발명에 따른 반도체 소자의 커패시터의 제조 방법은 하부 전극(28a)을 형성하기 전에 유전막(26)을 형성하고 큐어링을 하므로써 유전막의 두께 제한이나 열처리 온도에 대한 제한이 없다.The method of manufacturing the capacitor of the semiconductor device according to the present invention does not limit the thickness of the dielectric film or the heat treatment temperature by forming and curing the dielectric film 26 before forming the lower electrode 28a.
그러므로 커패시터의 누설 전류 억제를 위한 큐어링 공정을 완전하게 할 수 있다.Therefore, the curing process for suppressing the leakage current of the capacitor can be completed.
이와 같은 본 발명의 반도체 소자의 커패시터 제조 방법은 다음과 같은 효과가 있다.Such a capacitor manufacturing method of the semiconductor device of the present invention has the following effects.
하부 전극을 형성하기 전에 유전막을 형성하고 큐어링 공정을 진행하므로 유전막을 증착한후에 진행하는 큐어링 공정시에 열처리 온도가 높을 경우 유전막을 통과한 산소 원자가 하부 전극의 금속 원자와 결합하여 발생하는 하부 전극의 산화 문제를 해결하는 효과가 있다.Before forming the lower electrode, the dielectric film is formed and the curing process is performed. Therefore, when the heat treatment temperature is high during the curing process after the deposition of the dielectric film, oxygen atoms passing through the dielectric film are combined with the metal atoms of the lower electrode. Has the effect of solving the oxidation problem.
그러므로 큐어링시의 열처리 온도의 제한이 없고 유전막 두께를 최적화 할 수 있어 커패시터의 누설 전류 특성을 향상시킬 수 있다.Therefore, there is no restriction on the heat treatment temperature during curing and the dielectric thickness can be optimized to improve the leakage current characteristics of the capacitor.
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