KR20080088679A - Method for manufacturing of semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to prevent the generation of defects in a fuse region by removing a stepped part between a cell region and a peripheral circuit region. A storage electrode insulating layer(102) is formed on a semiconductor substrate(100) including a cell region(C), a peripheral circuit region(P), and a fuse region(F). A guard ring region is formed on a boundary between the cell region and the peripheral region by etching selectively the storage electrode insulating layer. A wet-etch prevention insulating layer(114) and a fuse polysilicon layer are formed on an entire surface of the semiconductor substrate. A fuse(120) is formed by etching the fuse polysilicon layer. The wet-etch prevention insulating layer is removed from the cell region. A storage electrode(124) is formed in the cell region. A dielectric layer(126) and an upper electrode(128) are formed on the storage electrode.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 제조방법에 관한 단면도.1A to 1F are cross-sectional views of a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2c는 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 실린더 구조의 캐패시터를 사용하는 반도체 소자의 리페어 퓨즈 형성방법에 관한 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a repair fuse of a semiconductor device using a capacitor having a cylinder structure.

도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 제조방법에 관한 단면도이다.1A to 1F are cross-sectional views of a method of manufacturing a semiconductor device according to the prior art.

도 1a를 참조하면, 하부 구조물이 구비되고, 셀 영역(C), 주변회로 영역(P) 및 퓨즈 영역(F)이 구분된 반도체 기판(10) 상부에 저장전극 콘택플러그(14)를 포 함하는 제 1 층간절연막(12)을 형성한다.Referring to FIG. 1A, a lower structure is provided and a storage electrode contact plug 14 is disposed on a semiconductor substrate 10 on which a cell region C, a peripheral circuit region P, and a fuse region F are divided. The first interlayer insulating film 12 is formed.

그 다음, 상기 제 1 층간절연막(12) 상부에 식각정지막(16) 및 희생 산화막(18)을 형성한다.Next, an etch stop layer 16 and a sacrificial oxide layer 18 are formed on the first interlayer insulating layer 12.

그 다음, 상기 희생 산화막(18) 상부에 저장전극 예정영역을 정의하는 제 1 감광막 패턴(20)을 형성한다.Next, a first photoresist layer pattern 20 defining a storage electrode predetermined region is formed on the sacrificial oxide layer 18.

그 다음, 상기 제 1 감광막 패턴(20)을 마스크로 상기 희생 산화막(18) 및 상기 식각정지막(16)을 식각하여 저장전극 영역(22)를 형성한다.Next, the sacrificial oxide layer 18 and the etch stop layer 16 are etched using the first photoresist pattern 20 as a mask to form a storage electrode region 22.

그 다음, 상기 제 1 감광막 패턴(20)을 제거한다.Next, the first photoresist pattern 20 is removed.

도 1b를 참조하면, 상기 저장전극 영역(22) 측벽에 도전막을 증착하여 저장전극(24)을 형성한다.Referring to FIG. 1B, a storage layer 24 is formed by depositing a conductive film on sidewalls of the storage electrode region 22.

도 1c를 참조하면, 상기 희생 산화막(18)을 습식식각 방법으로 제거하고, 상기 저장전극(24) 상부에 유전체막(26) 및 상부전극(28)을 형성한다.Referring to FIG. 1C, the sacrificial oxide layer 18 is removed by a wet etching method, and a dielectric layer 26 and an upper electrode 28 are formed on the storage electrode 24.

그 다음, 주변회로 영역(P) 및 퓨즈 영역(F)을 노출시키는 제 2 감광막 패턴(30)을 형성한다.Next, a second photosensitive film pattern 30 exposing the peripheral circuit region P and the fuse region F is formed.

그 다음, 상기 제 2 감광막 패턴(30)을 마스크로 주변회로 영역(P) 및 퓨즈 영역(F)의 상기 상부전극(28)과 상기 유전체막(26)을 식각하여 셀 영역(C)에 캐패시터를 완성한다.Next, the upper electrode 28 and the dielectric layer 26 of the peripheral circuit region P and the fuse region F are etched using the second photoresist layer pattern 30 as a mask to form a capacitor in the cell region C. To complete.

그 다음, 상기 제 2 감광막 패턴(30)을 제거한다.Next, the second photoresist pattern 30 is removed.

도 1d를 참조하면, 전체 표면 상부에 제 2 층간절연막(32)을 형성한다.Referring to FIG. 1D, a second interlayer insulating film 32 is formed over the entire surface.

도 1e를 참조하면, 상기 제 2 층간절연막(32) 상부에 셀 영역(C)을 노출시키 는 제 2 감광막 패턴(34)을 형성한다.Referring to FIG. 1E, a second photoresist pattern 34 exposing the cell region C is formed on the second interlayer insulating layer 32.

그 다음, 상기 셀 영역(C)의 상기 제 2 층간절연막(32)을 일부 제거한다.Next, part of the second interlayer insulating film 32 in the cell region C is removed.

도 1f를 참조하면, 상기 제 2 층간절연막(32)에 대한 평탄화 공정을 수행하여 상기 상부전극(28)을 노출시킨다.Referring to FIG. 1F, a planarization process of the second interlayer insulating layer 32 is performed to expose the upper electrode 28.

그 다음, 상기 제 2 층간절연막(32) 상부에 금속배선(34a) 및 퓨즈(34b)를 형성한다.Next, a metal wiring 34a and a fuse 34b are formed on the second interlayer insulating layer 32.

그런데, 상기와 같은 종래기술에 따른 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.However, the manufacturing method of the semiconductor device according to the prior art as described above has the following problems.

첫째, 습기에 취약한 금속배선을 퓨즈로 사용하기 때문에 고온/고습 조건에서 반도체 소자의 신뢰성을 검증하기 위한 테스트 진행시 불량이 발생한다.First, since a metal wire vulnerable to moisture is used as a fuse, a defect occurs when a test is performed to verify the reliability of a semiconductor device under high temperature / high humidity conditions.

둘째, 캐패시터를 형성한 후, 층간절연막 형성시 셀 영역과 주변회로 영역간에 단차가 크게 발생하기 때문에, 셀 영역의 층간절연막을 일부 식각하여 단차를 제거해주어야 한다. Second, after the capacitor is formed, a large step is generated between the cell region and the peripheral circuit region when the interlayer insulating film is formed. Therefore, the step must be removed by partially etching the interlayer insulating film of the cell region.

이 경우, 셀 영역과 주변회로 영역의 경계부에서 층간절연막이 평탄화되지 않아 후속 금속배선 형성공정에서 패턴 불량이 발생한다.In this case, the interlayer insulating film is not planarized at the boundary between the cell region and the peripheral circuit region, resulting in pattern defects in the subsequent metallization forming process.

이러한 문제점을 해결하기 위해, 종래에는 저장전극을 형성하기 위한 식각공정시 셀 영역과 주변회로 영역의 경계부에 가드링 구조를 형성하여 단차를 제거하는 방법을 사용하고 있으며, 이를 도 2a 내지 도 2c를 참고하여 설명하면 다음과 같다.In order to solve such a problem, conventionally, a method of removing a step by forming a guard ring structure at a boundary between a cell region and a peripheral circuit region during an etching process for forming a storage electrode is used, which is illustrated in FIGS. 2A to 2C. The description is as follows.

도 2a 내지 도 2c는 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면 도이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a를 참조하면, 하부 구조물이 구비되고, 셀 영역(C), 주변회로 영역(P) 및 퓨즈 영역(F)이 구분된 반도체 기판(40) 상부에 저장전극 콘택플러그(44)를 포함하는 제 1 층간절연막(42)을 형성한다.Referring to FIG. 2A, a lower structure is provided and a storage electrode contact plug 44 is disposed on a semiconductor substrate 40 in which a cell region C, a peripheral circuit region P, and a fuse region F are divided. The first interlayer insulating film 42 is formed.

그 다음, 상기 제 1 층간절연막(42) 상부에 식각정지막(46) 및 희생 산화막(48)을 형성한다.Next, an etch stop layer 46 and a sacrificial oxide layer 48 are formed on the first interlayer insulating layer 42.

그 다음, 상기 희생 산화막(48) 및 상기 식각정지막(46)을 선택적으로 식각하여 저장전극 영역(50) 및 가드링 영역(52)을 형성한다.Thereafter, the sacrificial oxide layer 48 and the etch stop layer 46 are selectively etched to form the storage electrode region 50 and the guard ring region 52.

도 2b를 참조하면, 상기 저장전극 영역(50) 및 상기 가드링 영역(52) 측벽에 도전막을 증착하여 저장전극(54) 및 가드링(56)을 형성한다.Referring to FIG. 2B, a conductive film is deposited on sidewalls of the storage electrode region 50 and the guard ring region 52 to form the storage electrode 54 and the guard ring 56.

그 다음, 상기 희생 산화막(48) 상부에 셀 영역(C)을 노출시키는 감광막 패턴(58)을 형성한다.Next, a photoresist pattern 58 exposing the cell region C is formed on the sacrificial oxide layer 48.

그 다음, 상기 셀 영역(C)의 상기 희생 산화막(48)을 습식식각 방법으로 제거한다.Next, the sacrificial oxide film 48 of the cell region C is removed by a wet etching method.

그 다음, 상기 감광막 패턴(58)을 제거한다.Next, the photoresist pattern 58 is removed.

도 2c를 참조하면, 상기 저장전극(54) 및 상기 가드링(56) 패턴을 따라 유전체막(60)을 형성하고, 전체 표면 상부에 상부전극(62)을 형성한다.Referring to FIG. 2C, a dielectric film 60 is formed along the storage electrode 54 and the guard ring 56 pattern, and an upper electrode 62 is formed over the entire surface.

그 다음, 상기 상부전극(62)을 선택적으로 식각하여 캐패시터를 완성하고, 퓨즈(64)를 형성한다.Next, the upper electrode 62 is selectively etched to complete a capacitor, thereby forming a fuse 64.

상기와 같은 방법은 셀 영역과 주변회로 영역의 단차를 제거할 수 있으나, 금속물질인 상부전극을 퓨즈로 사용하기 때문에, 고온/고습 조건에서 반도체 소자의 신뢰성을 검증하기 위한 테스트 진행시 여전히 불량이 발생하는 문제점이 있다. The above method can eliminate the step difference between the cell region and the peripheral circuit region, but since the upper electrode, which is a metal material, is used as a fuse, there is still a defect during the test for verifying the reliability of the semiconductor device under high temperature / high humidity conditions. There is a problem that occurs.

본 발명은 상기와 같은 문제점을 해결하기 위해 창출한 것으로, 실린더형 캐패시터 형성시 셀 영역과 주변회로 영역의 단차를 제거할 수 있고, 고온/고습 조건에서 진행하는 테스트시 퓨즈 영역에서 불량이 발생하는 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다. The present invention has been made to solve the above problems, it is possible to remove the step between the cell region and the peripheral circuit region when forming the cylindrical capacitor, the defect occurs in the fuse region during the test under high temperature / high humidity conditions It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of preventing the phenomenon.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은,Method for manufacturing a semiconductor device according to the present invention for achieving the above object,

셀 영역, 주변회로 영역 및 퓨즈 영역이 구분된 반도체 기판 상부에 저장전극용 절연막을 형성하는 단계와,Forming an insulating film for a storage electrode on the semiconductor substrate in which the cell region, the peripheral circuit region, and the fuse region are divided;

상기 저장전극용 절연막을 선택적으로 식각하여 상기 셀 영역과 상기 주변회로 영역의 경계부에 가드링 영역을 형성하는 단계와,Selectively etching the insulating layer for the storage electrode to form a guard ring region at a boundary between the cell region and the peripheral circuit region;

전체 표면 상부에 습식식각 방지용 절연막 및 퓨즈용 폴리실리콘층을 형성하는 단계와,Forming a wet etching prevention insulating film and a polysilicon layer for fuses on the entire surface;

퓨즈를 정의하는 마스크를 이용한 사진 식각공정으로 상기 퓨즈용 폴리실리콘층을 식각하여 퓨즈를 형성하는 단계와,Etching the polysilicon layer for the fuse by a photolithography process using a mask defining a fuse to form a fuse;

상기 셀 영역의 상기 습식식각 방지용 절연막을 제거하고, 상기 셀 영역에 저장전극을 형성하는 단계와,Removing the wet etching preventing insulating layer of the cell region and forming a storage electrode in the cell region;

상기 저장전극 상부에 유전체막 및 상부전극을 형성하여 캐패시터를 완성하 는 단계Comprising a capacitor by forming a dielectric film and the upper electrode on the storage electrode

를 포함하는 것을 특징으로 한다.Characterized in that it comprises a.

그리고, 본 발명에 있어서, 상기 저장전극용 절연막은 산화막으로 형성하는 것과,In the present invention, the insulating film for the storage electrode is formed of an oxide film,

상기 습식식각 방지용 절연막은 질화막으로 형성하는 것과,The wet etching prevention insulating film is formed of a nitride film,

상기 저장전극 형성하는 단계는Forming the storage electrode

전체 표면 상부에 저장전극 예정영역을 노출시키는 감광막 패턴을 형성하는 단계와,Forming a photoresist pattern on the entire surface to expose a predetermined region of the storage electrode;

상기 감광막 패턴을 마스크로 상기 저장전극용 절연막을 식각하여 저장전극 영역을 형성하는 단계와,Etching the storage electrode insulating layer using the photoresist pattern as a mask to form a storage electrode region;

상기 감광막 패턴을 제거하고, 상기 저장전극 영역 내측에 도전막을 증착하여 상기 저장전극을 형성하는 단계와,Removing the photoresist pattern and depositing a conductive film inside the storage electrode region to form the storage electrode;

상기 셀 영역의 상기 저장전극용 절연막을 제거하는 단계를 포함하는 것과,Removing the insulating film for the storage electrode in the cell region;

상기 저장전극용 절연막 제거는 습식 식각방법으로 수행하는 것과,Removing the insulating layer for the storage electrode is performed by a wet etching method,

상기 상부전극 형성단계 이후에After the upper electrode forming step

상기 상부전극 상부에 상기 주변회로 영역 및 상기 퓨즈 영역을 노출시키는 감광막 패턴을 형성하는 단계와, Forming a photoresist pattern on the upper electrode to expose the peripheral circuit region and the fuse region;

상기 감광막 패턴을 마스크로 상기 상부전극 및 상기 유전체막을 제거하는 단계와, Removing the upper electrode and the dielectric layer using the photoresist pattern as a mask;

상기 감광막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include removing the photoresist pattern.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도이다.3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도 3a를 참조하면, 하부 구조물이 구비되고, 셀 영역(C), 주변회로 영역(P) 및 퓨즈 영역(F)이 구분된 반도체 기판(100) 상부에 저장전극 콘택플러그(104)를 포함하는 제 1 층간절연막(102)을 형성한다.Referring to FIG. 3A, a lower structure is provided and a storage electrode contact plug 104 is disposed on a semiconductor substrate 100 in which a cell region C, a peripheral circuit region P, and a fuse region F are divided. The first interlayer insulating film 102 is formed.

그 다음, 상기 제 1 층간절연막(102) 상부에 식각정지막(106) 및 희생 산화막(108)을 형성한다.Next, an etch stop film 106 and a sacrificial oxide film 108 are formed on the first interlayer insulating film 102.

그 다음, 상기 희생 산화막(108) 상부에 가드링 예정영역을 노출시키는 제 1 감광막 패턴(110)을 형성한다.Next, a first photoresist layer pattern 110 is formed on the sacrificial oxide layer 108 to expose a predetermined region of the guard ring.

그 다음, 상기 제 1 감광막 패턴(110)을 마스크로 상기 희생 산화막(108) 및 상기 식각정지막(106)을 식각하여 가드링 영역(112)을 형성한다.Next, the sacrificial oxide layer 108 and the etch stop layer 106 are etched using the first photoresist pattern 110 as a mask to form a guard ring region 112.

그 다음, 상기 제 1 감광막 패턴(110)을 제거한다.Next, the first photoresist layer pattern 110 is removed.

도 3b를 참조하면, 상기 가드링 영역(112)을 포함한 상기 희생 산화막(108) 상부에 습식식각 방지용 절연막(114) 및 퓨즈용 폴리실리콘층(116)을 형성한다.Referring to FIG. 3B, a wet etching prevention insulating film 114 and a fuse polysilicon layer 116 are formed on the sacrificial oxide film 108 including the guard ring region 112.

이때, 상기 습식식각 방지용 절연막(114)은 질화막으로 형성하는 것이 바람직하다.In this case, the wet etching prevention insulating film 114 is preferably formed of a nitride film.

도 3c를 참조하면, 상기 퓨즈용 폴리실리콘층(116) 상부에 퓨즈를 정의하는 제 2 감광막 패턴(118)을 형성한다.Referring to FIG. 3C, a second photoresist layer pattern 118 defining a fuse may be formed on the fuse polysilicon layer 116.

그 다음, 상기 제 2 감광막 패턴(118)을 마스크로 상기 퓨즈용 폴리실리콘층(116)을 식각하여 퓨즈(120)를 형성한다.Next, the fuse polysilicon layer 116 is etched using the second photoresist pattern 118 as a mask to form a fuse 120.

그 다음, 상기 제 2 감광막 패턴(118)을 제거한다.Next, the second photoresist pattern 118 is removed.

도 3d를 참조하면, 전체 표면 상부에 셀 영역(C)을 노출시키는 제 3 감광막 패턴(122)을 형성한다.Referring to FIG. 3D, a third photoresist pattern 122 is formed on the entire surface to expose the cell region C. Referring to FIG.

그 다음, 상기 제 3 감광막 패턴(122)을 마스크로 상기 습식식각 방지용 절연막(114)을 식각한다.Thereafter, the wet etching prevention insulating layer 114 is etched using the third photoresist pattern 122 as a mask.

그 다음, 상기 제 3 감광막 패턴(112)을 제거한다.Next, the third photoresist pattern 112 is removed.

도 3e를 참조하면, 전체 표면 상부에 저장전극 예정영역을 노출시키는 제 4 감광막 패턴(미도시)을 형성한다.Referring to FIG. 3E, a fourth photoresist pattern (not shown) is formed on the entire surface to expose the predetermined region of the storage electrode.

그 다음, 상기 제 4 감광막 패턴을 마스크로 상기 희생산화막(108) 및 상기 식각정지막(106)을 식각하여 저장전극 영역(미도시)을 형성한다.Next, the sacrificial oxide layer 108 and the etch stop layer 106 are etched using the fourth photoresist pattern as a mask to form a storage electrode region (not shown).

그 다음, 상기 제 4 감광막 패턴을 제거한다.Next, the fourth photoresist pattern is removed.

그 다음, 상기 저장전극 영역 내측에 도전막을 증착하여 저장전극(124)을 형성한다.Next, a conductive film is deposited inside the storage electrode region to form the storage electrode 124.

그 다음, 셀 영역(C)의 상기 희생 산화막(108)을 제거한다.Next, the sacrificial oxide film 108 in the cell region C is removed.

이때, 상기 희생 산화막(108) 제거공정은 습식 식각방법으로 수행하는 것이 바람직하며, 주변회로 영역(P) 및 퓨즈 영역(F)의 상기 희생 산화막(108)은 상기 습식식각 방지용 절연막(114)에 의해 제거되지 않는다.In this case, the sacrificial oxide layer 108 may be removed by a wet etching method, and the sacrificial oxide layer 108 of the peripheral circuit region P and the fuse region F may be formed on the wet etching prevention insulating layer 114. It is not removed by

도 3f를 참조하면, 전체 표면 상부에 유전체막(126) 및 상부전극(128)을 형 성한다.Referring to FIG. 3F, the dielectric film 126 and the upper electrode 128 are formed over the entire surface.

그 다음, 상기 상부전극(128) 상부에 주변회로 영역(P) 및 퓨즈 영역(F)을 노출시키는 제 5 감광막 패턴(미도시)을 형성한다.Next, a fifth photoresist pattern (not shown) exposing the peripheral circuit region P and the fuse region F is formed on the upper electrode 128.

그 다음, 상기 제 5 감광막 패턴을 마스크로 상기 상부전극(128) 및 상기 유전체막(126)을 제거하여 셀 영역(C)에 캐패시터를 완성한다.Next, the upper electrode 128 and the dielectric film 126 are removed using the fifth photoresist pattern as a mask to complete the capacitor in the cell region C.

그 다음, 상기 제 5 감광막 패턴을 제거한다.Then, the fifth photosensitive film pattern is removed.

도 3g를 참조하면, 전체 표면 상부에 제 2 층간절연막(130)을 형성한다.Referring to FIG. 3G, a second interlayer insulating film 130 is formed on the entire surface.

상술한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 셀 영역과 주변회로 영역의 경계부에 가드링 구조 형성시 폴리실리콘층으로 퓨즈를 형성한 후, 셀 영역에 캐패시터를 형성함으로써 셀 영역과 주변회로 영역간에 단차가 없어 층간절연막 평탄화 공정이 용이하며, 고온/고습 조건에서 진행하는 테스트시 퓨즈 영역에서 불량이 발생하는 현상을 방지할 수 있다. As described above, in the method of manufacturing a semiconductor device according to the present invention, a fuse is formed of a polysilicon layer when a guard ring structure is formed at a boundary between a cell region and a peripheral circuit region, and then a capacitor is formed in the cell region and the peripheral region. Since there is no step between circuit regions, it is easy to planarize the interlayer insulating film, and it is possible to prevent the occurrence of a defect in the fuse region when the test is performed under high temperature / high humidity conditions.

이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 셀 영역과 주변회로 영역의 경계부에 가드링 구조 형성시 폴리실리콘층으로 퓨즈를 형성하고, 셀 영역에 캐패시터를 형성함으로써 셀 영역과 주변회로 영역간의 단차를 제거하여 층간절연막 형성공정이 용이하고, 고온/고습 조건에서 진행하는 테스트시 퓨즈 영역에서 불량이 발생하는 현상을 방지할 수 있는 효과를 제공한다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a fuse is formed of a polysilicon layer when a guard ring structure is formed at a boundary between a cell region and a peripheral circuit region, and a capacitor is formed in the cell region, thereby forming a cell region and a peripheral region. By removing the step between circuit areas, it is easy to form the interlayer insulating film, and it is possible to prevent the occurrence of defects in the fuse area when the test is performed under high temperature / high humidity conditions.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구 범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (6)

셀 영역, 주변회로 영역 및 퓨즈 영역이 구분된 반도체 기판 상부에 저장전극용 절연막을 형성하는 단계;Forming an insulating film for a storage electrode on the semiconductor substrate in which the cell region, the peripheral circuit region, and the fuse region are divided; 상기 저장전극용 절연막을 선택적으로 식각하여 상기 셀 영역과 상기 주변회로 영역의 경계부에 가드링 영역을 형성하는 단계;Selectively etching the insulating layer for the storage electrode to form a guard ring region at a boundary between the cell region and the peripheral circuit region; 전체 표면 상부에 습식식각 방지용 절연막 및 퓨즈용 폴리실리콘층을 형성하는 단계;Forming a wet etching prevention insulating film and a fuse polysilicon layer on the entire surface; 퓨즈를 정의하는 마스크를 이용한 사진 식각공정으로 상기 퓨즈용 폴리실리콘층을 식각하여 퓨즈를 형성하는 단계;Etching the polysilicon layer for the fuse by a photolithography process using a mask defining a fuse to form a fuse; 상기 셀 영역의 상기 습식식각 방지용 절연막을 제거하고, 상기 셀 영역에 저장전극을 형성하는 단계; 및 Removing the wet etching preventing insulating layer of the cell region and forming a storage electrode in the cell region; And 상기 저장전극 상부에 유전체막 및 상부전극을 형성하는 단계Forming a dielectric film and an upper electrode on the storage electrode 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서, 상기 저장전극용 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.2. The method of claim 1, wherein the insulating film for the storage electrode is formed of an oxide film. 제 1 항에 있어서, 상기 습식식각 방지용 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the wet etching prevention insulating film is formed of a nitride film. 제 1 항에 있어서, 상기 저장전극 형성하는 단계는The method of claim 1, wherein the forming of the storage electrode is performed. 전체 표면 상부에 저장전극 예정영역을 노출시키는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern on the entire surface to expose the predetermined region of the storage electrode; 상기 감광막 패턴을 마스크로 상기 저장전극용 절연막을 식각하여 저장전극 영역을 형성하는 단계;Etching the insulating layer for the storage electrode using the photoresist pattern as a mask to form a storage electrode region; 상기 감광막 패턴을 제거하고, 상기 저장전극 영역 내측에 도전막을 증착하여 상기 저장전극을 형성하는 단계; 및Removing the photoresist pattern and depositing a conductive film inside the storage electrode region to form the storage electrode; And 상기 셀 영역의 상기 저장전극용 절연막을 제거하는 단계Removing the insulating film for the storage electrode in the cell region 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 4 항에 있어서, 상기 저장전극용 절연막 제거는 습식 식각방법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 4, wherein the insulating layer for the storage electrode is removed by a wet etching method. 제 1 항에 있어서, 상기 상부전극 형성단계 이후에The method of claim 1, wherein after forming the upper electrode 상기 상부전극 상부에 상기 주변회로 영역 및 상기 퓨즈 영역을 노출시키는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern on the upper electrode to expose the peripheral circuit region and the fuse region; 상기 감광막 패턴을 마스크로 상기 상부전극 및 상기 유전체막을 제거하는 단계; 및Removing the upper electrode and the dielectric layer using the photoresist pattern as a mask; And 상기 감광막 패턴을 제거하는 단계Removing the photoresist pattern 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising.
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