KR20080000846A - Method for fabricating semiconductor device - Google Patents

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KR20080000846A KR1020060058671A KR20060058671A KR20080000846A KR 20080000846 A KR20080000846 A KR 20080000846A KR 1020060058671 A KR1020060058671 A KR 1020060058671A KR 20060058671 A KR20060058671 A KR 20060058671A KR 20080000846 A KR20080000846 A KR 20080000846A
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Abstract

A method of fabricating a semiconductor device is provided to easily adjust a fabricating process by dividing a cell region and a peripheral circuit region by using an insulating layer. An etching stop layer(120) and a sacrificial oxide layer(130) are formed on a semiconductor substrate, and then are etched by using a storage electrode mask to form a storage electrode region in a cell region and a dummy storage electrode region in a peripheral circuit region. A lower storage electrode(147) is formed in the storage electrode region and the dummy storage electrode region. An insulating layer is formed on the peripheral circuit region(2000b), and the sacrificial oxide layer is removed from the cell region to expose the lower storage electrode. An upper storage electrode is formed to bury the lower storage electrode, and then an interlayer dielectric(170) is formed on the entire surface of the substrate.

Description

반도체 소자의 제조 방법 {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing Method of Semiconductor Device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1a 내지 1h는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.1A to 1H are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 2h는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.2A through 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 셀 영역에 인접한 주변회로 영역에 더미 저장 전극 영역을 형성하고, 더미 저장 전극 영역을 포함한 주변회로 영역에 절연막을 형성하며, 절연막을 이용하여 셀 영역과 주변회로 영역을 분리함으로써 공정을 용이하게 조절할 수 있고, 공정을 단순화하여 공정 단가를 절감할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, a dummy storage electrode region is formed in a peripheral circuit region adjacent to a cell region, an insulating film is formed in a peripheral circuit region including the dummy storage electrode region, and a cell region is formed using an insulating film. The present invention relates to a method of fabricating a semiconductor device that can easily control a process by separating a region from a peripheral circuit and can reduce process costs by simplifying the process.

도 1a 내지 1h는 종래 기술에 따른 캐패시터 형성 방법을 도시한 단면도들이다.1A to 1H are cross-sectional views illustrating a method of forming a capacitor according to the prior art.

도 1a를 참조하면, 저장 전극 콘택 플러그(3) 및 하부 층간절연막(5)과 같은 하부 구조가 구비된 셀 영역(1000a)과 주변회로 영역(1000b)을 포함하는 반도체 기 판(10) 상부에 식각 정지막(20)과 희생 산화막(30)을 형성한 후, 저장 전극 마스크(미도시)를 식각 마스크로 희생 산화막(30)과 식각 정지막(20)을 식각하여 셀 영역(1000a)에서 저장 전극 영역(25)을 형성하고 주변회로 영역(1000b)에서 정렬 마크 영역(35)을 형성한다. 다음으로, 전체 표면 상부에 하부 저장 전극용 도전층(미도시)을 형성한 후, 하부 저장 전극용 도전층을 평탄화 식각하여 하부 저장 전극(40)을 분리한다.Referring to FIG. 1A, an upper portion of a semiconductor substrate 10 including a cell region 1000a having a lower structure such as a storage electrode contact plug 3 and a lower interlayer insulating layer 5 and a peripheral circuit region 1000b may be provided. After forming the etch stop layer 20 and the sacrificial oxide layer 30, the sacrificial oxide layer 30 and the etch stop layer 20 are etched using a storage electrode mask (not shown) as an etch mask and stored in the cell region 1000a. The electrode region 25 is formed and the alignment mark region 35 is formed in the peripheral circuit region 1000b. Next, after forming the lower storage electrode conductive layer (not shown) on the entire surface, the lower storage electrode conductive layer is planarized and etched to separate the lower storage electrode 40.

도 1b를 참조하면, 저장 전극 영역(25)과 정렬 마크 영역(35)을 매립하는 보호층(45)을 형성한다. 이후, 전체 표면 상부에 감광막(미도시)을 형성한 후, 이를 주변회로 영역(1000b)을 정의하는 마스크로 노광 및 현상하여 주변회로 영역(1000b)의 보호층(45)을 노출하는 감광막 패턴(50)을 형성한다. 다음으로, 감광막 패턴(50)을 마스크로 노출된 보호층(45)을 제거하여 정렬 마크 영역(35)의 하부 저장 전극(40)을 노출한다.Referring to FIG. 1B, a protective layer 45 filling the storage electrode region 25 and the alignment mark region 35 is formed. Thereafter, a photoresist film (not shown) is formed on the entire surface, and the photoresist pattern is exposed and developed with a mask defining the peripheral circuit region 1000b to expose the protective layer 45 of the peripheral circuit region 1000b. 50). Next, the protective layer 45 exposing the photoresist pattern 50 as a mask is removed to expose the lower storage electrode 40 of the alignment mark region 35.

도 1c 및 1d를 참조하면, 주변회로 영역(1000b)을 정의하는 감광막 패턴(50)을 제거한 후, 정렬 마크 영역(35) 내에 남아있는 도 1b에 도시된 하부 저장 전극(40)을 제거한다. 다음으로, 딥-아웃(Dip-out) 공정으로 셀 영역(1000a)과 주변회로 영역(1000b)의 보호층(45)과 희생 산화막(30)을 제거하여 셀 영역(1000a)에서는 하부 저장 전극(40)을 노출하며, 주변회로 영역에서는 정렬 키(37)를 노출한다.1C and 1D, after removing the photoresist pattern 50 defining the peripheral circuit region 1000b, the lower storage electrode 40 shown in FIG. 1B remaining in the alignment mark region 35 is removed. Next, the protective layer 45 and the sacrificial oxide layer 30 of the cell region 1000a and the peripheral circuit region 1000b are removed by a dip-out process, so that the lower storage electrode may be removed from the cell region 1000a. 40) and the alignment key 37 in the peripheral circuit area.

도 1e를 참조하면, 전체 표면 상부에 유전막(60)을 형성한 후, 셀 영역(1000a)에 상부 저장 전극(65)을 형성하여 캐패시터를 완성한다. 이후, 전체 표면 상부에 셀 영역(1000a)의 캐패시터를 매립하는 층간절연막(70)을 형성한다. 이 때, 셀 영역(1000a)에 있는 캐패시터 구조로 인하여 셀 영역(1000a)과 주변회로 영역(1000b)의 층간절연막(70)은 단차 T가 만들어진다. 이후, 전체 표면 상부에 감광막(미도시)을 형성한 후, 이를 셀 영역(1000a)을 정의하는 마스크로 노광 및 현상하여 셀 영역(1000a)을 노출하는 감광막 패턴(75)을 형성한다.Referring to FIG. 1E, after forming the dielectric film 60 over the entire surface, the upper storage electrode 65 is formed in the cell region 1000a to complete the capacitor. Subsequently, an interlayer insulating film 70 is formed on the entire surface to fill the capacitor of the cell region 1000a. At this time, due to the capacitor structure in the cell region 1000a, a step T is formed between the interlayer insulating layer 70 of the cell region 1000a and the peripheral circuit region 1000b. Thereafter, a photoresist film (not shown) is formed on the entire surface, and the photoresist film pattern 75 exposing the cell region 1000a is formed by exposing and developing the photoresist film with a mask defining the cell region 1000a.

도 1f 내지 1h를 참조하면, 감광막 패턴(75)을 식각 마스크로 셀 영역(1000a)에 노출된 층간절연막(70)을 건식 식각하여 셀 영역(1000a)의 층간절연막(70)의 높이를 낮춘다. 이때, 셀 영역(1000a)과 주변회로 영역(1000b) 사이에 층간절연막 언덕(77)이 형성된다. 이후, 노출된 셀 영역(1000a)의 층간절연막(70)을 습식 식각하여 셀 영역(1000a)과 주변회로 영역(1000b) 사이의 층간절연막 언덕(77)의 크기를 줄인다. 다음으로, 감광막 패턴(75)을 제거한 후, 셀 영역(1000a)과 주변회로 영역(1000b)의 층간절연막(70)을 평탄화 식각하여 셀 영역(1000a)과 주변회로 영역(1000b)의 높이를 같게 한다.1F through 1H, the height of the interlayer insulating layer 70 of the cell region 1000a is reduced by dry etching the interlayer insulating layer 70 exposed to the cell region 1000a using the photoresist pattern 75 as an etching mask. At this time, an interlayer insulating film hill 77 is formed between the cell region 1000a and the peripheral circuit region 1000b. Thereafter, the interlayer insulating film 70 of the exposed cell region 1000a is wet etched to reduce the size of the interlayer insulating layer hill 77 between the cell region 1000a and the peripheral circuit region 1000b. Next, after the photoresist layer pattern 75 is removed, the interlayer insulating layer 70 of the cell region 1000a and the peripheral circuit region 1000b is planarized and etched so that the height of the cell region 1000a and the peripheral circuit region 1000b is the same. do.

그러나 상술한 반도체 소자의 제조 방법에 따르면, 셀 영역과 주변회로 영역의 희생 산화막을 한번에 제거한 후, 구조물 전체 표면에 층간절연막을 형성할 때 셀 영역의 캐패시터 구조로 인하여 셀 영역과 주변회로 영역의 층간절연막에 대한 단차가 유발된다. 이후, 후속 금속 배선 형성을 위하여 평탄화 공정을 수행되어야 하는데, 셀 영역과 주변회로 영역의 단차가 커서 셀 영역의 층간절연막의 크기를 낮추는 식각공정을 수행해야 한다. 따라서, 공정 시간의 증가와 공정 복잡도가 증가하는 문제가 있다. 또한, 셀 영역의 층간절연막에 대한 선행 식각 공정으로 셀 영역과 주변회로 영역 사이에 층간절연막 언덕을 유발한다. 결국, 이러한 층간절연 막 언덕으로 인하여 후속 평탄화 공정에서 불순물과 스크레치를 유발되는 문제가 있다. However, according to the above-described method of manufacturing a semiconductor device, when the sacrificial oxide film of the cell region and the peripheral circuit region is removed at once, and the interlayer insulating film is formed on the entire surface of the structure, the interlayer between the cell region and the peripheral circuit region is caused by the capacitor structure of the cell region. Steps to the insulating film are caused. Subsequently, a planarization process must be performed to form subsequent metal wirings, and an etching process of lowering the size of the interlayer insulating film of the cell region is required because a step difference between the cell region and the peripheral circuit region is large. Therefore, there is a problem in that process time increases and process complexity increases. In addition, a preliminary etching process for the interlayer dielectric layer of the cell region causes an interlayer dielectric layer hill between the cell region and the peripheral circuit region. As a result, there is a problem that impurities and scratches are caused in the subsequent planarization process due to such interlayer insulating film hills.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 셀 영역에 인접한 주변회로 영역에 더미 저장 전극 영역을 형성하고, 더미 저장 전극 영역을 포함한 주변회로 영역에 절연막을 형성하며, 절연막을 이용하여 셀 영역과 주변회로 영역을 분리함으로써 공정을 용이하게 조절할 수 있고, 공정을 단순화하여 공정 단가를 절감할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.The present invention is to solve the above problems, in particular, the dummy storage electrode region is formed in the peripheral circuit region adjacent to the cell region, the insulating film is formed in the peripheral circuit region including the dummy storage electrode region, the cell using the insulating film The present invention provides a method of manufacturing a semiconductor device that can easily control a process by separating an area from an area of a peripheral circuit, and can reduce process cost by simplifying a process.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 일 실시에 따른 반도체 소자의 제조 방법은,The present invention is to achieve the above object, the manufacturing method of a semiconductor device according to an embodiment of the present invention,

하부 구조를 구비한 셀 영역과 주변회로 영역을 포함하는 반도체 기판 상부에 식각 정지막과 희생 산화막을 형성하는 단계와, 저장 전극 마스크로 희생 산화막과 식각 정지막을 식각하되, 셀 영역에서는 하부 구조를 노출하는 저장 전극 영역을 형성하고 상기 주변회로 영역에서는 하부 구조를 노출하는 더미 저장 전극 영역을 형성하는 단계와, 저장 전극 영역과 더미 저장 전극 영역 내에 하부 저장 전극을 형성하는 단계와, 하부 저장 전극이 제거된 더미 저장 전극 영역을 포함하는 주변회로 영역 상부에 절연막을 형성하는 단계와, 셀 영역의 희생 산화막을 제거하여 하부 저장 전극을 노출하는 단계와, 셀 영역의 하부 저장 전극을 매립하는 상부 저장 전극을 형성하는 단계와, 전체 표면 상부에 층간절연막을 형성하는 단계를 포 함하는 것을 특징으로 한다.Forming an etch stop layer and a sacrificial oxide layer on the semiconductor substrate including a cell region having a lower structure and a peripheral circuit region, and etching the sacrificial oxide layer and the etch stop layer using a storage electrode mask, but exposing the underlying structure in the cell region Forming a storage electrode region to form a storage electrode region and exposing a lower structure in the peripheral circuit region; forming a lower storage electrode in the storage electrode region and the dummy storage electrode region; and removing the lower storage electrode. Forming an insulating film over the peripheral circuit region including the dummy dummy storage electrode region, exposing a lower storage electrode by removing a sacrificial oxide film of the cell region, and an upper storage electrode filling the lower storage electrode of the cell region. And forming an interlayer insulating film over the entire surface. The.

이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 2h는 본 발명의 일 실시 예에 따른 캐패시터 형성 방법을 도시한 단면도들이다.2A to 2H are cross-sectional views illustrating a method of forming a capacitor according to an embodiment of the present invention.

도 2a를 참조하면, 저장 전극 콘택 플러그(103) 및 하부 층간절연막(105)과 같은 하부 구조가 구비된 셀 영역(2000a)과 주변회로 영역(2000b)을 포함하는 반도체 기판(110) 상부에 식각 정지막(120)과 희생 산화막(130)을 형성한 후, 저장 전극 마스크(미도시)를 식각 마스크로 희생 산화막(130)과 식각 정지막(120)을 식각하여 셀 영역(2000a)에 저장 전극 영역(125)을 형성하고 주변회로 영역(2000b)에서 더미 저장 전극 영역(125')을 형성한다. 다음으로, 전체 표면 상부에 하부 저장 전극용 도전층(미도시)을 형성한 후, 하부 저장 전극용 도전층을 평탄화 식각하여 하부 저장 전극(140)을 분리한다. 여기서, 식각 정지막(120)은 질화막으로 형성하는 것이 바람직하다. 그리고 주변회로 영역(2000b)의 더미 저장 전극 영역(125')은 셀 영역(2000a)과 인접한 곳에 위치하며, 그의 폭은 10 nm 내지 300 nm인 것이 바람직하다. 또한, 후속 공정에서 발생할 수 있는 주변회로 영역(2000b)과 셀 영역(2000a) 사이의 단차를 줄이기 위하여 주변회로 영역(2000b)에 인접한 셀 영역(2000a)에 최소 하나 이상의 더미 저장 전극 영역(125')을 더 형성할 수 있다. 본 발명의 일 실시 예에 따르면, 하부 저장 전극용 도전층은 TiN 막, Ru 막 또는 폴리실리콘층을 포함하는 것이 바람직하다.Referring to FIG. 2A, an etching is performed on an upper portion of the semiconductor substrate 110 including a cell region 2000a having a lower structure such as a storage electrode contact plug 103 and a lower interlayer insulating layer 105 and a peripheral circuit region 2000b. After the stop layer 120 and the sacrificial oxide layer 130 are formed, the sacrificial oxide layer 130 and the etch stop layer 120 are etched using a storage electrode mask (not shown) as an etch mask to store the storage electrodes in the cell region 2000a. The region 125 is formed and the dummy storage electrode region 125 ′ is formed in the peripheral circuit region 2000b. Next, after forming the lower storage electrode conductive layer (not shown) on the entire surface, the lower storage electrode conductive layer is planarized and etched to separate the lower storage electrode 140. Here, the etch stop film 120 is preferably formed of a nitride film. The dummy storage electrode region 125 ′ of the peripheral circuit region 2000 b is positioned adjacent to the cell region 2000 a, and the width thereof is 10 nm to 300 nm. In addition, at least one dummy storage electrode region 125 ′ in the cell region 2000a adjacent to the peripheral circuit region 2000b to reduce the step difference between the peripheral circuit region 2000b and the cell region 2000a that may occur in a subsequent process. ) Can be further formed. According to an embodiment of the present invention, the lower storage electrode conductive layer preferably includes a TiN film, a Ru film or a polysilicon layer.

도 2b를 참조하면, 저장 전극 영역(125)과 더미 저장 전극 영역(125')을 매립하는 보호층(145)을 형성한다. 이후, 전체 표면 상부에 감광막(미도시)을 형성한 후, 이를 주변회로 영역(2000b)을 정의하는 마스크로 노광 및 현상하여 주변회로 영역(2000b)의 보호층(145)을 노출하는 감광막 패턴(150)을 형성한다. 다음으로, 감광막 패턴(150)을 마스크로 노출된 보호층(145)을 제거하여 주변회로 영역(2000b)에서 더미 저장 전극 영역(125')의 하부 저장 전극(140)을 노출한다. 이때, 희생 산화막(130) 상부로부터 보호층(145)의 두께는 100 Å 내지 500 Å인 것이 바람직하다. 또한, 주변회로 영역(2000b)을 정의하는 마스크는 셀 영역(2000a)에서 주변회로 영역(2000b)의 더미 저장 전극 영역(125') 전까지 연장된다.Referring to FIG. 2B, a passivation layer 145 may be formed to fill the storage electrode region 125 and the dummy storage electrode region 125 ′. Thereafter, a photoresist film (not shown) is formed on the entire surface, and the photoresist pattern is exposed and developed with a mask defining the peripheral circuit region 2000b to expose the protective layer 145 of the peripheral circuit region 2000b. 150). Next, the protective layer 145 exposing the photoresist pattern 150 as a mask is removed to expose the lower storage electrode 140 of the dummy storage electrode region 125 ′ in the peripheral circuit region 2000b. In this case, the thickness of the protective layer 145 from the top of the sacrificial oxide film 130 is preferably 100 kPa to 500 kPa. In addition, the mask defining the peripheral circuit region 2000b extends from the cell region 2000a to the dummy storage electrode region 125 ′ of the peripheral circuit region 2000b.

도 2c 및 2d를 참조하면, 주변회로 영역(2000b)을 정의하는 감광막 패턴(150)을 제거한 후, 주변회로 영역(2000b)의 더미 저장 전극 영역(125') 내에 남아있는 하부 저장 전극(140)을 제거한다. 다음으로, 전체 표면 상부에 질화막(147)을 형성하여 주변회로 영역(2000b)의 더미 저장 전극 영역(125')을 매립한다. 이때, 하부 저장 전극(140)을 제거하기 위한 식각 공정은 과도 식각 공정으로 수행되는 것이 바람직하다. 따라서, 식각 정지막(120) 하부로부터 1 nm 내지 1000 nm의 깊이만큼 하부 층간절연막(105)이 더 식각되는 것이 바람직하다.2C and 2D, after removing the photoresist pattern 150 defining the peripheral circuit region 2000b, the lower storage electrode 140 remaining in the dummy storage electrode region 125 ′ of the peripheral circuit region 2000b. Remove it. Next, a nitride film 147 is formed over the entire surface to fill the dummy storage electrode region 125 ′ of the peripheral circuit region 2000b. In this case, the etching process for removing the lower storage electrode 140 is preferably performed by a transient etching process. Therefore, it is preferable that the lower interlayer insulating film 105 is further etched by a depth of 1 nm to 1000 nm from the bottom of the etch stop film 120.

도 2e 및 2f를 참조하면, 셀 영역(2000a)의 보호층(145)을 노출할 때까지 질화막(147)을 평탄화 식각한다. 셀 영역(2000a)의 보호층(145)과 희생 산화막(130)을 제거하여 하부 저장 전극(140)을 노출한다. 다음으로, 전체 표면 상부에 유전막(160)을 형성한 후, 전체 구조물 상부에 상부 저장 전극용 도전층(163)을 형성하 여 셀 영역(2000a)의 하부 저장 전극(140)을 매립한다. 이때, 질화막(147)에 대한 평탄화 식각 공정은 CMP 방법 또는 에치-백(Etch-back) 방법으로 수행되는 것이 바람직하며, 보호층(145)과 희생 산화막(130)에 대한 제거 공정은 습식 식각 방법으로 수행되는 것이 바람직하다. 또한, 상부 저장 전극용 도전층(163)은 TiN 막, Ru 막 또는 폴리실리콘층을 포함하는 것이 바람직하다.2E and 2F, the nitride film 147 is planarized and etched until the protective layer 145 of the cell region 2000a is exposed. The lower storage electrode 140 is exposed by removing the protective layer 145 and the sacrificial oxide layer 130 of the cell region 2000a. Next, after the dielectric film 160 is formed over the entire surface, the upper storage electrode conductive layer 163 is formed over the entire structure to fill the lower storage electrode 140 of the cell region 2000a. In this case, the planarization etching process for the nitride film 147 may be performed by a CMP method or an etch-back method, and the removal process for the protective layer 145 and the sacrificial oxide film 130 may be a wet etching method. It is preferably carried out by. In addition, the upper storage electrode conductive layer 163 preferably includes a TiN film, a Ru film or a polysilicon layer.

도 2g 및 2h를 참조하면, 전체 표면 상부에 감광막(미도시)을 형성한 후, 주변회로 영역(2000b)을 정의하는 마스크로 이를 노광 및 현상하여 감광막 패턴(175)을 형성한다. 다음으로, 감광막 패턴(175)을 식각 마스크로 주변회로 영역(2000b)의 상부 저장 전극용 도전층(163)과 유전막(160)을 제거하여 셀 영역(2000a)에서 상부 저장 전극(163), 유전막(160) 및 하부 저장 전극(140)의 적층구조로 이루어진 캐패시터를 형성한다. 이후, 감광막 패턴(175)을 제거한 후, 전체 표면 상부에 층간절연막(170)을 형성한다. 이후, 층간절연막(170)을 평탄화 식각하여 전체 구조물 상부를 평탄화한다. 이때, 주변회로 영역(2000b)을 정의하는 마스크는 도 2b에서 사용된 마스크를 재사용할 수 있다. 따라서, 공정을 단순화하여 비용을 절감할 수 있다. 또한, 층간절연막(170)에 대한 평탄화 식각 공정은 CMP 방법 또는 에치-백(Etch-back) 방법으로 수행될 수 있다.2G and 2H, after forming a photoresist film (not shown) on the entire surface, the photoresist pattern 175 is formed by exposing and developing the photoresist layer 2000b with a mask defining the peripheral circuit region 2000b. Next, the upper storage electrode conductive layer 163 and the dielectric layer 160 of the peripheral circuit region 2000b are removed using the photoresist pattern 175 as an etch mask to remove the upper storage electrode 163 and the dielectric layer from the cell region 2000a. A capacitor having a stacked structure of the 160 and the lower storage electrode 140 is formed. Thereafter, after removing the photoresist pattern 175, the interlayer insulating layer 170 is formed on the entire surface. Thereafter, the interlayer insulating layer 170 is planarized and etched to planarize the entire structure. In this case, the mask defining the peripheral circuit region 2000b may reuse the mask used in FIG. 2B. Therefore, the cost can be reduced by simplifying the process. In addition, the planarization etching process for the interlayer insulating layer 170 may be performed by a CMP method or an etch-back method.

이후의 공정은 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.Subsequent processes perform general transistor fabrication processes such as metallization contacts and metallization formation to complete semiconductor devices.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 셀 영역과 주변회로 영역 사이에 더미 저장 전극 영역을 형성하고, 주변회로 영역의 더미 저장 전극 영역을 포함하는 주변회로 영역에 절연막을 형성하며, 절연막을 이용하여 셀 영역과 주변회로 영역을 분리함으로써 셀 영역과 주변회로 영역의 단차를 크게 줄일 수 있어 후속 층간절연막의 두께를 낮출 수 있다. 또한, 층간절연막에 대한 평탄화 공정으로 전체 구조물의 평탄화를 이룰 수 있다. 한편, 주변회로 영역을 노출하는 마스크를 재사용함으로써 공정 단계를 줄이고, 마스크 제작 공정을 줄임으로써 공정을 단순화하고 공정 단가를 절감할 수 있다. 그리고 주변회로 영역에 인접한 셀 영역에 더미 저장 전극 영역을 더 형성함으로써 후속 금속 배선 콘택 형성 시 공정 마진을 감소시킬 수 있어 주변회로 영역과 셀 영역 사이의 단차를 줄일 수 있다. 마지막으로, 주변회로 영역 상부에 희생 산화막보다 단단한 질화막이 형성되어 있어 후속 공정에서 불순물로 인한 주변회로 영역에 불량을 제거할 수 있는 이점이 있다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a dummy storage electrode region is formed between a cell region and a peripheral circuit region, and an insulating film is formed in the peripheral circuit region including the dummy storage electrode region of the peripheral circuit region. In addition, by separating the cell region and the peripheral circuit region by using an insulating layer, the step difference between the cell region and the peripheral circuit region can be greatly reduced, thereby reducing the thickness of the subsequent interlayer insulating layer. In addition, the planarization process for the interlayer insulating film may be used to planarize the entire structure. On the other hand, by reusing the mask that exposes the peripheral circuit area can be reduced the process step, and by reducing the mask manufacturing process can simplify the process and reduce the process cost. In addition, by further forming a dummy storage electrode region in the cell region adjacent to the peripheral circuit region, the process margin may be reduced when forming a subsequent metal wiring contact, thereby reducing the step difference between the peripheral circuit region and the cell region. Finally, since a harder nitride film is formed on the peripheral circuit region than the sacrificial oxide layer, defects may be removed in the peripheral circuit region due to impurities in a subsequent process.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (16)

하부 구조를 구비한 셀 영역과 주변회로 영역을 포함하는 반도체 기판 상부에 식각 정지막과 희생 산화막을 형성하는 단계;Forming an etch stop layer and a sacrificial oxide layer on the semiconductor substrate including a cell region having a lower structure and a peripheral circuit region; 저장 전극 마스크로 상기 희생 산화막과 상기 식각 정지막을 식각하되, 상기 셀 영역에서는 상기 하부 구조를 노출하는 저장 전극 영역을 형성하고 상기 주변회로 영역에서는 상기 하부 구조를 노출하는 더미 저장 전극 영역을 형성하는 단계;Etching the sacrificial oxide layer and the etch stop layer using a storage electrode mask, forming a storage electrode region exposing the underlying structure in the cell region, and forming a dummy storage electrode region exposing the underlying structure in the peripheral circuit region ; 상기 저장 전극 영역과 상기 더미 저장 전극 영역 내에 하부 저장 전극을 형성하는 단계;Forming a lower storage electrode in the storage electrode region and the dummy storage electrode region; 상기 하부 저장 전극이 제거된 상기 더미 저장 전극 영역을 포함하는 주변회로 영역 상부에 절연막을 형성하는 단계;Forming an insulating layer on the peripheral circuit region including the dummy storage electrode region from which the lower storage electrode is removed; 상기 셀 영역의 상기 희생 산화막을 제거하여 상기 하부 저장 전극을 노출하는 단계;Removing the sacrificial oxide layer in the cell region to expose the lower storage electrode; 상기 셀 영역의 상기 하부 저장 전극을 매립하는 상부 저장 전극을 형성하는 단계; 및Forming an upper storage electrode to fill the lower storage electrode of the cell region; And 전체 표면 상부에 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming an interlayer insulating film over the entire surface. 제 1항에 있어서,The method of claim 1, 상기 더미 저장 전극 영역은 상기 셀 영역에 인접한 상기 주변회로 영역에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The dummy storage electrode region is formed in the peripheral circuit region adjacent to the cell region. 제 2항에 있어서,The method of claim 2, 상기 더미 저장 전극 영역의 폭은 10 ㎚ 내지 300 ㎚인 것을 특징으로 하는 반도체 소자의 제조 방법.The dummy storage electrode region has a width of 10 nm to 300 nm. 제 2항에 있어서,The method of claim 2, 상기 주변회로 영역에 인접한 상기 셀 영역에 최소 하나 이상의 더미 저장 전극 영역을 더 형성하는 것을 특징으로 반도체 소자의 제조 방법.At least one dummy storage electrode region is further formed in the cell region adjacent to the peripheral circuit region. 제 1항에 있어서,The method of claim 1, 상기 하부 저장 전극을 형성하는 단계는Forming the lower storage electrode 전체 표면 상부에 하부 저장 전극용 도전층을 형성하는 단계;Forming a conductive layer for the lower storage electrode over the entire surface; 상기 하부 저장 전극용 도전층을 평탄화 식각하여 하부 저장 전극을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And flattening etching the conductive layer for the lower storage electrode to separate the lower storage electrode. 제 5항에 있어서,The method of claim 5, 상기 평탄화 식각 공정은 CMP 방법 또는 에치-백(Etch-back) 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The planarization etching process is a method of manufacturing a semiconductor device, characterized in that carried out by a CMP method or an etch-back (Etch-back) method. 제 1항에 있어서,The method of claim 1, 상기 절연막을 형성하는 단계는Forming the insulating film 전체 표면 상부에 보호층을 형성하여 상기 저장 전극 영역과 상기 더미 저장 전극 영역을 매립하는 단계;Forming a protective layer over the entire surface to fill the storage electrode region and the dummy storage electrode region; 상기 주변회로 영역을 노출하는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern exposing the peripheral circuit region; 상기 감광막 패턴을 식각 마스크로 상기 주변회로 영역의 상기 보호층을 제거하여 상기 더미 저장 전극 영역의 상기 하부 저장 전극을 노출하는 단계;Exposing the lower storage electrode of the dummy storage electrode area by removing the protective layer of the peripheral circuit area using the photoresist pattern as an etch mask; 상기 노출된 하부 저장 전극을 제거하는 단계;Removing the exposed lower storage electrode; 상기 감광막 패턴을 제거하는 단계;Removing the photoresist pattern; 전체 표면 상부에 절연막을 형성하여 상기 더미 저장 전극 영역을 매립하는 단계; 및Filling the dummy storage electrode region by forming an insulating film over the entire surface; And 상기 보호층을 노출할 때까지 상기 절연막을 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And planarizing etching the insulating film until the protective layer is exposed. 제 7항에 있어서,The method of claim 7, wherein 상기 보호층의 두께는 상기 희생 산화막 상부로부터 100 Å 내지 500 Å인 것을 특징으로 하는 반도체 소자의 제조 방법.The protective layer has a thickness of 100 kPa to 500 kPa from the top of the sacrificial oxide film. 제 7항에 있어서,The method of claim 7, wherein 상기 감광막 패턴을 형성하는 단계는Forming the photoresist pattern 전체 구조물 상부에 감광막을 형성하는 단계; 및Forming a photoresist film on the entire structure; And 상기 감광막을 상기 셀 영역을 정의하는 마스크로 노광 및 현상하여 상기 주변회로 영역을 노출하는 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And exposing and developing the photoresist film with a mask defining the cell region, thereby forming a photoresist pattern exposing the peripheral circuit region. 제 9항에 있어서,The method of claim 9, 상기 마스크는 상기 셀 영역으로부터 상기 더미 저장 전극 영역 전까지 연장되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the mask extends from the cell region to the dummy storage electrode region. 제 7항에 있어서,The method of claim 7, wherein 상기 하부 저장 전극 제거 공정은 과도 식각 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The lower storage electrode removing process is a method of manufacturing a semiconductor device, characterized in that carried out by a transient etching process. 제 11항에 있어서,The method of claim 11, 상기 과도 식각 공정으로 상기 하부 구조는 상기 식각 정지막 하부로부터 1㎚ 내지 1000 ㎚의 깊이만큼 더 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the lower structure is further etched from the lower portion of the etch stop layer by a depth of 1 nm to 1000 nm by the transient etching process. 제 1항에 있어서,The method of claim 1, 상기 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.The insulating film is a method for manufacturing a semiconductor device, characterized in that the nitride film. 제 1항에 있어서,The method of claim 1, 상기 희생 산화막 제거 공정은 습식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The sacrificial oxide film removing process is performed by a wet etching method. 제 1항에 있어서,The method of claim 1, 상기 하부 저장 전극과 상기 상부 저장 전극 사이에 유전막을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a dielectric film between the lower storage electrode and the upper storage electrode. 제 1항에 있어서,The method of claim 1, 상기 하부 저장 전극과 상기 상부 저장 전극은 TiN 막, Ru 막 및 폴리실리콘층 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the lower storage electrode and the upper storage electrode are formed of any one of a TiN film, a Ru film, and a polysilicon layer.
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