KR20100001910A

KR20100001910A - 전자기 밴드갭 구조물 및 인쇄회로기판

Info

Publication number: KR20100001910A
Application number: KR1020080062000A
Authority: KR
Inventors: 김한; 구자부; 박대현
Original assignee: 삼성전기주식회사
Priority date: 2008-06-27
Filing date: 2008-06-27
Publication date: 2010-01-06
Also published as: US20090322450A1; KR100956689B1; TW201002194A; US8081052B2; JP5079668B2; JP2010010647A; TWI388274B

Abstract

전자기 밴드갭 구조물 및 이를 포함하는 인쇄회로기판이 개시된다. 본 발명의 실시예에 따르면 2개의 도전층 사이에 위치하는 복수개의 도전판과, 상기 도전판들 중 어느 2개의 도전판 간을 각각 전기적으로 연결하는 스티칭 비아를 포함하는 전자기 밴드갭 구조물에 있어서, 상기 스티칭 비아는, 일단이 상기 2개의 도전판 중 어느 하나와 연결되는 제1 비아; 일단이 상기 2개의 도전판 중 다른 하나와 연결되는 제2 비아; 상기 2개의 도전층 사이에서 상기 도전판들과 다른 평면 상에 위치하여, 상기 제1 비아의 타단과 상기 제2 비아의 타단 간을 전기적으로 연결하는 연결 패턴을 포함하되, 상기 제1 비아 및 상기 제2 비아 중 어느 하나는 상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하도록 형성되는 것을 특징으로 하는 전자기 밴드갭 구조물이 제공된다.

인쇄회로기판, 전자기 밴드갭 구조물, 스티칭 비아, PTH

Description

전자기 밴드갭 구조물 및 인쇄회로기판{Electromagnetic bandgap structure and printed circuit board}

본 발명은 전자기 밴드갭 구조에 관한 것으로서, 보다 상세하게는 특정 주파수 대역의 신호 전달을 차단하는 전자기 밴드갭 구조물 및 이를 포함하는 인쇄회로기판에 관한 것이다.

최근 출시되고 있는 전자기기 및 통신기기들은 점점더 소형화, 박형화, 경량화 되어가고 있다. 이는 이동성이 중요시되는 최근의 경향과도 밀접히 관련된다.

이러한 전자기기 및 통신기기들에는 해당 기기의 기능/동작을 구현시키기 위한 다양한 전자회로들(아날로그 회로(analog circuit)와 디지털 회로(digital circuit))이 복합적으로 포함되어 있으며, 이러한 전자회로들은 일반적으로 인쇄회로기판(PCB, printed circuit board)에 탑재됨으로써 해당 기능을 수행하게 된다. 이때, 인쇄회로기판에 탑재된 전자회로들은 각각의 동작 주파수가 상이한 경우가 대부분이다.

따라서, 다양한 전자회로들이 복합적으로 탑재되어 있는 인쇄회로기판에서는 일반적으로 어느 하나의 전자회로의 동작 주파수와 그 하모닉스(harmonics) 성분들에 의한 전자파(EM wave)가 다른 전자 회로로 전달되어 간섭됨에 따른 노이즈 문제(즉, 혼합 신호(mixed signal)의 문제)를 발생시키는 경우가 많다. 이때, 전달되는 노이즈는 크게 방사 노이즈(radiation noise)와 전도 노이즈(conduction noise)로 분류될 수 있다.

여기서, 방사 노이즈(radiation noise)(도 1의 참조번호 155 참조)는 일반적으로 차폐용 캡을 전자회로에 둘러씌움으로써 쉽게 저감시킬 수 있지만, 전도 노이즈(conduction noise)(도 1의 참조번호 150 참조)는 기판 내부의 신호 전달 경로를 통해 전달된다는 점에서 노이즈 저감을 위한 방법을 찾는 것은 매우 어려운 일이다.

이에 관해 도 1을 참조하여 보다 구체적으로 설명하기로 한다. 도 1은 동작 주파수를 달리하는 2개의 전자회로를 탑재한 인쇄회로기판의 단면도이다. 도 1에는 4층 구조의 인쇄회로기판(100)이 예시되고 있으나, 이외에도 2층, 6층, 8층 구조 등 다양한 변형이 가능함은 자명하다.

도 1을 참조하면, 인쇄회로기판(100)은 4개의 금속층(metal layer)(110-1, 110-2, 110-3, 110-4, 이하 110으로 약칭함)과, 각 금속층 사이에 개재된 유전층(120-1, 120-2, 120-3, 이하 120으로 약칭함)을 포함하고 있다. 인쇄회로기판(100)의 최상위 금속층(110-1) 상에는 각각 동작 주파수를 달리하는 2개의 전자회로(130, 140, 이하 제1 전자회로(130), 제2 전자회로(140)라 함)가 탑재되고 있 다. 여기서, 제1 전자회로(130) 및 제2 전자회로(140)는 모두 디지털 회로인 것으로 가정한다.

여기서, 참조번호 110-2의 금속층을 접지층(ground layer), 참조번호 110-3의 금속층을 전원층(power layer)라고 가정하면, 제1 전자회로(130) 및 제2 전자회로(140)의 각 접지단자(ground pin)는 참조번호 110-2의 금속층과, 각 전원단자(power pin)는 참조번호 110-3의 금속층과 전기적으로 연결된다. 또한, 인쇄회로기판(100) 내의 모든 접지층들 간 그리고 모든 전원층들 간은 비아(via)를 통해서 상호간 전기적으로 연결된다. 도 1에서 참조번호 110-1, 110-3, 110-4의 금속층들을 연결하는 비아(160)가 그 일 예이다.

이때, 제1 전자회로(130)와 제2 전자회로(140)가 서로 다른 동작 주파수를 갖는 경우에는 도 1에 도시된 바와 같이, 예를 들어 제1 전자회로(130)의 동작 주파수와 그 하모닉스(harmonics) 성분들에 의한 전도 노이즈(150)가 제2 전자회로(140)로 전달됨으로써 제2 전자회로(140)의 정확한 기능/동작에 방해를 주게 된다.

이러한 전도 노이즈(conduction noise) 문제는 전자기기가 복잡해지고 디지털 회로들의 동작 주파수가 증가함에 따라 그 해결이 점점 더 어려워지고 있다. 특히, 전도 노이즈에 관한 전형적인 해결책이었던 바이패스 캐패시터(bypass capacitor) 혹은 디커플링 캐패시터(decoupling capacitor)에 의한 방법도 고주파수 대역을 이용하는 전자기기에서는 적절한 해결책이 되지 못하고 있다.

또한, 위의 방법들은 여러 종류의 전자회로가 동일 기판에 구현되어 있는 복 잡한 배선 구조의 기판이나, SiP(System in Package)와 같이 좁은 영역에 많은 능동 소자와 수동 소자를 적용해야 하는 경우, 네트워크 보드(network board)와 같이 고주파수 대역의 동작 주파수가 필요한 경우 등에도 적절한 해결책이 되지 못하는 문제점이 있다.

따라서, 상술한 전도 노이즈를 해결하기 위한 일 방안으로서 전자기 밴드갭 구조(EBG, electromagnetic bandgap structure)가 최근 주목받고 있다. 이는 인쇄회로기판의 내부에 특정 구조를 갖는 전자기 밴드갭 구조물을 배치시킴으로써 특정 주파수 대역의 신호를 차폐하는 것이다.

이러한 전자기 밴드갭 구조로서 최근 연구되고 있는 형태로는 도 2a 및 도 2b에 도시된 바와 같이 버섯형 구조(mushroom type structure)를 갖는 전자기 밴드갭 구조물이 있다.

도 2a 및 도 2b에 도시된 전자기 밴드갭 구조물(200)은 각각 접지층 및 전원층 중 어느 하나 및 다른 하나의 층으로서 기능하는 제1 금속층(211)과 제2 금속층(212) 사이에 금속판(232)을 더 형성하고, 제1 금속층(211)과 금속판(232) 간을 비아(234)로 연결한 버섯형 구조물(230)을 반복하여 배치시킨 것이다. 이때, 제1 금속층(211)과 금속판(232)의 사이에는 제1 유전층(221)이, 금속판(232)과 제2 금속층(222)의 사이에는 제2 유전층(222)이 개재된다.

이와 같이 버섯형 구조물(230)을 제1 금속층(211)과 제2 금속층(212) 사이에 더 개재시키게 되면, 도 2c 및 도 2d에 도시된 바와 같이 저주파수(low frequency) 대역의 신호(도 2c 및 도 2d의 참조부호 (x) 참조) 및 고주파수(high frequency) 대역의 신호(도 2c 및 도 2d의 참조부호 (y) 참조)는 통과하고, 그 중간의 특정 주파수 대역의 신호(도 2c 및 도 2d의 참조부호 (z) 참조)는 차폐할 수 있게 된다. 이와 같이 도 2a 및 도 2b의 전자기 밴드갭 구조물(200)이 일종의 대역 저지 필터(band stop filter)와 같은 기능을 수행하게 되는 이유는 도 2c의 등가회로도를 통해 쉽게 설명될 수 있다.

도 2c에 도시된 버섯형 구조의 전자기 밴드갭 구조물(200)에 관한 등가회로도를 살펴보면, 제1 금속층(211)과 제2 금속층(212)의 사이에 캐패시턴스 성분인 C1과 인덕턴스 성분인 L1이 직렬 연결된 상태로 위치하고 있다. 여기서, C1은 제2 금속층(212)과 제2 유전층(222) 그리고 금속판(232)에 의해 형성된 캐패시턴스 성분이고, L1은 금속판(232)과 제1 유전층(211) 사이에 위치한 비아(234)에 의해 형성된 인덕턴스 성분이다. 이와 같은 L-C 직렬 연결에 의해 버섯형 구조의 전자기 밴드갭 구조물(200)은 일종의 대역 저지 필터로서의 기능을 수행할 수 있게 된다.

그러나 상술한 바와 같은 버섯형 구조를 갖는 전자기 밴드갭 구조물(200)은 단 하나의 인덕턴스 성분과 단 하나의 캐패시턴스 성분만을 가지고 대역 저지 필터로서의 기능을 구현하게 되므로, 다양한 제품에 적용하기에는 어려운 문제점이 있다. 왜냐하면, 도 2a 및 도 2b의 구조하에서는 확보될 수 있는 비아(234)의 길이(즉, 인덕턴스 값에 대응됨)에 한계가 있고, 또한 버섯형 구조물(230)이 단지 인접한 2개의 금속층 사이에만 존재하므로 확보될 수 있는 캐패시턴스 값에도 한계가 있기 때문이다.

특히, 최근의 전자기기 및 통신기기들이 점점더 소형화, 박형화, 경량화 되어가는 추세에서, 인쇄회로기판 내의 좁은 영역 내에 배치시킨 버섯형 구조의 전자기 밴드갭 구조물(200)만으로 목적하는 밴드갭 주파수 대역을 얻어낸다는 것은 더더욱 어려운 일이다. 즉, 도 2a 및 도 2b에 도시된 버섯형 구조를 갖는 전자기 밴드갭 구조물(200)만으로는 다양한 응용제품마다 요구되는 조건과 특성에 맞게 각각의 밴드갭 주파수 대역을 조절하거나 또는 해당 밴드갭 주파수 대역 내에서 전도 노이즈를 의도하는 노이즈 레벨 이하까지 낮추는데는 한계가 있다.

따라서, 전원층 및 접지층 사이의 전도 노이즈를 획기적으로 차폐 또는 저감시킬 수 있음은 물론, 요구되는 밴드갭 주파수 대역이 상이한 다양한 응용제품에도 번용적으로 적용될 수 있는 전자기 밴드갭 구조에 대한 연구가 절실히 필요한 실정이다.

또한, 다층 PCB 구조에 적용함에 있어서도 적층 공정 수를 줄여 전체 공정을 간소화하고, 별도의 공정의 변경 없이도 용이 구현 가능한 전자기 밴드갭 구조의 연구가 필요하다.

따라서, 본 발명은 특정 주파수 대역의 전도 노이즈를 차폐시킬 수 있는 전자기 밴드갭 구조물 및 이를 포함하는 인쇄회로기판을 제공한다.

또한, 본 발명은 바이패스 캐패시터 또는 디커플링 캐패시터 등을 이용하지 않으면서도, 인쇄회로기판 내에 특정 구조를 갖는 전자기 밴드갭 구조물을 배치시 킴을 통해, 전도 노이즈 문제를 해결할 수 있는 인쇄회로기판을 제공한다.

또한, 본 발명은 다층 PCB 구조에 적용함에 있어서도 적층 공정 수를 줄여 전체 공정을 간소화하고, 별도의 공정의 변경 없이도 용이 구현 가능한 전자기 밴드갭 구조물을 제공한다.

또한, 본 발명은 다층 인쇄회로기판에 보다 적합하고 디자인적인 유연성, 자유도를 갖춤은 물론, 다양한 밴드갭 주파수 대역의 구현이 가능함으로써 다양한 응용제품, 전자기기에 범용적으로 적용할 수 있는 전자기 밴드갭 구조물 및 이를 포함하는 인쇄회로기판을 제공한다.

또한, 본 발명은 네트워크 보드(network board)에서와 같이 고주파수 대역의 동작 주파수가 사용되는 경우에도 고주파수 대역의 전도 노이즈를 차폐시킬 수 있는 전자기 밴드갭 구조물 및 이를 포함하는 인쇄회로기판을 제공한다.

본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.

본 발명의 일 측면에 따르면, 2개의 도전층 사이에 위치하는 복수개의 도전판과, 상기 도전판들 중 어느 2개의 도전판 간을 각각 전기적으로 연결하는 스티칭 비아를 포함하는 전자기 밴드갭 구조물에 있어서, 상기 스티칭 비아는, 일단이 상기 2개의 도전판 중 어느 하나와 연결되는 제1 비아; 일단이 상기 2개의 도전판 중 다른 하나와 연결되는 제2 비아; 상기 2개의 도전층 사이에서 상기 도전판들과 다 른 평면 상에 위치하여, 상기 제1 비아의 타단과 상기 제2 비아의 타단 간을 전기적으로 연결하는 연결 패턴을 포함하되, 상기 제1 비아 및 상기 제2 비아 중 어느 하나는 상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하도록 형성되는 것을 특징으로 하는 전자기 밴드갭 구조물이 제공될 수 있다.

여기서, 상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하도록 형성된 상기 어느 하나의 비아는 PTH(plated through hole)일 수 있다.

여기서, 상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하는 상기 어느 하나의 비아는 상기 동일 평면 상의 도전층과 전기적으로 분리될 수 있다.

여기서, 상기 제1 비아 및 상기 제2 비아 중 다른 하나도 상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하도록 형성될 수 있다.

여기서, 상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하도록 형성된 상기 다른 하나의 비아는 PTH(plated through hole)일 수 있다.

여기서, 상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하는 상기 다른 하나의 비아는 상기 관통하는 동일 평면 상의 도전층과 전기적으로 분리될 수 있다.

여기서, 상기 연결 패턴이 형성될 위치에 상응하여 동일 평면 상에 도전층이 존재하는 경우, 상기 연결 패턴은 상기 연결 패턴과 동일 평면 상에 위치하는 상기 도전층에 형성된 클리어런스 홀 내에 수용될 수 있다.

여기서, 상기 도전판들은 상기 2개의 도전층 사이의 일 평면 상의 전면 또는 일부면에 1열 이상 배치될 수 있다.

본 발명의 다른 측면에 따르면, 인쇄회로기판에 있어서, 2개의 도전층 사이에 위치하는 복수개의 도전판과, 상기 도전판들 중 어느 2개의 도전판 간을 각각 전기적으로 연결하는 스티칭 비아를 포함하는 전자기 밴드갭 구조물이 상기 인쇄회로기판에 존재하는 노이즈 근원지와 노이즈 차폐 목적지 간의 노이즈 전달 가능 경로 사이에 배치되되, 상기 스티칭 비아는, 일단이 상기 2개의 도전판 중 어느 하나와 연결되는 제1 비아; 일단이 상기 2개의 도전판 중 다른 하나와 연결되는 제2 비아; 상기 2개의 도전층 사이에서 상기 도전판들과 다른 평면 상에 위치하여, 상기 제1 비아의 타단과 상기 제2 비아의 타단 간을 전기적으로 연결하는 연결 패턴을 포함하고, 상기 제1 비아 및 상기 제2 비아 중 어느 하나는 상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하도록 형성되는 것을 특징으로 하는 인쇄회로기판이 제공될 수 있다.

여기서, 상기 2개의 도전층 중 적어도 하나와 상기 도전판들 간은 전기신호적으로 서로 다른 층을 구성할 수 있다.

여기서, 상기 인쇄회로기판에 상호간 동작 주파수를 달리하는 2개의 전자회로가 탑재되는 경우, 상기 노이즈 근원지 및 상기 노이즈 차폐 목적지는 상기 인쇄회로기판에서 상기 2개의 전자회로가 탑재될 위치 중 어느 하나 및 다른 하나에 각각 대응될 수 있다.

본 발명의 실시예에 따른 전자기 밴드갭 구조물 및 인쇄회로기판에 의하면 특정 주파수 대역의 전도 노이즈를 차폐시킬 수 있는 효과가 있다.

또한, 본 발명은 실시예에 따라 바이패스 캐패시터 또는 디커플링 캐패시터 등을 이용하지 않으면서도, 인쇄회로기판 내에 특정 구조를 갖는 전자기 밴드갭 구조물을 배치시킴을 통해, 전도 노이즈 문제를 해결할 수 있는 효과가 있다.

또한, 본 발명은 다층 PCB 구조에 전자기 밴드갭 구조물을 적용함에 있어서도 적층 공정 수를 줄여 전체 공정을 간소화하고, 별도의 공정의 변경 없이도 용이 구현 가능한 효과가 있다.

또한, 본 발명은 다층 인쇄회로기판에 보다 적합하고 디자인적인 유연성, 자유도를 갖춤은 물론, 다양한 밴드갭 주파수 대역의 구현이 가능함으로써 다양한 응용제품, 전자기기에 범용적으로 적용할 수 있는 효과가 있다.

또한, 본 발명은 실시예에 따라 네트워크 보드(network board)에서와 같이 고주파수 대역의 동작 주파수가 사용되는 경우에도 고주파수 대역의 전도 노이즈를 차폐시킬 수 있는 효과가 있다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생 략한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 도 5 내지 도 7를 통해 도시된 본 발명에 따른 각 실시예를 상세히 설명하기에 앞서, 본 발명의 이해를 돕기 위해 도 3a 내지 도 3c를 참조하여 본 발명의 기본 원리를 포괄하고 있는 스티칭 비아를 포함하는 전자기 밴드갭 구조물에 관하여 먼저 설명하기로 한다.

후술할 도 3a 내지 도 3c와의 비교를 통해 쉽게 확인할 수 있을 것이지만, 본 발명의 각 실시예에 따른 전자기 밴드갭 구조물(즉, 도 5 내지 도 7에 도시된 전자기 밴드갭 구조물)은 3층 이상의 다층 인쇄회로기판(multi-layer PCB)에 적용될 수 있는 스티칭 비아를 포함하는 전자기 밴드갭 구조물을 제안한 것이다. 따라서, 본 발명의 각 실시예에 따른 전자기 밴드갭 구조물은 도 3a 내지 도 3c를 통해 도시된 스티칭 비아를 포함하는 2층 구조의 전자기 밴드갭 구조물 및 그 기본 원리(즉, 특정 주파수 대역의 차폐 원리)를 다층 인쇄회로기판에 보다 적합한 형태로 또한 다층 인쇄회로기판에 보다 유연히 적용시킬 수 있는 형태로 확장, 변형시킨 것이라 할 수 있다.

이와 같은 이유로, 하기 설명할 도 3a 내지 도 3c 그리고 도 4a 내지 도 4e의 설명 중 대부분(2층 구조인 것만 제외한 모두)은 본 발명의 각 실시예에 동일 또는 유사한 원리로서 그대로 적용될 수 있음은 물론이다.

본 명세서에서는 본 발명의 전자기 밴드갭 구조를 설명함에 있어서 그 전반에 걸쳐 금속층(metal layer)과 금속판(metal plate)이 이용되는 경우를 중심으로 설명할 것이나, 이는 금속이 아닌 다른 전기전도성 물질로 이루어진 도전층(conductive layer)과 도전판(conductive plate)으로 각각 대체되어도 무방한 것임을 당업자는 자명히 이해할 수 있을 것이다.

또한, 본 명세서에 첨부된 모든 도면에서는 금속판들이 모두 동일 평면 상에 적층되어 있는 것으로 도시되어 있으나, 그 금속판들 또한 반드시 모두 동일 평면 상에 적층되어 있을 필요는 없다. 이때, 금속판들 모두가 어느 일 평면 상에 적층되지 않는 경우에는 2층 이상의 구조를 가지게 되므로 층수가 증가하는 문제가 존재할 수 있으나, 본 발명의 전자기 밴드갭 구조물을 다층 인쇄회로기판 내에 배치시키는 경우를 상정할 때, 이는 설계상 불리한 점으로서 작용하지는 않을 것이다.

도 3a 및 도 3b에는 스티칭 비아를 포함하는 2층 구조의 전자기 밴드갭 구조물이 도시되어 있다. 여기서, 도 3b는 도 3a에 도시된 스티칭 비아를 포함하는 2층 구조의 전자기 밴드갭 구조물을 A-A'선을 기준으로 절단하였을 때의 단면도를 나타낸다.

여기서, 본 발명의 실시예에 따른 전자기 밴드갭 구조물(즉, 도 5 내지 도 7에 도시된 구조의 전자기 밴드갭 구조물)과의 명확한 대조를 위하여, 참조번호 310의 금속층은 제1 금속층(310)으로, 참조번호 331의 금속판은 제1 금속판(331)으로, 참조번호 332의 금속판은 제2 금속판(332)으로, 참조번호 333의 금속판은 제3 금속판(333)으로, 참조번호 320의 유전층은 제1 유전층(320)으로, 참조번호 345의 스티칭 비아는 제1 스티칭 비아(345)로, 참조번호 349의 스티칭 비아는 제2 스티칭 비아(349)로 이하 명명하기로 한다.

도 3a 및 도 3b에서, 전자기 밴드갭 구조물은 복수개의 금속판(331, 332, 333)과, 금속판들과는 다른 평면에 위치하는 제1 금속층(310)과, 복수개의 금속판 중 어느 2개의 금속판 간을 각각 전기적으로 연결하는 스티칭 비아(345, 349)를 포함한다. 즉, 도 3a 및 도 3b의 전자기 밴드갭 구조물은 제1 금속층(310)을 1층으로 하고, 복수개의 금속판(331, 332, 333)을 2층으로 하는 2층 구조를 가지고 있다. 이때, 제1 금속층(310)과 복수개의 금속판(331, 332, 333)의 사이에는 제1 유전층(320)이 개재된다.

여기서, 도 3a 및 도 3b는 도면 도시의 편의상 전자기 밴드갭 구조물을 구성하는 구성요소만(즉, 스티칭 비아를 포함하는 2층 구조의 전자기 밴드갭 구조물을 구성하는 부분만)을 도시한 것에 불과하다. 따라서, 도 3a 및 도 3b에 도시된 제1 금속층(310)과 금속판(331, 332, 333)은 다층 인쇄회로기판의 내부에 존재하는 임의의 2개의 층일 수 있다. 즉, 제1 금속층(310)의 하부에는 다른 금속층들이 더 존재할 수 있음은 물론, 금속판(331, 332, 333)의 상부에도 다른 금속층들이 더 존재 할 수 있음은 자명하다.

예를 들어, 도 3a 및 도 3b에 도시된 전자기 밴드갭 구조물(이는 도 5 내지 도 7에 도시된 다른 실시예들에 따른 전자기 밴드갭 구조물도 마찬가지임)은 전도 노이즈를 차폐하기 위하여, 다층 인쇄회로기판 내에서 각각 전원층(power layer)과 접지층(ground layer)을 구성하는 임의의 2개의 금속층 사이에 배치될 수 있는 것이다. 또한, 전도 노이즈 문제는 반드시 전원층과 접지층의 사이에서만 문제되는 것은 아니므로, 도 3a, 도 3b, 도 5 내지 도 7을 통해 도시된 전자기 밴드갭 구조물은 다층 인쇄회로기판 내에서 상호간 층을 달리하는 어느 2개의 접지층(ground layer)들 사이 혹은 어느 2개의 전원층(power layer)들 사이에도 배치될 수 있는 것임은 물론이다.

제1 금속층(310)은 전기적 신호의 전달을 위해 인쇄회로기판 내에 존재하는 임의의 일 금속층일 수 있다. 예를 들어, 제1 금속층(310)은 전원층(power layer) 또는 접지층(ground layer)으로 기능하는 금속층이거나 또는 신호라인을 구성하는 신호층(signal layer)으로 기능하는 금속층일 수도 있다.

이때, 제1 금속층(310)은 복수개의 금속판들과는 다른 평면에 위치함과 아울러, 복수개의 금속판들과 전기적으로 분리되어 존재한다. 즉, 제1 금속층(310)은 인쇄회로기판 내에서 복수개의 금속판(331, 332, 333)과 전기 신호적으로 상호간에 다른 층을 구성한다. 예를 들어, 제1 금속층(310)이 전원층(power layer)인 경우 금속판들은 접지층(ground layer)과 전기적으로 연결되며, 제1 금속층(310)이 접지층인 경우 금속판들은 전원층과 전기적으로 연결될 수 있다. 또는 제1 금속층(310) 이 신호층(signal layer)인 경우 금속판들은 접지층(ground layer)과 전기적으로 연결되며, 제1 금속층(310)이 접지층인 경우 금속판들은 신호층과 전기적으로 연결될 수 있는 것이다.

복수개의 금속판(331, 332, 333)은 제1 금속층(310) 상부의 어느 일 평면 상에 위치한다. 이때, 어느 2개의 금속판 간은 스티칭 비아를 통해 전기적으로 연결되며, 이와 같이 어느 2개의 금속판 간을 전기적으로 연결하는 각각의 스티칭 비아들에 의해 복수개의 금속판들 전부가 전기적으로 하나로 연결되게 된다.

여기서, 도 3a에는 어느 하나의 금속판을 기준으로 그와 인접한 사방의 금속판들 간이 각각 하나의 스티칭 비아를 통해 금속판들 전부가 전기적으로 연결된 형태(도 4a의 형태)가 예시되고 있지만, 모든 금속판들이 전기적으로 하나로 연결됨으로써 폐루프(closed loop)를 형성할 수만 있다면 스티칭 비아를 통한 금속판 간의 연결 방식은 어떠한 방식이 적용되어도 무방함은 물론이다.

또한, 도 3a 및 도 3b에서는 도면 도시의 편의를 위해, 동일 면적의 정사각형 형상을 갖는 단 3개의 금속판만을 도시하였으나, 이외에도 다양한 변형이 가능함은 물론이다. 이를 도 4a 내지 도 4e를 참조하여 간략히 설명하기로 한다.

예를 들어, 금속판은 도 4a와 같이 사각형 형상, 도 4b와 같이 삼각형 형상, 이외에도 육각형, 팔각형 등을 포함하는 다양한 다각형 형상을 가질 수 있고, 원형 또는 타원형의 형상 등 그 형상에 특별한 제한이 있을 수 없음은 물론이다. 또한, 금속판은 도 4a, 4b, 4e와 같이 각각이 모두 동일한 크기(면적, 두께)를 가질 수도 있지만, 도 4c, 4d와 같이 서로 다른 크기를 가져 크기가 상이한 복수개의 그룹별 로 구분 배치될 수도 있다.

도 4c의 경우, 상대적으로 큰 크기의 대 금속판 B와 상대적으로 작은 크기의 소 금속판 C가 서로 교번하여 배열되어 있으며, 각 금속판들은 스티칭 비아를 통해 이웃하는 금속판들 간이 전기적으로 연결되고 있다. 도 4d의 경우, 상대적으로 큰 크기의 대 금속판 D와 상대적으로 작은 크기의 소 금속판 E1, E2, E3, E4가 있다. 소 금속판 E1, E2, E3, E4는 2 ㅧ 2 로 배열됨으로써 전체적으로 대 금속판 D와 유사한 면적을 차지하고 있다. 소 금속판 E1, E2, E3, E4는 4개의 스티칭 비아를 통해 이웃하는 금속판들과 전기적으로 연결되고 있으며, 대 금속판 D는 이웃하는 소 금속판들의 개수가 8개인 바 8개의 스티칭 비아를 통해 이웃하는 소 금속판들과 전기적으로 연결되고 있음을 확인할 수 있다.

도 4a 내지 도 4e는 인쇄회로기판 내부에 배치/배열된 전자기 밴드갭 구조물을 그 상부면에서 바라봤을 때를 가정하여 각각 도시한 것이므로, 도면에서 각각의 금속판 하나는 전자기 밴드갭 구조물에 있어서의 각각의 셀(cell)에 대응된다. 즉, 도 4a 내지 도 4d는 인쇄회로기판의 내부의 일 기판면 전체에 전자기 밴드갭 구조물을 반복적으로 배치시킨 경우를 예시하고, 도 4e는 인쇄회로기판의 내부의 일 기판면 중 일부분에만 전자기 밴드갭 구조물을 띠 모양으로 배치시킨 경우를 예시한 것이라 할 수 있다.

즉, 도 4a 내지 도 4d와 같이 인쇄회로기판 내부의 일 기판면 전체에 전자기 밴드갭 구조물에 의한 셀(cell)들을 빽빽히 배치/배열시킬 수도 있지만, 도 4e와 같이 일부 경로에만 배치/배열시킬 수도 있음은 물론이다. 예를 들어, 도 4e에서 참조번호 11이 노이즈 근원지(noise source point)이고, 참조번호 12가 노이즈 차폐 목적지라 가정할 때, 노이즈 근원지와 그 차폐 목적지 간의 노이즈 전달 가능 경로만을 따라 1열 이상으로 셀들을 반복 배치시킬 수 있다. 또는 도 4e에서 참조번호 21이 노이즈 근원지이고, 참조번호 22가 노이즈 차폐 목적지라 가정할 때, 노이즈 근원지와 그 차폐 목적지 간의 노이즈 전달 가능 경로를 가로질러 막는 형태(차폐 방폐를 두른 형태)로 셀들을 1열 이상으로 배치시킬 수도 있는 것이다.

여기서, 노이즈 근원지 및 노이즈 차폐 목적지는, 인쇄회로기판에 탑재된 동작 주파수를 달리하는 어느 2개의 전자회로(전술한 도 1에서 제1 전자회로(130) 및 제2 전자회로(140) 참조)(특히, 디지털 회로)를 가정할 때, 인쇄회로기판에서 그 2개의 전자회로가 탑재될 위치 중 어느 하나 및 다른 하나에 각각 대응될 수 있다.

스티칭 비아는 복수개의 금속판들 중 어느 2개의 금속판 간을 전기적으로 연결한다. 도 3a 및 도 3b 그리고 도 4a 내지 도 4e에서는 스티칭 비아에 의해 인접한 어느 2개의 금속판 간을 전기적으로 연결하는 방식이 채용되고 있지만, 어느 하나의 스티칭 비아를 통해 연결되는 2개의 금속판은 반드시 인접 위치한 금속판 간이 아닐 수도 있다. 또한, 도 3a에서는 어느 하나의 금속판을 기준하여 다른 하나의 금속판이 하나의 스티칭 비아를 통해 연결되는 경우를 예시하고 있지만, 어느 2개의 금속판 간을 연결하는 스티칭 비아의 개수에 특별한 제한을 둘 필요가 없음은 자명하다.

다만, 이하의 모든 설명에서는 인접한 2개의 금속판 간이 하나의 스티칭 비아를 통해 연결되는 경우를 중심으로 설명한다.

스티칭 비아는 어느 2개의 금속판 간을 전기적으로 연결함에 있어서, 그 금속판들간을 동일 평면 상에서 연결하는 것이 아니라, 금속판들과는 다른 평면을 경유하여 인접한 금속판 간을 전기적으로 연결하게 된다.

이때, 스티칭 비아는 금속판들 간의 전기적 연결을 위해, 각각의 제1 비아 및 제2 비아가 그 내벽에만 도금층이 형성되어 있는 형태 또는 그 내부가 전도성 물질(예를 들어, 도전성 페이스트 등)에 의해 충전되는 형태로 구성되고, 그 연결 패턴 또한 금속과 같은 전도성 물질로 구성되어야 함은 굳이 구체적으로 설명하지 않더라도 자명하다 할 것이다.

제1 스티칭 비아(345)가 제1 금속판(331)과 제2 금속판(332) 간을 전기적으로 연결함에 있어서, 제1 금속판(331) -> 제1 비아(341) -> 제1 금속층(310)과 동일 평면 상에 위치하는 연결 패턴(343) -> 제2 비아(342) -> 제2 금속판(332)의 경로를 거침이 바로 그것이다. 마찬가지로, 제2 스티칭 비아(349)가 제2 금속판(332)과 제3 금속판(333) 간을 전기적으로 연결함에 있어서, 제2 금속판(332) -> 제1 비아(346) -> 제1 금속층(310)과 동일 평면 상에 위치하는 연결 패턴(348) -> 제2 비아(347) -> 제3 금속판(333)의 경로를 거침이 또한 그것이다.

이를 위해, 제1 스티칭 비아(345)는 일단(341a)이 제1 금속판(331)과 연결되고 제1 유전층(320)을 관통하여 형성되는 제1 비아(341)와, 일단(342a)이 제2 금속판(332)과 연결되고 제1 유전층(320)을 관통하여 형성되는 제2 비아(342)을 가지며, 일단은 제1 비아(341)의 타단(341b)과 연결되고 타단은 제2 비아(342)의 타단(342b)과 연결되며 제1 금속층(310)과 동일 평면 상을 경유하도록 위치한 연결 패턴(343)을 포함하여 구성될 수 있다.

또한, 제2 스티칭 비아(349)는 일단(346a)이 제2 금속판(332)과 연결되고 제1 유전층(320)을 관통하여 형성되는 제1 비아(346)와, 일단(347a)이 제3 금속판(333)과 연결되고 제1 유전층(320)을 관통하여 형성되는 제2 비아(347)를 가지며, 일단은 제1 비아(346)의 타단(346b)과 연결되고 타단은 제2 비아(347)의 타단(347b)과 연결되며 제1 금속층(310)과 동일 평면 상을 경유하도록 위치한 연결 패턴(348)을 포함하여 구성될 수 있다.

즉, 제1 스티칭 비아(345) 및 제2 스티칭 비아(349)는 각각 제1 금속판(331)과 제2 금속판(332) 간 그리고 제2 금속판(332)과 제3 금속판(333) 간을 전기적으로 연결함에 있어서, 특정 부분(즉, 각각의 연결 패턴들(343, 348))이 금속판들과 동일 평면이 아닌 다른 평면(본 예에서는 제1 금속층(310))을 경유하도록 제작되는 것이다.

이때, 제1 스티칭 비아(345) 및 제2 스티칭 비아(349)를 구성하는 각각의 비아들(341, 342, 346, 347)의 일단 및 타단에는 비아랜드(via land)가 형성될 수 있다. 비아랜드는 비아의 형성시 드릴링 공정 상의 위치 오차를 극복하기 위한 목적으로 구비되는 것으로, 비아의 직경보다 크게 형성된다. 이는 도 3a에서 각 비아의 일단 및 타단의 면적이 비아의 직경보다 크게 도시된 것을 통해 쉽게 확인할 수 있다.

또한 이때, 제1 스티칭 비아(345)의 연결 패턴(343)과 제2 스티칭 비아(349)의 연결 패턴(348)은 각각 제1 금속층(310)에 형성된 클리어런스 홀(clearance hole)(351, 352) 내에 수용된다. 이는 제1 금속층(310)과 금속판들이 전기 신호적으로 상호간에 다른 층을 구성하기 때문이며, 스티칭 비아를 통해 전기적으로 연결되는 금속판들과 제1 금속층(310) 간의 전기적 분리를 위해, 스티칭 비아의 각 연결 패턴(343, 348)은 제1 금속층(310)에 형성된 클리어런스 홀(351, 352) 내에 수용되는 것이다.

상술한 바와 같이, 스티칭 비아를 포함하는 2층 구조의 전자기 밴드갭 구조물은 도 3b에서 점선으로 표시된 어느 하나의 셀(cell)(300)을 기준으로 볼 때, 어느 2개의 금속판(331, 332) 간이 어느 하나의 스티칭 비아(345)를 통해 어느 하나의 금속판(331) -> 스티칭 비아(345)(즉, 제1 비아(341) -> 연결 패턴(343) -> 제2 비아(342)) -> 다른 하나의 금속판(332) 순서에 따라 전기적으로 직렬 연결된다. 이와 같은 구조를 갖는 전자기 밴드갭 구조물에 의한 등가회로도가 도 3c에 도시되고 있다.

도 3c의 등가회로도를 도 3b의 점선 부분의 셀(300)과 비교하여 설명하면, 인덕턴스 성분인 L1은 제1 비아(341)에 해당되고, 인덕턴스 성분인 L2는 제2 비아(342)에 해당되며, 인덕턴스 성분인 L3는 연결 패턴(343)에 해당된다. C1은 금속판(331, 332)들과 그 상부에 위치할 다른 임의의 유전층 및 금속층에 의한 캐패시턴스 성분이고, C2 및 C3는 연결 패턴(343)을 기준으로 그와 동일 평면에 위치한 제1 금속층(310)과 그 하부에 위치할 다른 임의의 유전층 및 금속층에 의한 캐패시턴스 성분이다.

위와 같은 등가회로도에 따라 도 3a 및 도 3b의 전자기 밴드갭 구조물은 특 정 주파수 대역의 신호를 차폐하는 대역 저지 필터(band stop filter)로서의 기능을 수행하게 된다. 즉, 도 3c의 등가회로도를 통해 확인할 수 있는 바와 같이, 저주파수 대역의 신호(도 3c의 참조부호 (x) 참조) 및 고주파수 대역의 신호(도 3c의 참조부호 (y) 참조)는 전자기 밴드갭 구조물을 통과하고, 그 중간의 특정 주파수 대역의 신호(도 3c의 참조부호 (z1), (z2), (z3) 참조)는 전자기 밴드갭 구조물에 의해 차폐된다.

이때, 주목하여야 할 것은 도 3a 및 도 3b의 전자기 밴드갭 구조물의 경우에는 스티칭 비아를 포함하는 2층 구조를 가지고 있기 때문에, 각각 3개의 인덕턴스 성분과 3개의 캐패시턴스 성분에 의한 복수개의 차폐 경로(도 3c의 참조부호 (z1), (z2), (z3) 참조)를 통해 보다 넓고 다양한 밴드갭 주파수 대역을 가질 수 있다는 것이다. 이에 비해, 전술한 도 2a 및 도 2b에 도시된 버섯형 구조의 전자기 밴드갭 구조물이 단일 차폐 경로(즉, 하나의 인덕턴스 성분 및 하나의 캐패시턴스 성분에 의한 단일 경로)를 가지므로, 매우 한정되고 좁은 밴드갭 주파수 대역을 가질 수 밖에 없다.

이와 같이 도 3c의 등가회로도를 통해, 도 3a 및 도 3b에 도시된 스티칭 비아를 포함하는 2층 구조의 전자기 밴드갭 구조물은 도 2a 및 도 2b에 도시된 버섯형 구조의 전자기 밴드갭 구조물에 비해 보다 넓은 차폐 범위 및 보다 우수한 차폐 효율을 갖는 구조인 것임이 명백히 증명되고 있는 것이다.

또한, 스티칭 비아를 포함하는 전자기 밴드갭 구조물에 의하면, 인접한 금속판들 간이 그와 다른 평면 상을 경유하는 스티칭 비아를 통해 전기적으로 연결되므 로, 버섯형 구조의 전자기 밴드갭 구조물에 비해 그 비아의 길이를 충분히 확보할 수 있는 이점이 있다. 이때, 확보될 수 있는 스티칭 비아의 길이는 곧 확보될 수 있는 인덕턴스 값과 비례하므로, 이는 전자기 밴드갭 구조물에 있어서 인덕턴스 값의 충분한 조정이 가능한 이점으로 작용한다. 이에 아울러, 다른 평면을 경유하는 스티칭 비아를 통해 금속판 간을 연결하기 때문에, 금속판들 간을 연결하기 위한 패턴(pattern)을 그와 동일층에서 형성시킬 필요가 없어 금속판들 간의 이격 간격을 좁힐 수 있는 이점이 있다. 금속판들 간의 이격 간격이 좁아질 수록 그 갭(gap)에 존재하는 캐패시턴스 값도 비례하여 증가하므로, 이는 또한 전자기 밴드갭 구조물에서 캐패시턴스 값의 충분한 조정이 가능한 이점으로 작용한다.

도 3c의 등가회로도에 있어서, 각 캐패시턴스 성분은 금속판과 금속층 간의 이격 간격, 이웃하는 금속판 간의 이격 간격, 금속층 간 또는 금속층과 금속판 간에 개재된 유전층을 구성하는 유전물질의 유전율, 금속판의 크기, 형상, 면적 등과 같은 팩터에 의해 그 값이 변화될 수 있다. 인덕턴스 성분 또한 스티칭 비아를 구성하는 각 비아와 연결 패턴의 형상, 길이, 직경, 두께, 폭 등과 같은 팩터에 의해 그 값이 변화될 수 있다. 따라서, 상술한 다양한 팩터들을 적절히 조정, 설계하게 되면, 도 3a 및 도 3b에 도시된 구조물을 특정 주파수 대역의 신호 또는 노이즈의 차폐 또는 저감을 위한 전자기 밴드갭 구조(electro bandgap structure)(일종의 대역 저지 필터로서 기능함)로서 범용적으로 활용 가능하게 되는 것이다.

따라서, 인쇄회로기판 내부의 임의의 기판면 전체(도 4a 내지 도 4d 참조) 또는 그 일부면(도 4e 참조)에 도 3a 및 도 3b와 같은 구조의 구조물(물론, 후술할 도 5 내지 도7의 구조에 의한 구조물도 마찬가지임)을 그 인쇄회로기판 내에 존재하는 노이즈 전달 가능 경로 상에 반복 배열시키게 되면, 특정 주파수 대역의 신호 전달을 차폐할 수 있는 전자기 밴드갭 구조로 기능할 수 있게 된다.

이상에서는 도 3a 및 도 3b를 참조하여, 제1 금속층(310)을 하층, 복수개의 금속판(331, 332, 333)을 상층으로 하며, 그 사이에 제1 유전층(320)이 개재된 2층 구조를 갖는 스티칭 비아를 포함하는 전자기 밴드갭 구조물을 중심으로 살펴보았다.

다만, 스티칭 비아를 포함하는 전자기 밴드갭 구조물은 반드시 도 3a 및 도 3b에서와 동일한 형태, 구조를 가질 필요는 없음은 물론이다.

일 예로서, 스티칭 비아를 포함하는 전자기 밴드갭 구조물은 스티칭 비아와 금속판들이 위치하는 영역의 하부에 반드시 금속층(도 3a 및 도 3b의 310 참조)이 존재하고 있을 필요가 없다. 왜냐하면, 스티칭 비아 중 연결 패턴을 형성시킬 위치가 반드시 금속층이 존재하는 부분일 필요는 없기 때문이다.

즉, 연결 패턴이 형성될 위치에 상응하여 동일 평면 상에 임의의 금속층이 존재하는 경우, 연결 패턴은 동일 평면 상의 금속층(도 3a 및 도 3b의 310 참조)에 형성된 클리어런스 홀(도 3a 및 도 3b의 351, 352 참조) 내에 수용시키는 형태로 제작하게 될 것이나, 반드시 위와 같은 경우만이 있는 것은 아니고 연결 패턴이 형성될 위치에 별도의 금속층이 존재하지 않는 경우(후술할 도 9b 참조)도 상정할 수 있을 것이다.

다른 예로서, 스티칭 비아를 포함하는 2층 구조의 전자기 밴드갭 구조물은 반드시 도 3a 및 도 3b와 같은 적층 구조를 가질 필요도 없다. 즉, 스티칭 비아를 포함하는 2층 구조의 전자기 밴드갭 구조물은 금속판들을 하층, 금속층을 상층으로 하고, 그 사이에 개재된 유전층을 관통하는 스티칭 비아를 포함하는 적층 구조(즉, 도 2a와 그 적층 구조의 상하가 뒤바뀐 형태)를 취할 수도 있는 것이다.

이와 같은 경우에도 전술한 바와 같은 동일 유사한 노이즈 차폐 효과를 기대할 수 있음은 물론이다.

이하, 본 발명의 각 실시예에 따른 전자기 밴드갭 구조물 및 이를 포함하는 인쇄회로기판에 관하여 도 5 내지 도 7을 참조하여 차례대로 설명하기로 하되, 도 3a 내지 도 4e의 설명에서와 중복될 수 있는 부분에 관한 설명은 생략하고 본 발명의 각 실시예에 따른 특징들을 위주로 설명하기로 한다. 이는 앞서도 설명한 바이지만, 도 3a 및 도 3b에 도시된 스티칭 비아를 포함하는 전자기 밴드갭 구조물은 그것이 2층 구조를 채택하고 있다는 점 이외에는 모든 기술적 사상/원리 면에서는 도 5 내지 도 7의 본 발명의 각 실시예에 동일히 적용될 수 있기 때문이다.

또한, 도 5 내지 도 7은 도면 도시의 편의를 위하여, 다층 인쇄회로기판(도 5 내지 도 7의 각각의 참조번호 100 참조) 내에 존재할 다수의 금속층들 중에서도 특히 본 발명의 전자기 밴드갭 구조물이 위치한 부분과 직접 연관된 몇개의 금속층만을 중심으로 그 일부 단면을 도시한 단면도를 나타낸 것임을 먼저 명확히 해둔다. 따라서, 도 5 내지 도 7을 통해 도시된 단면도를 기준할 때의 최상위층의 상부 또는 최하위층의 하부에는 적어도 하나의 또다른 금속층들이 더 존재할 수 있음은 자명하다. 물론, 도 5 내지 도 7을 통해 도시된 각 금속층 사이, 금속층과 금속판 사이에도 적어도 하나의 또다른 금속층들이 더 존재할 수 있음도 자명하다 할 것이다.

아울러, 도 5 내지 도 7은 도면 도시의 편의 및 본 발명의 명확한 이해를 돕기 위하여, 단 3개의 금속판만을 도시한 후, 어느 하나의 금속판을 기준으로 인접 위치한 다른 하나 및 또다른 하나의 금속판 간을 각각 하나씩의 스티칭 비아를 통해 전기적으로 연결하는 경우(즉, 하나의 셀을 기준으로 인접한 다른 2개의 셀 간을 연결하는 경우)를 중심으로 예시한 것에 불과하다. 즉, 본 발명의 각 실시예에 따른 전자기 밴드갭 구조물은 앞서 도 4a 내지 도 4e를 통해 설명한 바와 같이 기판 전체에 또는 기판의 일부분에 다양한 형상, 크기, 배열을 가지고 배치될 수 있는 것이며, 당업자는 이를 본 명세서의 전 취지를 통해 명확히 이해할 수 있을 것이다.

따라서, 이하에서는 복수개의 금속판 중 어느 2개의 금속판이 어느 하나의 스티칭 비아를 통해 전기적으로 연결되는 부분(도 5 내지 도 7에서 점선으로 표시된 참조번호 500, 600, 700 참조)을 중심으로 본 발명의 각 실시예에 따른 전자기 밴드갭 구조물을 설명하기로 한다.

도 5는 본 발명의 제1 실시예에 따른 스티칭 비아를 포함하는 다층 구조의 전자기 밴드갭 구조물 및 이를 포함한 인쇄회로기판을 나타낸 단면도이다.

본 발명의 제1 실시예에 따른 전자기 밴드갭 구조물은, 2개의 금속층 사이의 일 평면 상에 위치하는 복수개의 금속판과, 그 금속판들 중 어느 2개의 금속판 간 마다를 전기적으로 연결하는 스티칭 비아(stiching via)를 포함한다.

이하, 도면 설명의 편의 및 도 3a, 도 3b에 도시된 전자기 밴드갭 구조와의 대조의 편의를 위하여, 참조번호 511의 금속층을 제1 금속층(511)으로, 참조번호 512의 금속층을 제2 금속층(512)으로, 참조번호 513의 금속층을 제3 금속층(513)으로, 참조번호 531의 금속판을 제1 금속판(531)으로, 참조번호 532의 금속판을 제2 금속판(532)으로, 참조번호 533의 금속판을 제3 금속판(533)으로, 참조번호 520의 유전층을 제1 유전층(520)으로, 참조번호 521의 유전층을 제2 유전층(521)으로, 참조번호 522의 유전층(522)으로 명명한다. 다만 여기서, 참조번호 521 및 522의 층은 반드시 유전층일 필요는 없다.

도 5를 참조하면, 제1 금속층(511)과 제2 금속층(512) 사이의 일 평면 상에 제1 내지 제3 금속판(531, 532, 533)이 위치하고 있고, 제1 금속판(531)과 제2 금속판(532) 간 그리고 제2 금속판(532)과 제3 금속판(533) 간은 각각 하나씩의 스티칭 비아에 의해 전기적으로 연결되고 있다. 이를 도 5의 점선 표시 영역(500)(즉, 제1 금속판(531)과 제2 금속판(532) 간을 전기적으로 연결하는 스티칭 비아(545) 하나와 관련된 부분)을 중심으로 상세히 설명한다.

본 발명의 제1 실시예에서 스티칭 비아(545)는, 제1 금속판(531)을 시작점으로 하여 제1 금속층(511)이 위치한 평면까지 연장되는 제1 비아(541)와, 제2 금속판(532)을 시작점으로 하여 제1 금속층(511)이 위치한 평면까지 연장되는 제2 비아(542)와, 제1 비아(541)와 제2 비아(542)를 전기적으로 연결하는 연결 패턴(543) 을 포함하여 구현되고 있다. 여기서, 연결 패턴(543)은 제1 금속층(511)과 제2 금속층(512) 사이에서 금속판들(531, 532, 533)과는 다른 평면 상에 위치하게 된다.

이때, 연결 패턴(543)이 형성될 위치에 상응하여 동일 평면 상에 다른 도전층이 존재하는 경우(도 5의 제3 금속층(513) 참조), 연결 패턴(543)은 동일 평면 상의 도전층에 형성된 클리어런스 홀(도 5의 참조번호 551 참조) 내에 수용될 수 있음은 앞서 설명한 바이다. 물론, 연결 패턴(543)이 형성될 위치에 별도의 다른 도전층이 존재하지 않는 경우도 있을 수 있으며, 이러한 경우에는 별도로 클리어런스 홀 등을 구비할 필요가 없음도 자명하다 할 것이다.

즉, 본 발명의 제1 실시예에서 스티칭 비아(545)는 금속판과 연결 패턴 사이에 위치한 부분(도 5의 참조번호 541a 및 542a 참조) 이외에도 연결 패턴으로부터 그 하부 방향으로 제1 금속층(511)이 위치한 평면을 향하여 연장되는 부분(도 5의 참조번호 541b 및 542b)이 더 존재한다는 점에서, 도 3a 및 도 3b에 도시된 전자기 밴드갭 구조물에서의 스티칭 비아와 구조적 차이점을 갖는다.

다만, 도 5에서는 스티칭 비아(545)를 구성하는 제1 비아(541) 및 제2 비아(542) 모두가 제1 금속층(511)과 동일한 평면으로 연장되는 것으로 도시되고 있지만, 그 중 어느 하나만이 제1 금속층(511)을 향해 연장됨으로써 제1 금속층(511)과 동일한 평면 상의 일 지점을 관통하도록 형성될 수도 있음은 물론이다.

이때, 금속판으로부터 제1 금속층(511)까지 연장되는 제1 비아(541) 또는/및 제2 비아(542)는 제1 금속층(511)/연결 패턴/금속판을 모두 관통하는 도금 관통 홀(plated through hole, 이하'PTH'로 약칭함)일 수 있다. 이때, 금속판과 제1 금 속층(511) 간이 전기 신호적으로 다른 층을 구성하는 경우에는 상호간 전기적으로 분리될 필요가 있기 때문에, 제1 금속층(511) 중 PTH가 관통하는 위치에 상응하는 부분에는 도 5의 참조번호 552와 같은 클리어런스 홀이 형성되어 있을 필요가 있다.

물론, 금속판과 연결 패턴을 거쳐 제1 금속층(511)과 동일한 평면을 향해 연장되는 제1 비아(541) 또는/및 제2 비아(542)는 복수개의 BVH(blind via hole) 혹은 IVH(inner via hole) 등에 의해 제작될 수도 있음은 자명하다. 제1 비아(541)를 예로 들어 설명하면, 제1 금속판(531)과 연결 패턴(543) 간의 사이 부분(541a) 그리고 연결 패턴(543)과 제1 금속층(511)과 동일 평면 간의 사이 부분(541b)을 각각 별개의 BVH를 이용하여 연결됨이 바로 그것이다. 이때, 그 2개의 BVH 간은 전기적으로 연결 가능하게 형성된다는 전제하에서, 도 5에 도시된 것과 같이 반드시 동일 중심축을 갖도록 형성될 필요도 없음은 물론이다. 일반적으로 3층 이상에서 층간 비아 연결 방식으로는 스택 비아(stack via) 방식, 스태그드 비아(stagged via) 방식, 오링 비아(o-ring via) 방식, PTH 방식 등이 존재하며, 이는 공지 기술에 해당하는 바, 그 상세한 설명은 생략한다.

다만, 이하에서는 스티칭 비아(545)를 구성하는 제1 비아(541) 및 제2 비아(542)가 모두 PTH인 것으로 가정하여 그 경우의 이점에 대해 설명한다.

스티칭 비아(545)의 제1 비아(541) 및 제2 비아(542)를 BVH, IVH를 이용하여 제작하는 경우를 가정하면, 본 발명의 제1 실시예에 따른 스티칭 비아를 포함하는 전자기 밴드갭 구조물을 다층 인쇄회로기판의 내층에 형성함에 있어서 금속판/연결 패턴/제1 금속층(511)의 적층 공정 이외에도, 금속판과 연결 패턴 사이 그리고 제1 금속층(511)과 동일 평면 상의 일 지점과 연결 패턴 사이 마다에 BVH 혹은 IVH를 형성하기 위한 공정이 별도로 더 추가되어야 하므로 적층 공정 수가 늘어나는 단점이 있다. 비아에 의한 인덕턴스 성분을 확보하기 위해, 제1 비아(541) 또는/및 제2 비아(542)를 보다 많은 층을 거쳐 연장되도록 형성시키는 경우를 고려할 때, 특히 본 발명에서 스티칭 비아는 단 한개만이 구비되는 것이 아니라 도 4a 내지 도 4e에서와 같이 금속판들 간을 전기적으로 연결시키기 위해 다수개 구비되는 것이라는 점을 고려한다면, 추가되는 적층 공정 수는 크게 증가할 수 있다.

따라서, 다층 인쇄회로기판의 내층에 본 발명의 각 실시예에 따른 스티칭 비아를 포함하는 전자기 밴드갭 구조물을 적용시킴에 있어서, 스티칭 비아를 구성하는 제1 비아 및 제2 비아를 BVH나 IVH를 이용하여 제작한다는 것은 전체 PCB 공정에 비추어 적절하지 못한 방법일 수 있다.

전술한 공정상의 문제점은 스티칭 비아를 구성하는 제1 비아 또는/및 제2 비아의 기능을 PTH로 대체함으로써 해소할 수 있다. 다층 PCB 제작 공정 상에서 층간 전기적 연결을 위해 기존부터 일반적으로 구비되고 있던 PTH(plated through hole)를 그대로 본 발명에서 스티칭 비아를 구성하는 제1 비아 또는/및 제2 비아로 활용하게 된다면, 적층 공정 수를 별도로 추가시킬 필요가 없음은 물론, 본 발명의 전자기 밴드갭 구조를 다층 인쇄회로기판에 적용하기 위해 기존 PCB 공정에 변경을 가할 필요가 없기 때문이다. 이는 다층 인쇄회로기판의 설계시, 다층 인쇄회로기판에서 PTH가 형성될 부분으로 지정된 위치에 상응하여 각 스티칭 비아의 제1 비아/ 제2 비아가 위치하도록 전자기 밴드갭 구조물을 배치/설계함으로써 구현 가능하다.

상술한 바에 따라, 본 발명의 실시예에 따른 스티칭 비아를 포함하는 전자기 밴드갭 구조물은 다층 인쇄회로기판에 적용하기에 보다 적합하고 디자인적으로도 유연성을 갖추고 있어, 다양한 응용제품, 전자기기에 범용적으로 적용할 수 있게 될 것이다.

도 6은 본 발명의 제2 실시예에 따른 스티칭 비아를 포함하는 다층 구조의 전자기 밴드갭 구조물 및 이를 포함한 인쇄회로기판을 나타낸 단면도이다. 또한 여기서, 도 8a는 도 6에 도시된 전자기 밴드갭 구조물에 관한 입체 사시도이다.

본 발명의 제2 실시예에 따른 전자기 밴드갭 구조물은, 2개의 금속층 사이의 일 평면 상에 위치하는 복수개의 금속판과, 그 금속판들 중 어느 2개의 금속판 간 마다를 전기적으로 연결하는 스티칭 비아(stiching via)를 포함한다.

이하, 도면 설명의 편의 및 도 3a, 도 3b, 도 5에 도시된 전자기 밴드갭 구조와의 대조의 편의를 위하여, 참조번호 611의 금속층을 제1 금속층(611)으로, 참조번호 612의 금속층을 제2 금속층(612)으로, 참조번호 613의 금속층을 제3 금속층(613)으로, 참조번호 631의 금속판을 제1 금속판(631)으로, 참조번호 632의 금속판을 제2 금속판(632)으로, 참조번호 633의 금속판을 제3 금속판(633)으로, 참조번호 620의 유전층을 제1 유전층(620)으로, 참조번호 621의 유전층을 제2 유전층(621)으로, 참조번호 622의 유전층(622)으로 명명한다. 다만 여기서, 참조번호 621 및 622의 층은 반드시 유전층일 필요는 없다.

도 6 및 도 8a를 참조하면, 제1 금속층(611)과 제2 금속층(612) 사이의 일 평면 상에 제1 내지 제3 금속판(631, 632, 633)이 위치하고 있고, 제1 금속판(631)과 제2 금속판(632) 간 그리고 제2 금속판(632)과 제3 금속판(633) 간은 각각 하나씩의 스티칭 비아에 의해 전기적으로 연결되고 있다. 이를 도 6의 점선 표시 영역(600)(즉, 제1 금속판(631)과 제2 금속판(632) 간을 전기적으로 연결하는 스티칭 비아(645) 하나와 관련된 부분)을 중심으로 설명한다.

본 발명의 제2 실시예에서 스티칭 비아(645)는, 제1 금속판(631)을 시작점으로 하여 일 방향으로는 연결 패턴(643)을 향하여 타 방향으로는 제2 금속층(612)이 위치한 평면을 향하여 연장되는 제1 비아(641)와, 제2 금속판(632)을 시작점으로 하여 일 방향으로는 연결 패턴(643)을 향하여 타 방향으로는 제2 금속층(612)이 위치한 평면을 향하여 연장되는 제2 비아(642)와, 제1 비아(641)와 제2 비아(642)를 전기적으로 연결하는 연결 패턴(643)을 포함하여 구현되고 있다. 여기서, 연결 패턴(643)은 제1 금속층(611)과 제2 금속층(612) 사이에서 금속판들(631, 632, 633)과는 다른 평면 상에 위치하게 된다. 이때, 연결 패턴(643)이 형성될 위치에 상응하여 동일 평면 상에 다른 도전층이 존재하는 경우(도 6 및 도 8a의 제3 금속층(613) 참조), 연결 패턴(643)은 동일 평면 상의 도전층에 형성된 클리어런스 홀(도 6 및 도 8a의 참조번호 651 참조) 내에 수용될 수 있으며, 또한, 연결 패턴(643)이 형성될 위치에 별도의 다른 도전층이 존재하지 않는 경우에는 별도로 클리어런스 홀 등을 구비할 필요가 없음은 앞서 설명한 바와 같다.

즉, 본 발명의 제2 실시예에서 스티칭 비아(645)는 금속판과 연결 패턴 사이 에 위치한 부분(도 6 및 도 8a의 참조번호 641a 및 642a 참조) 이외에도 금속판으로부터 그 상부 방향으로 제2 금속층(612)이 위치한 평면을 향하여 연장되는 부분(도 6 및 도 8a의 참조번호 641b 및 642b)이 더 존재한다는 점에서, 도 3a, 도 3b 및 도 5에 도시된 전자기 밴드갭 구조물에서의 스티칭 비아와 구조적 차이점을 갖는다.

여기서, 도 6 및 도 8a에 도시된 스티칭 비아(645)는 제1 비아(641) 및 제2 비아(642) 모두가 제2 금속층(612)과 동일한 평면으로 연장되는 것으로 도시되고 있지만, 그 중 어느 하나만이 제2 금속층(612)을 향해 연장됨으로써 제2 금속층(612)과 동일한 평면 상의 일 지점을 관통하도록 형성될 수도 있음은 물론이다.

이때, 금속판으로부터 연결 패턴과 제2 금속층(612)까지 연장되는 제1 비아(641) 또는/및 제2 비아(642)는 복수개의 BVH 혹은 IVH에 의해 제작된 것일 수도 있지만, 보다 바람직하게는 PCB 제조 공정 상의 적층 공정수를 고려할 때 제2 금속층(612)/연결 패턴/금속판을 모두 관통하는 도금 관통 홀(plated through hole, 이하'PTH'로 약칭함)일 수 있음은 앞서 도 5를 통해 설명한 바와 유사하며, 이에 의한 이점 또한 앞서 설명한 바와 같다. 또한 여기서, 금속판과 제2 금속층(612) 간이 전기 신호적으로 다른 층을 구성하는 경우에는 상호간 전기적으로 분리될 필요에 의해, 제2 금속층(612) 중 PTH가 관통하는 위치에 상응하는 부분에는 도 6의 참조번호 652와 같은 클리어런스 홀이 형성되어 있을 필요가 있음도 상술한 바이다.

아울러, 도 8b를 참조하면, 도 8a에 도시된 입체 사시도에서 제2 금속층(612) 및 제3 금속층(613)이 제거된 형태를 취하고 있다. 이는 전술한 바와 같 이, 다층 인쇄회로기판에서 본 발명에 따른 전자기 밴드갭 구조물(즉, 금속판들 및 스티칭 비아)이 배치될 영역에 인접하는 하부 및 인접하는 상부에 반드시 별도의 금속층이 각각 존재하지 않을 수도 있음을 보여주고 있는 것이다.

도 7은 본 발명의 제3 실시예에 따른 스티칭 비아를 포함하는 다층 구조의 전자기 밴드갭 구조물 및 이를 포함한 인쇄회로기판을 나타낸 단면도이다.

본 발명의 제3 실시예에 따른 전자기 밴드갭 구조물은, 2개의 금속층 사이의 일 평면 상에 위치하는 복수개의 금속판과, 그 금속판들 중 어느 2개의 금속판 간 마다를 전기적으로 연결하는 스티칭 비아(stiching via)를 포함한다.

이하, 도면 설명의 편의 및 도 3a, 도 3b, 도 5, 도 6에 도시된 전자기 밴드갭 구조와의 대조의 편의를 위하여, 참조번호 711의 금속층을 제1 금속층(711)으로, 참조번호 712의 금속층을 제2 금속층(712)으로, 참조번호 713의 금속층을 제3 금속층(713)으로, 참조번호 731의 금속판을 제1 금속판(731)으로, 참조번호 732의 금속판을 제2 금속판(732)으로, 참조번호 733의 금속판을 제3 금속판(733)으로, 참조번호 720의 유전층을 제1 유전층(720)으로, 참조번호 721의 유전층을 제2 유전층(721)으로, 참조번호 722의 유전층(622)으로 명명한다. 다만 여기서, 참조번호 721 및 722의 층은 반드시 유전층일 필요는 없다.

도 7을 참조하면, 제1 금속층(711)과 제2 금속층(712) 사이의 일 평면 상에 제1 내지 제3 금속판(731, 732, 733)이 위치하고 있고, 제1 금속판(731)과 제2 금속판(732) 간 그리고 제2 금속판(732)과 제3 금속판(733) 간은 각각 하나씩의 스티 칭 비아에 의해 전기적으로 연결되고 있다. 이를 도 7의 점선 표시 영역(700)(즉, 제1 금속판(731)과 제2 금속판(732) 간을 전기적으로 연결하는 스티칭 비아(745) 하나와 관련된 부분)을 중심으로 설명한다.

본 발명의 제3 실시예에서 스티칭 비아(745)는, 제1 금속판(731)을 시작점으로 하여 일 방향으로는 제1 금속층(711)이 위치한 평면을 향하여 타 방향으로는 제2 금속층(712)이 위치한 평면을 향하여 연장되는 제1 비아(741)와, 제2 금속판(732)을 시작점으로 하여 일 방향으로는 제1 금속층(711)이 위치한 평면을 향하여 타 방향으로는 제2 금속층(712)이 위치한 평면을 향하여 연장되는 제2 비아(742)와, 제1 비아(741)와 제2 비아(742)를 전기적으로 연결하는 연결 패턴(743)을 포함하여 구현되고 있다. 여기서, 연결 패턴(743)은 제1 금속층(711)과 제2 금속층(712) 사이에서 금속판들(731, 732, 733)과는 다른 평면 상에 위치하게 된다. 이때, 연결 패턴(743)이 형성될 위치에 상응하여 동일 평면 상에 다른 도전층이 존재하는 경우(도 7의 제3 금속층(713) 참조), 연결 패턴(743)은 동일 평면 상의 도전층에 형성된 클리어런스 홀(도 7의 참조번호 751 참조) 내에 수용될 수 있으며, 다만, 연결 패턴(743)이 형성될 위치에 별도의 다른 도전층이 존재하지 않는 경우에는 별도로 클리어런스 홀 등을 구비할 필요가 없음은 앞서 설명한 바와 같다.

즉, 본 발명의 제3 실시예에서 스티칭 비아(745)는 금속판과 연결 패턴 사이에 위치한 부분(도 7의 참조번호 741a 및 742a 참조) 이외에도 금속판으로부터 그 하부 방향으로 제1 금속층(711)이 위치한 평면을 향하여 연장되는 부분(도 7의 참조번호 741c 및 742c 참조) 및 그 상부 방향으로 제2 금속층(712)이 위치한 평면을 향하여 연장되는 부분(도 7의 참조번호 741b 및 742b)이 각각 더 존재한다는 점에서, 도 3a, 도 3b, 도 5 및 도 6에 도시된 전자기 밴드갭 구조물에서의 스티칭 비아와 구조적 차이점을 갖는다.

여기서, 도 7에 도시된 스티칭 비아(745)는 제1 비아(741) 및 제2 비아(742) 모두가 제1 금속층(711) 및 제2 금속층(712)과 각각 동일한 평면을 향해 연장되는 것으로 도시되고 있지만, 그 중 어느 하나만이 제1 금송층(711) 및 제2 금속층(712)을 향해 연장될 수도 있음은 물론이다.

이때, 금속판으로부터 제1 금속층(711)과 제2 금속층(712)을 향해 각각 연장되는 제1 비아(741) 또는/및 제2 비아(742)는 복수개의 BVH 혹은 IVH에 의해 제작될 수 있다. 즉, 제1 비아(741)를 예로 들어 설명할 때, 제1 금속판(731)과 연결 패턴(743) 간, 연결 패턴(743)과 제1 금속층(711)과 동일 평면 간, 제1 금속판(731)과 제2 금속층(712)과 동일 평면 간이 별개로 형성된 BVH에 의해 각각 연결됨이 바로 그것이다.

다만, 전술한 바와 같이, PCB 제조 공정 상의 적층 공정수를 고려할 때, 제1 비아(741) 또는/및 제2 비아(742)는 제1 금속층(711)/연결 패턴/금속판/제2 금속층(712) 간을 모두 관통하는 도금 관통 홀(plated through hole, 이하'PTH'로 약칭함)인 것이 보다 바람직하다 할 것이다. 이때, 금속판과 제1 금속층(711) 또는/및 금속판과 제2 금속층(712) 간이 전기 신호적으로 다른 층을 구성하는 경우에는 상호간 전기적으로 분리될 필요에 의해, 제1 금속층(711) 또는/및 제2 금속층(712) 중 PTH가 관통하는 위치에 상응하는 부분에는 도 7의 참조번호 752, 753과 같이 클 리어런스 홀이 형성되어 있을 필요가 있음은 상술한 바와 같다.

전술한 도 5 내지 도 7에서는 제1 금속판과 제2 금속판 간을 전기적으로 연결하는 스티칭 비아와 제2 금속판과 제3 금속판 간을 전기적으로 연결하는 스티칭 비아가 동일 형태를 갖는 것으로 도시되고 있지만, 이를 통해 본 발명의 권리범위가 제한되지 않음은 물론이다. 예를 들어, 제1 금속판과 제2 금속판 간을 연결하는 스티칭 비아는 도 5에서와 같이 제1 금속층과 동일한 평면 방향으로 연장되고, 제2 금속판 간을 연결하는 스티칭 비아는 도 6에서와 같이 제2 금속층과 동일한 평면 방향으로 연장되는 등의 다양한 변형이 가능함은 자명하다 할 것이다.

또한, 도 5 내지 도 7에서는 어느 하나의 스티칭 비아를 구성하는 제1 비아와 제2 비아 또한 동일 형태를 갖는 것으로 도시되고 있지만, 이 또한 본 발명의 권리범위를 제한하지 못함은 물론이다. 어느 하나의 스티칭 비아 중 제1 비아는 도 5에서와 같이 제1 금속층과 동일한 평면 방향으로 연장되고, 제2 비아는 도 6에서와 같이 제2 금속층과 동일한 평면 방향으로 연장되는 등의 다양한 변형이 가능하기 때문이다.

아울러, 도 5 내지 도 7에서는 도면 도시의 편의상, 어느 하나의 스티칭 비아를 구성하는 제1 비아 또는/및 제2 비아가 금속판을 시작점으로 하여 제1 금속층 또는/및 제2 금속층과 동일한 평면까지를 끝점으로 하여 제작되는 것과 같이 도시되고 있지만, 이에 의해 본 발명의 권리범위가 제한되지 않음도 물론이다. 본 발명의 전자기 밴드갭 구조물에서 어느 하나의 스티칭 비아를 구성하는 제1 비아 또는/ 및 제2 비아는 PTH에 의해 대체 형성될 수 있는 특성 상, 도면을 통해 도시된 바와 달리 제1 금속층 또는/및 제2 금속층과 동일한 평면 상을 넘어서 위치하는 다른 금속층 혹은 다층 인쇄회로기판의 최상위층(표층)까지 연장될 수도 있음은 자명하다.

이하, 다층 인쇄회로기판 내에 본 발명에 따른 전자기 밴드갭 구조물을 적용하였을 때의 주파수 특성 그래프를 통하여 본 발명에 의한 특정 주파수 대역의 노이즈 차폐 효과를 살펴보기로 한다.

본 시뮬레이션을 통해서 동일 구조를 갖는 스티칭 비아를 포함하는 전자기 밴드갭 구조물(각 도면의 점선 부분)을 도 9a, 도 10a, 도 11a, 도 12a에서와 같이 각각 4층, 6층, 10층, 12층의 인쇄회로기판 내에 적용하였을 때의 그 시뮬레이션 결과가 각각 도 9b, 도 10b, 도 11b, 도 12b를 통해 도시되고 있다. 여기서, 도 9b, 도 10b, 도 11b, 도 12b의 시뮬레이션 결과는 각각 산란 파라미터(scattering parameter)를 이용한 분석 결과를 나타낸다.

각각의 시뮬레이션 결과를 살펴보면, PTH를 이용한 스티칭 비아를 포함하는 전자기 밴드갭 구조물을 적용된 인쇄회로기판의 층수 별로 다소간의 차이를 보이고 있기는 하지만, 차폐율 -50 dB를 기준으로 그 밴드갭 주파수(bandgap frequency)가 대략적으로 1.4 ~ 4.8 GHz 대역을 갖는 것을 확인할 수 있다. 즉, 이는 본 발명이 특정 주파수 대역의 신호 또는 노이즈에 대한 차폐 효과를 갖고 있음을 확인해 주고 있는 것이다. 이때, 각 시뮬레이션 결과별로 그 밴드갭 주파수가 조금씩 상이한 대역을 갖는 것은 다층 인쇄회로기판의 층수에 따라 PTH의 길이가 상이해지기 때문 이다.

다만, 위의 시뮬레이션 결과에서는 그 밴드갭 주파수가 약 1.4 ~ 4.8 GHz 대역을 갖는 것으로 나타나고 있지만, 이는 이는 스티칭 비아를 구성하는 제1 비아, 제2 비아, 연결 패턴, 연장 패턴의 형상, 길이, 면적, 폭 등의 설계치 변화에 따라 달라질 수 있음은 물론이다. 아울러 금속판의 크기, 면적, 형상 등, 유전층을 구성하는 유전 물질의 유전율 등의 설계치 변화에 따라서도 밴드갭 주파수 및 그에 따른 차폐율이 상이해질 수 있음은 자명하다. 따라서, 설계자가 상기와 같은 다양한 파라미터들을 적절히 조절하게 되면, 설계자가 의도하는 특정 주파수 대역 내의 노이즈 또는 신호를 차폐시킬 수 있는 전자기 밴드갭 구조물을 제작하는 것이 가능해짐은 앞서도 설명한 바이다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.

도 1은 동작 주파수를 달리하는 2개의 전자회로를 포함하는 인쇄회로기판의 단면도.

도 2a 및 도 2b는 인쇄회로기판에 탑재된 전자회로 간의 전도 노이즈 문제를 해결하기 위한 일 방안으로서 버섯형 구조를 갖는 전자기 밴드갭 구조물의 사시도.

도 2c는 도 2b에 도시된 전자기 밴드갭 구조물의 등가 회로도.

도 2d는 도 2b에 도시된 전자기 밴드갭 구조물의 주파수 특성을 나타낸 그래프.

도 3a는 본 발명과 관련된 전자기 밴드갭 구조물로서 스티칭 비아를 포함하는 2층 구조의 전자기 밴드갭 구조물의 일 예를 나타낸 사시도.

도 3b는 도 3a에 도시된 스티칭 비아를 포함하는 2층 구조의 전자기 밴드갭 구조물을 A-A'선을 기준으로 절단하였을 때의 단면도.

도 3c는 도 3a에 도시된 스티칭 비아를 포함하는 2층 구조의 전자기 밴드갭 구조물의 등가 회로도.

도 4a는 사각형 형상의 금속판을 갖는 스티칭 비아를 포함하는 전자기 밴드갭 구조물의 배열 구조를 나타낸 평면도.

도 4b는 삼각형 형상의 금속판을 갖는 스티칭 비아를 포함하는 전자기 밴드갭 구조물의 배열 구조를 나타낸 평면도.

도 4c 및 도 4d는 사이즈를 달리하는 복수개의 그룹의 금속판들로 이루어진 스티칭 비아를 포함하는 전자기 밴드갭 구조물의 배열 구조를 나타낸 평면도.

도 4e는 스티칭 비아를 포함하는 전자기 밴드갭 구조물에 의한 띠 모양의 배열 구조를 나타낸 평면도.

도 5는 본 발명의 제1 실시예에 따른 스티칭 비아를 포함하는 다층 구조의 전자기 밴드갭 구조물 및 이를 포함한 인쇄회로기판을 나타낸 단면도.

도 6은 본 발명의 제2 실시예에 따른 스티칭 비아를 포함하는 다층 구조의 전자기 밴드갭 구조물 및 이를 포함한 인쇄회로기판을 나타낸 단면도.

도 7은 본 발명의 제3 실시예에 따른 스티칭 비아를 포함하는 다층 구조의 전자기 밴드갭 구조물 및 이를 포함한 인쇄회로기판을 나타낸 단면도.

도 8a는 도 6에 도시된 전자기 밴드갭 구조물에 관한 입체 사시도.

도 8b는 도 8a에 도시된 입체 사시도 중 금속층이 제거된 형태를 나타낸 도면.

도 9a 및 도 9b는 4층 인쇄회로기판에 적용된 본 발명의 실시예에 따른 전자기 밴드갭 구조물 및 이에 따른 주파수 특성 그래프를 나타낸 도면.

도 10a 및 도 10b는 6층 인쇄회로기판에 적용된 본 발명의 실시예에 따른 전자기 밴드갭 구조물 및 이에 따른 주파수 특성 그래프를 나타낸 도면.

도 11a 및 도 11b는 10층 인쇄회로기판에 적용된 본 발명의 실시예에 따른 전자기 밴드갭 구조물 및 이에 따른 주파수 특성 그래프를 나타낸 도면.

도 12a 및 도 12b는 12층 인쇄회로기판에 적용된 본 발명의 실시예에 따른 전자기 밴드갭 구조물 및 이에 따른 주파수 특성 그래프를 나타낸 도면.

<도면의 주요부분에 대한 부호의 설명>

100 : 인쇄회로기판 511, 611, 711 : 제1 금속층

512, 612, 712 : 제2 금속층 531, 631, 731 : 제1 금속판

532, 632, 732 : 제2 금속판 520, 620, 720 : 제1 유전층

545, 645, 745 : 스티칭 비아 541, 641, 741 : 제1 비아

542, 642, 742 : 제2 비아 543, 643, 743 : 연결 패턴

Claims

2개의 도전층 사이에 위치하는 복수개의 도전판과, 상기 도전판들 중 어느 2개의 도전판 간을 각각 전기적으로 연결하는 스티칭 비아를 포함하는 전자기 밴드갭 구조물에 있어서,

상기 스티칭 비아는,

일단이 상기 2개의 도전판 중 어느 하나와 연결되는 제1 비아;

일단이 상기 2개의 도전판 중 다른 하나와 연결되는 제2 비아;

상기 2개의 도전층 사이에서 상기 도전판들과 다른 평면 상에 위치하여, 상기 제1 비아의 타단과 상기 제2 비아의 타단 간을 전기적으로 연결하는 연결 패턴을 포함하되,

상기 제1 비아 및 상기 제2 비아 중 어느 하나는 상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하도록 형성되는 것을 특징으로 하는 전자기 밴드갭 구조물.
제1항에 있어서,

상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하도록 형성된 상기 어느 하나의 비아는 PTH(plated through hole)인 것을 특징으로 하는 전자기 밴드갭 구조물.
제1항에 있어서,

상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하는 상기 어느 하나의 비아는 상기 동일 평면 상의 도전층과 전기적으로 분리되는 것을 특징으로 하는 전자기 밴드갭 구조물.
제1항에 있어서,

상기 제1 비아 및 상기 제2 비아 중 다른 하나도 상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하도록 형성되는 것을 특징으로 하는 전자기 밴드갭 구조물.
제4항에 있어서,

상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하도록 형성된 상기 다른 하나의 비아는 PTH(plated through hole)인 것을 특징으로 하는 전자기 밴드갭 구조물.
제4항에 있어서,

상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하는 상기 다른 하나의 비아는 상기 관통하는 동일 평면 상의 도전층과 전기적으로 분리되는 것을 특징으로 하는 전자기 밴드갭 구조물.
제1항에 있어서,

상기 연결 패턴이 형성될 위치에 상응하여 동일 평면 상에 도전층이 존재하는 경우, 상기 연결 패턴은 상기 연결 패턴과 동일 평면 상에 위치하는 상기 도전층에 형성된 클리어런스 홀 내에 수용되는 것을 특징으로 하는 전자기 밴드갭 구조물.
제1항에 있어서,

상기 도전판들은 상기 2개의 도전층 사이의 일 평면 상의 전면 또는 일부면에 1열 이상 배치되는 것을 특징으로 하는 전자기 밴드갭 구조물.
인쇄회로기판에 있어서,

2개의 도전층 사이에 위치하는 복수개의 도전판과, 상기 도전판들 중 어느 2 개의 도전판 간을 각각 전기적으로 연결하는 스티칭 비아를 포함하는 전자기 밴드갭 구조물이 상기 인쇄회로기판에 존재하는 노이즈 근원지와 노이즈 차폐 목적지 간의 노이즈 전달 가능 경로 사이에 배치되되,

상기 스티칭 비아는,

일단이 상기 2개의 도전판 중 어느 하나와 연결되는 제1 비아;

일단이 상기 2개의 도전판 중 다른 하나와 연결되는 제2 비아;

상기 2개의 도전층 사이에서 상기 도전판들과 다른 평면 상에 위치하여, 상기 제1 비아의 타단과 상기 제2 비아의 타단 간을 전기적으로 연결하는 연결 패턴을 포함하고,

상기 제1 비아 및 상기 제2 비아 중 어느 하나는 상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하도록 형성되는 것을 특징으로 하는 인쇄회로기판.
제9항에 있어서,

상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하도록 형성된 상기 어느 하나의 비아는 PTH(plated through hole)인 것을 특징으로 하는 인쇄회로기판.
제9항에 있어서,

상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하는 상기 어느 하나의 비아는 상기 동일 평면 상의 도전층과 전기적으로 분리되는 것을 특징으로 하는 인쇄회로기판.
제9항에 있어서,

상기 제1 비아 및 상기 제2 비아 중 다른 하나도 상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하도록 형성되는 것을 특징으로 하는 인쇄회로기판.
제12항에 있어서,

상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하도록 형성된 상기 다른 하나의 비아는 PTH(plated through hole)인 것을 특징으로 하는 인쇄회로기판.
제12항에 있어서,

상기 2개의 도전층 중 적어도 어느 하나와 동일한 평면 상을 관통하는 상기 다른 하나의 비아는 상기 관통하는 동일 평면 상의 도전층과 전기적으로 분리되는 것을 특징으로 하는 인쇄회로기판.
제9항에 있어서,

상기 연결 패턴이 형성될 위치에 상응하여 동일 평면 상에 도전층이 존재하는 경우, 상기 연결 패턴은 상기 연결 패턴과 동일 평면 상에 위치하는 상기 도전층에 형성된 클리어런스 홀 내에 수용되는 것을 특징으로 하는 인쇄회로기판.
제9항에 있어서,

상기 2개의 도전층 중 적어도 하나와 상기 도전판들 간은 전기신호적으로 서로 다른 층을 구성하는 것을 특징으로 하는 인쇄회로기판.
제9항에 있어서,

상기 인쇄회로기판에 상호간 동작 주파수를 달리하는 2개의 전자회로가 탑재되는 경우, 상기 노이즈 근원지 및 상기 노이즈 차폐 목적지는 상기 인쇄회로기판에서 상기 2개의 전자회로가 탑재될 위치 중 어느 하나 및 다른 하나에 각각 대응되는 것을 특징으로 하는 인쇄회로기판.
제9항에 있어서,

상기 도전판들은 상기 2개의 도전층 사이의 일 평면 상의 전면 또는 일부면에 1열 이상 배치되는 것을 특징으로 하는 인쇄회로기판.