KR20090117543A - 박막 트랜지스터 및 이의 제조 방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 136
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 168
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 168
- 238000000034 method Methods 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims description 96
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 85
- 239000007789 gas Substances 0.000 claims description 83
- 239000010408 film Substances 0.000 claims description 75
- 229910052751 metal Inorganic materials 0.000 claims description 51
- 239000002184 metal Substances 0.000 claims description 51
- 239000002243 precursor Substances 0.000 claims description 39
- 239000012495 reaction gas Substances 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 14
- 239000002994 raw material Substances 0.000 claims description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- 239000011701 zinc Substances 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- HQWPLXHWEZZGKY-UHFFFAOYSA-N diethylzinc Chemical compound CC[Zn]CC HQWPLXHWEZZGKY-UHFFFAOYSA-N 0.000 claims description 6
- AXAZMDOAUQTMOW-UHFFFAOYSA-N dimethylzinc Chemical compound C[Zn]C AXAZMDOAUQTMOW-UHFFFAOYSA-N 0.000 claims description 6
- 239000000376 reactant Substances 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- 229910052738 indium Inorganic materials 0.000 claims description 5
- 229910052718 tin Inorganic materials 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 3
- 229910052725 zinc Inorganic materials 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 229910052799 carbon Inorganic materials 0.000 claims description 2
- 229910052733 gallium Inorganic materials 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- 229910052735 hafnium Inorganic materials 0.000 claims description 2
- 229910052745 lead Inorganic materials 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 229910052726 zirconium Inorganic materials 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 2
- 238000002347 injection Methods 0.000 description 44
- 239000007924 injection Substances 0.000 description 44
- 239000011787 zinc oxide Substances 0.000 description 36
- 230000004048 modification Effects 0.000 description 19
- 238000012986 modification Methods 0.000 description 19
- 238000005530 etching Methods 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000000427 thin-film deposition Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 238000001816 cooling Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 229910002065 alloy metal Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 230000036632 reaction speed Effects 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003028 elevating effect Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02551—Group 12/16 materials
- H01L21/02554—Oxides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 박막 트랜지스터 및 이의 제조 방법에 관한 것으로, 화학 증착법으로 제작된 금속 산화물 활성층과, 상기 금속 산화물 활성층에 적어도 일부가 중첩된 게이트 전극과, 적어도 상기 금속 산화물 활성층과 게이트 전극 사이에 마련된 게이트 절연막 및 적어도 그 일부가 상기 금속 산화물 활성층에 접속된 소스 및 드레인 전극을 포함하는 박막 트랜지스터와 이의 제조 방법에 관한 것이다. 이와 같이 금속 산화물 박막을 화학 증착법으로 제작하여 공정을 단순화시킬 수 있고, 생산성 향상은 물론 생산 비용을 절감시킬 수 있으며, 금속 산화물 박막 상에 오믹 접촉층을 형성하여 금속 산화물 박막의 막질 변화를 방지하고, 소스 및 드레인 전극과의 접촉 면저항을 줄일 수 있다.
금속 산화물, 활성층, 오믹 접촉층, 박막 트랜지스터, 전구체
Description
본 발명은 박막 트랜지스터 및 이의 제조 방법에 관한 것으로, 화학 증착법(Chemical Vapor Deposition; CVD)으로 제작된 금속 산화물을 활성층으로 사용하는 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 기판 이외의 절연성 기판(예를 들어, 유리, 투명 플라스틱, 아크릴, 절연막이 코팅된 스텐레스) 상에 박막 트랜지스터를 형성하는 경우, 박막 트랜지스터의 안정된 작동 및 내구성 확보를 위해 일정 레벨 이상의 정전류 특성을 확보하는 것이 필수적이다.
이에 종래의 박막 트랜지스터의 경우 비정질 실리콘(a-Si)을 박막 트랜지스터의 활성층으로 사용하였다. 이는 비정질 실리콘의 경우 저온에서 박막 성장이 가능하여 절연성 기판의 변형을 최소화할 수 있기 때문이다. 하지만, 비정질 실리콘은 전하(즉, 전자)의 이동도(Mobility)가 매우 작은 단점이 있다.
이러한 전자 이동도를 높이기 위해 최근에는 폴리 실리콘을 박막 트랜지스터의 활성층으로 사용하였다. 폴리 실리콘을 사용하는 경우에는 활성층의 전자의 이동도를 향상시켜 소자의 반응 속도를 높일 수 있는 장점이 있다. 하지만, 폴리 실리콘의 제작을 위해서는 약 600도 이상의 고온공정이 수반되어야 한다. 이로인해 절연성 기판이 휘어지는 문제가 발생한다.
따라서 최근에는 금속 산화물(예를 들어 산화 아연층)을 박막 트랜지스터의 활성층으로 적용하는 시도가 활발히 진행되어 있다. 금속 산화물은 산소 함량에 따라 전도성, 반도체성 및 저항성의 3가지 성질을 모두 구현할 수 있는 물질이다.
하지만, 산화물은 스퍼터 방식을 통해 기판 상에 박막을 형성하였다. 스퍼터 방식의 경우 초기의 스퍼터링 공정시에는 우수한 박막 특성을 나타내지만 박막 증착 횟수가 증가할수록 타겟의 조성이 변화되어 증착되는 산화물의 특성이 변화하는 문제가 발생한다. 이로인해 스퍼터링 공정의 경우 자주 타겟을 바꾸어 주어야 하는 단점이 있고, 이로인해 생산성 저하와 비용이 증가하는 문제가 발생한다.
또한, 기존의 금속 산화물을 활성층으로 사용하는 경우 그 상측에 위치하는 소스 및 드레인 전극과의 접촉 면 저항이 크게 증대되는 문제가 발생하였다.
상술한 바와 같은 문제를 해결하기 위해 화학 증착법(즉, 유기 금속 화학 증착법)으로 금속 산화물을 증착하여 타겟의 재설정 없이 양질의 금속 산화물을 활성층으로 사용하여 생산성 향상은 물론 생산 비용을 절감시킬 수 있고, 금속 산화물 상에 오믹층을 형성하여 접촉 면 저항을 감소시켜 소자의 동작 특성이 향상된 박막 트랜지스터 및 이의 제조 방법 및 박막 증착 장치를 제공하는 것을 그 목적으로 한다.
본 발명에 따른 금속 산화물 활성층과, 상기 금속 산화물 활성층에 적어도 일부가 중첩된 게이트 전극과, 적어도 상기 금속 산화물 활성층과 게이트 전극 사이에 마련된 게이트 절연막 및 적어도 그 일부가 상기 금속 산화물 활성층에 접속된 소스 및 드레인 전극을 포함하는 박막 트랜지스터를 제공한다.
상기 금속 산화물 활성층과 상기 소스 및 드레인 전극 사이에 마련된 오믹 접촉층을 더 포함하는 것이 바람직하다.
상기 오믹 접촉층은 상기 금속 산화물 활성층의 계면에 불순물을 도핑하여 제작되는 것이 효과적이다.
상기 불순물은 B, Al, Ga, In, C, Si, Ge, Sn, Pb, Ti, Zr, Hf 및 Ta 중 적어도 하나를 포함할 수 있다.
상기 오믹 접촉층은 ZnO:B, ZnO:Al, ZnO:Ga, ZnO:In, ZnO:C, ZnO:Si, ZnO:Ge, ZnO:Sn, ZnO:Pb, ZnO:Ti, ZnO:Zr, ZnO:Hf 및 ZnO:Ta 중 적어도 하나의 막을 사용하는 것이 바람직하다.
상기 게이트 전극은 기판상에 형성되고, 상기 게이트 절연막은 적어도 상기 게이트 전극 상에 형성되고, 상기 금속 산화물 활성층은 상기 게이트 전극 상측 영역의 상기 게이트 절연막 상에 형성되고, 상기 소스 및 드레인 전극은 상기 금속 산화물 활성층 상에 형성되는 것이 효과적이다.
상기 게이트 전극은 기판상에 형성되고, 상기 게이트 절연막은 적어도 상기 게이트 전극 상에 형성되고, 상기 소스 및 드레인 전극은 그 일부가 상기 게이트 전극 상측 영역의 상기 게이트 절연막 상에 형성되고, 상기 금속 산화물 활성층은 상기 게이트 전극 상측 영역의 상기 소스 및 드레인 전극과 상기 게이트 절연막 상에 형성될 수 있다.
상기 소스 및 드레인 전극은 기판 상에 형성되고, 상기 금속 산화물 활성층은 상기 소스 및 드레인 전극의 상측 일부와 상기 소스 및 드레인 전극 사이의 상기 기판상에 형성되고, 상기 게이트 절연막은 적어도 상기 금속 산화물 활성층 상에 형성되고, 상기 게이트 전극은 상기 소스 및 드레인 전극의 상측 영역의 상기 게이트 절연막 상에 형성될 수 있다.
상기 금속 산화물 활성층은 상기 기판 상에 형성되고, 상기 게이트 절연막은 적어도 상기 금속 산화물 활성층의 중심 영역에 형성되고, 상기 게이트 전극은 상기 금속 산화물 활성층의 중심 영역의 상기 게이트 절연막 상에 형성되고, 상기 소스 및 드레인 전극은 적어도 상기 게이트 전극 양측의 상기 금속 산화물 활성층 상에 형성될 수 있다.
상기 금속 산화물 활성층은 다이에틸아연 또는 다이메틸아연을 포함하는 금속 전구체와 산소를 포함하는 반응 가스를 이용한 화학 증착법으로 제작되는 것이 바람직하다.
상기 금속 산화물 활성층으로 Zn계 산화물, Sn계 산화물, In계 산화물, Cd계 산화물, Ga계 산화물, Al계 산화물, ITO(Indium Tin Oxide) 및 상기 산화물(Zn, Sn, In, Ga, Cd, Al 계산화물)들의 화합물 그리고 이들의 합금(alloy)형태(이원계, 삼원계, 사원계)로 이루어진 그룹 중 어느 하나를 사용하는 것이 효과적이다.
또한, 본 발명에 따른 기판을 가열하는 단계와, 상기 가열된 기판 상에 금속 원료와 반응 가스를 공급하여 금속 산화물 박막을 형성하는 단계 및 상기 금속 산화물 박막의 일부를 제거하여 금속 산화물 활성층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
상기 금속 산화물 박막을 형성하는 단계 이후, 상기 금속 원료, 상기 반응 가스 및 불순물 가스를 제공하여 오믹 접촉용 박막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 기판을 가열하는 단계 전에, 상기 기판 상에 게이트 전극을 형성하는 단계 및 상기 게이트 전극을 포함하는 상기 기판 전면에 게이트 절연막을 형성하는 단계를 더 포함하고, 상기 게이트 전극 상측의 상기 게이트 절연막 상에 상기 금속 산화물 활성층을 형성하고, 적어도 상기 금속 산화물 활성층 상에 소스 및 드레인 전극을 형성하는 단계를 더 포함하는 것이 효과적이다.
상기 기판을 가열하는 단계 전에, 상기 기판 상에 게이트 전극을 형성하는 단계와, 적어도 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계 및 일부가 상기 게이트 전극과 중첩되도록 적어도 상기 게이트 절연막 상에 소스 및 드레인 전극을 형성하는 단계를 더 포함하고, 상기 게이트 전극 상측의 상기 소스 및 드레인 전극과 상기 게이트 절연막 상의 상기 금속 산화물 박막을 제외한 나머지 영역의 상기 금속 산화물 박막을 제거하는 것이 가능하다.
상기 금속 산화물 활성층을 형성하는 단계 이후, 적어도 상기 금속 산화물 활성층의 양 가장자리 영역에 소스 및 드레인 전극을 형성하는 단계와, 적어도 상기 소스 및 드레인 전극 사이의 상기 금속 산화물 활성층 사이에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 것이 가능하다.
또한, 본 발명에 따른 기판을 가열하는 단계와, 상기 가열된 기판 상에 금속 원료, 반응 가스 및 불순물 가스를 제공하여 오믹 접촉용 박막을 형성하는 단계와, 상기 오믹 접촉용 박막의 일부를 제거하여 오믹 접촉층을 형성하는 단계와, 상기 금속 원료와 상기 반응 가스를 공급하여 금속 산화물 박막을 형성하는 단계 및 상기 금속 산화물 박막의 일부를 제거하여 금속 산화물 활성층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
상기 기판을 가열하는 단계 전에, 상기 기판 상에 소스 및 드레인 전극을 형성하는 단계를 더 포함하고, 상기 소스 및 드레인 전극 상측 일부 영역의 상기 오믹 접촉용 박막의 일부를 제거하여 상기 오믹 접촉층을 형성하고, 적어도 상기 오믹 접촉층의 일부와 상기 오믹 접촉층 사이의 상기 기판 상측 영역을 제외한 나머지 영역의 상기 금속 산화물 박막의 일부를 제거하여 상기 금속 산화물 활성층을 형성하고, 적어도 상기 금속 산화물 활성층 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 것이 바람직하다.
상기 금속원료로 다이에틸아연 또는 다이메틸아연을 포함하는 금속 전구체를 사용하는 것이 효과적이다.
상기 불순물 가스는 B 함유 가스, Al 함유 가스, Ga 함유 가서, In 함유 가서, C 함유 가서, Si 함유 가스, Ge 함유 가스, Sn 함유 가스, Pb 함유 가스, Ti 함유 가스, Zr 함유 가스 Hf 함유 가스 및 Ta 함유 가스로 구성된 그룹 중 적어도 하나를 사용하는 것이 효과적이다.
상술한 바와 같이 본 발명은 금속 산화물 박막을 박막 트랜지스터의 활성층으로 사용하여 박막 트랜지스터의 동작 특성을 향상시킬 수 있다.
또한, 본 발명은 금속 산화물 박막을 화학 증착법으로 제작하여 공정을 단순화시킬 수 있고, 생산성 향상은 물론 생산 비용을 절감시킬 수 있다.
또한, 본 발명은 금속 산화물 박막 상에 오믹 접촉층을 더 형성하여 금속 산화물 박막의 막질 변화를 방지하고, 소스 및 드레인 전극과의 접촉 면저항을 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 금속 산화물 박막 증착 장치의 단면도이고, 도 2는 일 실시예에 따른 가스 분사부의 평면도이고, 도 3은 도 2의 A-A 선에 대한 단면도이다. 도 4는 일 실시예의 제 1 변형예에 따른 가스 분사부의 평면도이고, 도 5는 도 4의 B-B선에 대한 단면도이다. 도 6은 일 실시예의 제 2 변형예에 따른 가스 분사부의 평면도이고, 도 7은 도 6의 C-C 선에 대한 단면도이다. 도 8은 일 실시예의 제 3 변형예에 따른 가스 분사부의 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 금속 산화물 박막의 증착 장치는 반응 공간을 갖는 챔버(100)와, 상기 반응 공간 내에서 기판(10)을 안치하는 기판 안치부(110)와, 상기 기판(10)에 금속 전구체(즉, 금속 원료)와 반응 가스를 분사하는 가스 분사부(120)와, 상기 가스 분사부(120)에 금속 전구체를 공급하는 전구체 공급부(130)와 상기 가스 분사부(120)에 반응 가스를 공급하는 반응 가스 공급부(140)를 구비한다.
여기서, 상기 챔버(100)는 하부 챔버 몸체(101)와 하부 챔버 몸체(101)를 덮는 챔버 리드(102)를 구비한다. 그리고, 도시되지 않았지만, 하부 챔버 몸체(101)의 일측에는 기판(10)이 출입하는 출입구가 마련된다. 여기서, 출입구는 별도의 이송 챔버에 접속될 수도 있다. 그리고, 챔버(100) 내부의 압력을 조절하는 압력 조절 수단과, 챔버(100) 내부의 불순물 및 반응 부산물을 배기하는 배기부를 더 구비할 수도 있다. 물론 반응성 향상을 위해 챔버(100) 내부를 가열하기 위한 가열 수단을 더 구비할 수도 있다. 본 실시예의 박막 증착 장치는 저온(약 300도 이하)에서 공정이 수행됨으로 인해 챔버(100)를 냉각하기 위한 별도의 냉각 수단을 더 구비할 수도 있다.
상기 기판 안치부(110)는 기판을 안치하는 기판 안치판(111)과, 상기 기판 안치판(111)을 승강 및/또는 회전시키는 안치판 구동부(112)와, 안치판 구동부(112)와 기판 안치판(111)간을 연결하는 연결축(113)을 구비한다. 물론 도시되지 않았지만, 기판(10)의 로딩 및 언로딩을 위한 복수의 리프트 핀부를 더 구비할 수 있다. 또한, 상기 기판 안치판(111)은 기판(10)을 가열 및 냉각하는 온도 조절 수단을 구비할 수도 있다. 상술한 설명에서는 기판 안치부(110)가 승강 및 회전함을 설명하였지만, 이에 한정되지 않고, 기판 안치부(110)는 고정 배치될 수도 있다.
상기 가스 분사부(120)는 챔버(100)의 반응 공간에 위치하고 금속 전구체 분 사 유로(121-1)와, 반응 가스 분사 유로(121-2)를 갖는 인젝터(121)와, 상기 챔버(100)를 관통하여 인젝터(121)에 접속된 회전축(122)과, 상기 챔버(100)외측으로 돌출된 회전축(122)의 일부를 감쌓아 챔버(100) 내부를 밀봉시키는 하우징(123)과, 상기 회전축(122)을 회전시키는 축 구동부(124)을 구비한다.
상기 하우징(123)에는 복수의 관통공이 마련되고, 상기 회전축(122)는 상기 관통공에 대응하는 복수의 유로가 마련된다. 그리고, 회전축(122)의 유로 각각은 금속 전구체 분사 유로(121-1)와 반응 가스 분사 유로(121-2)에 각기 접속된다. 이를 통해 본 실시예에서는 하우징(123)의 관통공에 전구체 공급부(130)와 반응 가스 공급부(140)가 접속되어 금속 전구체와 반응 가스를 각기 공급한다. 즉, 예를 들어 하우징(123)의 일 관통홀에 접속된 전구체 공급부(130)를 통해 금속 전구체가 제공되면 금속 전구체는 하우징(123)의 관통홀과 이에 대응하는 회전축(122)의 유로를 따라 이동하여 금속 전구체 분사 유로(121-1)에 제공되고, 금속 전구체 분사 유로(121-1)에 형성된 복수의 노즐(121-1-1)을 통해 반응 공간에 제공된다.
이때, 하우징(123)과 회전축(122)의 사이 즉, 관통공의 상하측 영역에는 마그네틱 실링에 의해 실링되는 것이 바람직하다. 이를 통해 하우징(123)과 회전축(122) 사이 공간에서 금속 전구체와 반응 가스가 반응되는 것을 방지한다. 물론 하우징(123)과 회전축(122) 사이에는 베어링을 통해 회전축(122)을 지지하는 것이 바람직하다.
상기 가스 분사부(120)의 인젝터(121)는 도 2 및 도 3에 도시된 바와 같이 인젝터 몸체(121-3)와, 인젝터 몸체(121-3) 내에 마련된 금속 전구체 분사 유 로(121-1)와, 반응 가스 분사 유로(121-2) 그리고, 전구체 분사 유로(121-1)에 연통된 전구체 분사 노즐(121-1-1)과, 반응 가스 분사 유로(121-2)에 연통된 반응 가스 분사 노즐(121-2-1)을 포함한다. 이때, 인젝터(121)는 도 2의 점선 방향으로 회전함으로 인해 인젝터(121) 하측의 기판(10)에 금속 전구체와 반응 가스를 균일하게 분사시킬 수 있다.
가스 분사부(120)는 상술한 설명에 한정되지 않고, 다양한 변형이 가능하다.
즉, 도 4 및 도 5의 제 1 변형예에서와 같이 가스 분사부(120)는 금속 전구체를 분사하는 봉 타입의 금속 인젝터(125)와, 반응 가스를 분사하는 봉타입의 반응 가스 인젝터(126)를 포함할 수 있다. 그리고, 상기 금속 인젝터(125)와 반응 가스 인젝터(126)는 각기 복수의 노즐(125-1, 126-1)을 구비한다. 이때, 상기 두 인젝터(125, 126)는 각기 회전축(122)에 접속되는 것이 효과적이다. 물론 이에 한정되지 않고, 두 인젝터(125, 126) 간을 연결하는 연결부를 구비하고, 이 연결부가 회전축(122)에 접속될 수도 있다. 이와 같이 금속 전구체와 반응 가스를 각기 서로 다른 인젝터(125, 126)를 통해 챔버(100) 내부로 분사할 수 있다. 이를 통해 분사 유량을 자유롭게 제어할 수 있다.
또한, 도 6 및 도 7에 도시된 제 2 변형예에서와 같이 가스 분사부(120)는 기판(10)과 유사한 판 형상으로 제작되어 챔버(10)의 상측에 고정 배치될 수도 있다. 즉, 앞선 실시예에서는 인젝터가 회전축에 의해 회전하였지만, 제 2 변형예에서는 가스 분사부(120)가 사워헤드 형태로 제작되어 챔버(10)의 상부벽에 고정될 수도 있다. 이러한 가스 분사부(120)는 분사판(127)과, 분사판(127) 내에 마련된 금속 전구체 분사 유로(121-1)와, 반응 가스 분사 유로(121-2)를 구비한다. 상기 금속 전구체 분사 유로(121-1)와 반응 가스 분사 유로(121-2)에 각기 금속 전구체와 반응 가스를 공급하는 공급부(128-1, 128-2)를 구비한다. 여기서, 도 6 및 도 7에 도시된 바와 같이 금속 전구체 분사 유로(121-1)와, 반응 가스 분사 유로(121-2)는 분사판(127) 내에서 지그재그 형상 또는 엇갈리게 배치되는 것이 바람직하다.
또한, 도 8의 제 3 변형예에서와 같이 가스 분사부(120)는 하측에 금속 전구체 분사 유로(121-1)가 위치하고, 상측에 반응 가스 분사 유로(121-2)가 위치하는 가스 분사판(127)을 구비할 수 있다. 즉, 제 2 변형예에서는 동일 평면 상에 금속 전구체 분사 유로(121-1)와 반응 가스 분사 유로(121-2)가 위치하였지만, 제 3 변형예에서는 이들이 상하로 적층될 수 있다. 이때, 반응 가스 분사 유로(121-2)의 일부가 연장되어 가스 분사판(127)의 바닥면에 마련된 반응 가스 분사 노즐(121-2-1)에 접속되는 것이 바람직하다.
상술한 바와 같이 본 실시예의 가스 분사부(120)는 다양한 형태로 제작되어 금속 전구체와 반응 가스를 각기 독립적으로 챔버(100) 내에 분사할 수 있다. 그리고, 도시되지 않았지만, 금속 전구체와 반응 가스 이외의 공정 관련 가스를 함께 제공할 수 있다. 이때, 공정 관련 가스 제공을 위해 별도의 유로를 더 포함하거나 인젝터를 더 구비할 수도 있다.
하기에서는 상술한 박막 증착 장치를 이용한 금속 산화물 박막의 제조 방법을 설명한다.
도 9는 일 실시예에 따른 금속 산화물 박막의 제조 방법의 단면도이다.
도 9의 (a)를 참조하면, 기판(10)을 챔버(100)의 기판 안치부(110)에 안치시킨다. 이어서, 기판(10)을 증착 온도로 가열한다. 여기서, 증착 온도는 300도 이하의 온도인 것이 바람직하다. 본 실시예에서는 기판(10)을 130 내지 250도의 온도로 가열하는 것이 효과적이다. 이와 같이 저온에서 기판(10)을 가열함으로 인해 기판(10)은 물론 기판(10) 상에 형성 및 패터닝된 다른 박막에 열적 손상을 입히지 않을 수 있다.
이어서, 가스 분사부(120)를 통해 금속 전구체(즉, 금속 원료)와 반응 가스를 챔버(100)의 반응 공간에 분사한다.
이를 통해 도 9의 (b)에 도시된 바와 같이 기판(10) 상에 금속 산화물 박막(11)이 형성된다. 즉, 인젝터를 통해 금속 전구체와 반응 가스를 동시에 분출하게 되면 전구체와 반응 가스는 반응을 일으키고, 기판상에서 성막하게 된다. 이때, 제공되는 금속 전구체와 반응 가스의 유량 및 유량의 비율, 기판의 온도, 챔버 압력, 분사부 및 기판의 간격 등에 따라 박막의 증착 속도 및 금속 산화물 박막(11)의 특성이 변화될 수 있다. 여기서, 반응 가스로는 산소(O)를 포함하는 가스를 사용하는 것이 효과적이다.
이와 같이 제작된 금속 산화물 박막(11)으로는 Zn계 산화물, Sn계 산화물, In계 산화물, Cd계 산화물, Ga계 산화물, Al계 산화물 및 ITO(Indium Tin Oxide) 중 적어도 하나를 사용할 수 있고, 또는 상기 산화물(Zn, Sn, In, Ga, Cd, Al 계산화물)들의 화합물 또는 이들의 합금(alloy)형태(이원계, 삼원계, 사원계) 중 적어도 하나를 사용할 수 있다. 본 실시예에서는 금속 산화물 박막(11)으로 Zn계 산화 물을 사용한다. 이를 위한 금속 전구체로 다이에틸아연(Diethylzinc; DEZ) 또는 다이메틸아연(Dimethylzinc; DMZ)을 사용할 수 있다.
하기에서는 상술한 금속 산화물을 활성층으로 사용하는 박막 트랜지스터 및 이의 제조 방법을 설명한다.
도 10 내지 도 12는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 10을 참조하면, 기판(200) 상에 게이트 전극(210)과 게이트 절연막(220)을 형성한다.
본 실시예에서는 상기 기판(200)으로 투광성 절연 기판인 유리를 사용한다. 물론 이에 한정되지 않고, 유리 이외의 플라스틱 또는 아크릴과 같은 투광성 절연 기판 들을 사용할 수 있으며, 또한 얇은 스텐레스 기판 위에 절연막이 코팅된 플렉시블한 기판을 사용할 수 있다.
먼저, 상기 기판(200) 상에 CVD법, PVD법 및 스퍼터링법 등을 이용한 증착 방법을 통해 게이트 전극용 제 1 도전층을 형성한다. 이때, 제 1 도전층으로 Cr, Mo, Al, Cu, Nd, W, Ti, Au, Ta 및 ITO와 ZnO를 포함하는 투명 전도막 그리고 이들의 합금 금속 중 어느 하나를 사용하는 것이 바람직하다. 물론 제 1 도전층은 전도성 특성과 저항 특성을 고려하여 복수층으로 제작할 수도 있다. 이어서, 상기 제 1 도전층 상에 감광막을 도포한 다음, 제 1 마스크를 이용한 리소그라피 공정을 실시하여 제 1 감광막 마스크 패턴을 형성한다. 제 1 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 게이트 전극(210)을 형성한다. 이어서, 소정의 스 트립 공정을 실시하여 제 1 감광막 마스크 패턴을 제거한다. 이때, 도시되지 않았지만, 게이트 전극(210)과 연결되는 게이트 라인이 함께 형성되는 것이 바람직하다. 물론 게이트 라인의 끝단에는 게이트 패드가 형성된다. 또한, 필요에 따라 게이트 라인과 동일 방향으로 연장된 스토리지 라인도 형성될 수 있다.
이어서, 게이트 전극(210)이 형성된 기판(200) 상에 게이트 절연막(220)을 형성한다. 여기서, 게이트 절연막(220)으로 산화막 및/또는 질화막을 포함하는 무기 절연 물질을 사용하는 것이 바람직하다. 물론 이에 한정되지 않고 유기 절연 물질을 사용할 수도 있다.
도 11을 참조하면, 게이트 절연막(220) 상에 금속 산화물 박막(231)을 형성한다. 그리고, 이에 더하여 금속 산화물 박막(231)의 접촉 저항을 줄이기 위한 오믹 접촉용 박막(241)을 더 형성할 수 있다.
이를 위해 먼저, 앞선 도 1 내지 도 3의 박막 증착 장치 내로 상기 게이트 전극(210)과 게이트 절연막(220)이 형성된 기판(200)을 로딩시켜 기판 안치부(120) 상에 기판(200)을 안치시킨다.
이어서, 금속 전구체와 반응 가스를 공급하여 게이트 절연막(220) 상에 금속 산화물 박막(231)을 형성한다. 즉, 본 실시예에서는 금속 산화물 박막(231)으로 Zn계 산화물 박막을 사용한다. 따라서, 게이트 절연막(220) 상에 ZnO막을 형성한다.
이를 통해 박막 트랜지스터의 활성층으로 사용될 금속 산화물 박막(231)을 형성하게 된다.
이에 더하여 본 실시예에서는 금속 전구체와 반응 가스 및 불순물 가스를 함 께 공급하여 금속 산화물 박막(231) 상에 오믹 접촉용 박막(241)을 더 형성할 수도 있다. 이를 통해 접촉 면저항을 줄여줄 뿐아니라 금속 산화물 활성층으로부터 들어오는 홀(정공)의 역류를 막아 주어 누설 전류를 줄여줄 수도 있다.
여기서, 불순물 가스로는 B 함유 가스, Al 함유 가스, Ga 함유 가서, In 함유 가서, C 함유 가서, Si 함유 가스, Ge 함유 가스, Sn 함유 가스, Pb 함유 가스, Ti 함유 가스, Zr 함유 가스 Hf 함유 가스 및 Ta 함유 가스로 구성된 그룹 중 하나를 사용하는 것이 바람직하다. 이를 통해 상기 ZnO막 상에 ZnO:B, ZnO:Al, ZnO:Ga, ZnO:In, ZnO:C, ZnO:Si, ZnO:Ge, ZnO:Sn, ZnO:Pb, ZnO:Ti, ZnO:Zr, ZnO:Hf 및 ZnO:Ta 중 적어도 하나의 막을 형성할 수 있다. 또한, 오믹 접촉용 박막(241)으로 n+이온이 주입된 a-Si:H를 사용할 수도 있다.
이와 같이 오믹 접촉용 박막(241)을 ZnO막 상에 형성함으로 인해 ZnO막의 막질 변화 없이 ZnO막의 상측 표면에서의 접촉 저항을 줄일 수 있다. 이와 같은 오믹 접촉용 박막(241)은 그 비저항 값이 1 내지 5 ×10-3Ω-㎝이기 때문에 접촉 저항을 줄일 수 있다. 그리고, 상기 오믹 접촉용 박막(241)이 상기의 비저항 값을 유지하기 위해서는 주입되는 불순물의 농도는 1017 내지 1021㎝2가 바람직하다.
상술한 설명에서는 단일 챔버 내에서 인시츄(In-situ)로 금속 산화물 박막(231)과 오믹 접촉용 박막(241)을 형성함에 관해 설명하였다. 하지만 이에 한정되지 않고, 금속 산화물 박막(231)과 오믹 접촉용 박막(241)은 각기 서로 다른 챔버 내에서 형성될 수도 있다. 또한, 상기 오믹 접촉용 박막(241)은 금속 산화물 박 막(231)의 표면에 고농도의 불순물을 도핑하여 형성할 수도 있다. 또한, 도시되지 않았지만, 상기 오믹 접촉용 박막(241)으로 별도의 도전성 물질을 형성할 수도 있다. 이때, 도전성 물질은 ZnO 박막의 특성을 변화시키지 않으면서도 그 하측의 ZnO박막 그리고, 그 상측의 소스 및 드레인 전극과의 접촉 면 저항이 작은 금속성 물질막을 사용하는 것이 바람직하다.
도 12를 참조하면, 금속 산화물 박막(231)을 식각하여 금속 산화물 활성층을 형성하고, 그 상측에 소스 및 드레인 전극(250, 260)을 형성한다. 물론 이때, 금속 산화물 박막(231) 상에 오믹 접촉용 박막(241)이 더 형성되는 경우, 오믹 접촉용 박막(241)도 식각하여 오믹 접촉층(240)을 형성하고, 오믹 접촉층(240) 상에 소스 및 드레인 전극(250, 260)을 형성할 수도 있다.
이를 위해 먼저, 금속 산화물 박막(231) 상에 감광막을 도포한다. 이어서, 제 2 마스크를 이용한 리소그라피 공정을 실시하여 제 2 감광막 마스크 패턴을 형성한다. 제 2 감광막 마스크 패턴은 게이트 전극(210) 상측의 금속 산화물 박막(231) 상에 위치한다. 즉, 제 2 감광막 마스크 패턴은 게이트 전극(210) 상측 영역의 금속 산화물 박막(231)을 차폐하는 형태로 제작된다. 제 2 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 노출된 금속 산화물 박막(231)을 제거하여 게이트 전극(210) 상측 영역에 금속 산화물 활성층(230)을 형성한다.
이때, 금속 산화물 박막(231) 상에 오믹 접촉 박막(241)이 형성되는 경우에는 제 2 감광막 마스크 패턴이 오믹 접촉 박막(241) 상에 형성될 수도 있다.
이어서, 소정의 스트립 공정을 실시하여 제 2 감광막 마스크 패턴을 제거한 다.
이후에 금속 산화물 활성층(230)상의 게이트 절연막(220) 상에 제 2 도전층을 형성한다. 이때, 제 2 도전층으로 Cr, Mo, Al, Cu, Nd, W, Ti, Au, Ta 및 ITO와 ZnO를 포함하는 투명 전도막 그리고 이들의 합금 금속 중 어느 하나를 사용하는 것이 바람직하다. 물론 제 2 도전층은 전도성 특성과 저항 특성을 고려하여 복수층으로 제작할 수도 있다. 이어서, 상기 제 2 도전층 상에 감광막을 도포한 다음, 제 3 마스크를 이용한 리소그라피 공정을 실시하여 제 3 감광막 마스크 패턴을 형성한다. 제 3 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 소스 및 드레인 전극(250, 260)을 형성한다. 이때, 금속 산화물 활성층(230) 상에 오믹 접촉층(240)이 형성된 경우 제 3 감광막 마스크 패턴을 이용한 식각에 의해 게이트 전극(210) 상의 소스 및 드레인 전극(250, 260) 사이에의 오믹 접촉층(240)이 노출되게 된다. 따라서, 계속적인 식각을 진행하여 게이트 전극(210) 상의 소스 및 드레인 전극(250, 260) 사이에 노출된 오믹 접촉층(240)을 제거한다. 이를 통해 소스 및 드레인 전극(250, 260)을 전기적으로 분리시킨다.
이어서, 소정의 스트립 공정을 실시하여 제 3 감광막 마스크 패턴을 제거한다. 이때, 도시되지 않았지만, 소스 전극(250)과 연결되는 소스 라인(또는 데이터 라인)이 함께 형성되는 것이 바람직하다. 소스 라인은 게이트 라인과 교차하는 것이 효과적이다. 물론 소스 라인의 끝단에는 소스 패드가 형성될 수 있다. 또한, 드레인 전극(260)은 그 일부가 연장되어 패드 형태로 제작될 수 있다. 이때, 상기 패드 형태의 일부가 스토리지 라인과 중첩될 수도 있다.
상술한 공정을 통해 금속 산화물 활성층(230)을 갖는 박막 트랜지스터를 제작할 수 있다. 물론 금속 산화물 활성층(230) 상에 금속 오믹 접촉층(240)이 형성됨 박막 트랜지스터 또한 제작할 수 있다. 즉, 박막 트랜지스터는 기판(200) 상에 형성된 게이트 전극(210)과, 게이트 전극(210) 상에 형성된 게이트 절연막(220)과, 게이트 전극(210) 상측 영역의 게이트 절연막(220)의 상에 형성된 금속 산화물 활성층(230)과, 그 일부가 금속 산화물 활성층(230) 상에 중첩된 소스 및 드레인 전극(250, 260)을 포함한다. 그리고, 상기 소스 및 드레인 전극(250, 260)과 금속 산화물 활성층(230) 사이에 각기 마련된 오믹 접촉층(240)을 더 포함할 수도 있다. 이와 같이 본 실시예의 박막 트랜지스터는 화학 기상 증착법을 통해 형성된 금속 산화물 활성층(230)에 게이트 전극(210)의 적어도 일부가 중첩되고, 금속 산화물 활성층(230)과 게이트 전극(210) 사이에는 게이트 절연막(220)이 마련된다. 그리고, 금속 산화물 활성층(230)에 소스 및 드레인 전극(250, 260)의 적어도 일부가 중첩된다. 이와 같이 금속 산화물 활성층(230)을 제작하여 박막 트랜지스터의 반응 속도를 향상시킬 수 있다. 그리고, 화학 기상 증착법으로 금속 산화물 활성층(230)을 제작하여 금속 산화물 박막의 제작 공정을 단순화시키고, 박막의 특성 변화를 방지할 수 있다. 이를 통해 박막 트랜지스터 제작을 위한 생산성 향상은 물로 비용을 절감할 수 있게 된다. 또한, 금속 산화물 활성층(230)과 소스 및 드레인 전극(250, 260) 사이에는 금속 오믹 접촉층(240)이 형성될 수 있다. 그리고, 금속 산화물 활성층(230) 상에 오믹 접촉층(240)(즉, 금속 오믹층)을 형성하여 Zn 계 산화물 활성층(230)과 소스 및 드레인 전극(250, 260) 사이의 접촉 면저항을 줄일 수 있다.
상술한 본 실시예의 박막 트랜지스터는 표시 패널의 스위칭 소자로 사용될 수 있다. 표시 패널의 스위칭 소자로 사용되는 경우, 박막 트랜지스터를 포함하는 기판(200) 전면에 패시베이션막이 형성되고, 패시베이션막 상에 보호막이 형성된다. 그리고, 보호막 상에 화소 전극이 형성된다. 이때, 화소 전극은 보호막과 패시베이션막을 관통하는 관통홀을 통해 드레인 전극(260)에 접속된다.
본 실시예의 박막 트랜지스터는 상술한 실시예에 한정되지 않고, 다양한 변형이 가능하다. 후술되는 설명중 상술한 실시예와 중복되는 설명은 생략한다. 후술되는 변형예의 기술은 상술한 실시예에 적용될 수 있다. 그리고, 변형예들의 기술은 다른 변형예에 적용될 수도 있다.
도 13 내지 16은 일 실시예의 변형예들에 따른 박막 트랜지스터의 단면도이다.
도 13에 도시된 변형예에 따른 박막 트랜지스터는 기판(200) 상에 게이트 전극(210)이 형성된다. 상기 게이트 전극(210)이 형성된 기판(200) 상에 게이트 절연막(220)이 형성된다. 적어도 게이트 전극(210) 상측 영역을 포함하는 게이트 절연막(220) 상에 금속 산화물 활성층(230)이 마련되고, 금속 산화물 활성층(230) 상에 소스 및 드레인 전극(250, 260)이 형성된다. 이때, 상기 게이트 절연막(220)과 소스 및 드레인 전극(250, 260) 사이 영역에 금속 산화물 활성층(230)이 위치한다. 즉, 게이트 전극(210)의 상측 영역을 제외한 영역에서 소스 및 드레인 전극(250, 260)과 금속 산화물 활성층(230)은 동일 평면상에서 동일 형상으로 제작된다. 물론 금속 산화물 활성층(230)과 소스 및 드레인 전극(250, 260) 사이에는 도 13에 도시된 바와 같이 오믹 접촉층(240)이 위치할 수 있다.
이경우, 본 실시예에서는 금속 산화물 활성층(230)과 오믹 접촉층(240) 그리고, 소스 및 드레인 전극(250, 260)을 단일 마스크와 감광막 패턴으로 제작한다. 즉, 소스 및 드레인 전극(250, 260)을 패터닝 하기 위한 마스크를 이용하여 감광막 패턴을 형성하고, 이를 이용하여 소스 및 드레인 전극(250, 260)과 금속 산화물 활성층(230) 및 오믹 접촉층(240)을 형성하고, 이후, 소스 및 드레인 전극(250, 260) 사이의 오믹 접촉층(240)을 제거하여 박막 트랜지스터를 제작한다.
또한, 도 14에 도시된 변형예에 따른 박막 트랜지스터는 기판(200)상에 형성된 게이트 전극(210)과, 적어도 게이트 전극(210)을 감싸는 게이트 절연막(220)과, 일부가 상기 게이트 전극 상측 영역의 게이트 절연막(220) 상에 형성된 소스 및 드레인 전극(250, 260)과, 적어도 상기 게이트 전극(210) 상측의 상기 소스 및 드레인 전극(250, 260)과 게이트 절연막(220) 상에 형성된 금속 산화물 활성층(230)을 포함한다. 또한, 상기 소스 및 드레인 전극(250, 260)과 금속 산화물 활성층(230) 사이에 마련된 오믹 접촉층(240)을 더 포함할 수 있다.
도 14에서는 게이트 절연막(220)이 게이트 전극(210)을 감싸는 섬 또는 라인 형상으로 제작됨이 도시되었다. 하지만 이에 한정되지 않고, 앞선 실시예와 같이 게이트 절연막(220)이 게이트 전극(210)을 포함하는 기판(200) 전면에 형성될 수도 있다. 또한, 게이트 전극(210)에 접속된 게이트 라인 상에도 게이트 절연막(220)이 형성될 수 있다. 그리고, 소스 및 드레인 전극(250, 260)의 일부가 기판(200) 상에 마련될 수 있다. 이때, 소스 전극(250)은 게이트 라인과 중첩되는 소스 라인에 접속된다. 이때, 소스 라인과 게이트 라인의 중첩 영역에 상기 게이트 절연막(220)이 위치할 수도 있다.
도 14에 따른 변형예의 박막 트랜지스터는 게이트 전극(210)이 하측에 위치하고, 게이트 전극(210)과 금속 산화물 활성층(230) 상에 소스 및 드레인 전극(250, 260)이 형성될 수 있다. 여기서, 게이트 전극(210) 상측의 소스 및 드레인 전극(250, 260) 사이 공간에 형성된 금속 산화물 활성층(230) 영역에 박막 트랜지스터의 채널이 형성된다.
이와 같은 박막 트랜지스터는 먼저 기판(200) 상에 게이트 전극(210)을 형성하고, 그 상측에 게이트 절연막(220)을 형성한다. 이어서, 적어도 게이트 전극(210) 상측 영역의 게이트 절연막(220)과 그 일부가 중첩되도록 소스 및 드레인 전극(250, 260)을 형성한다. 이어서, 소스 및 드레인 전극(250, 260)이 형성된 게이트 전극(210) 상측 영역에 금속 산화물 활성층(230)을 형성한다.
물론, 여기서, 소스 및 드레인 전극(250, 260) 형성 이후, 게이트 전극(210) 상측 영역과 중첩되는 소스 및 드레인 전극(250, 260) 영역 상에 오믹 접촉층(240)을 형성할 수 있다. 이를 위해 소스 및 드레인 전극(250, 260)을 포함하는 구조물 전면에 오믹 접촉층(240) 형성을 위한 오믹 접촉용 박막을 형성한다. 이때, 오믹 접촉용 박막으로는 금속 오믹 접촉용 박막을 사용하는 것이 바람직하다. 이어서, 마스크를 이용한 식각 공정을 통해 게이트 전극(210) 상측의 소스 및 드레인 전극(250, 260) 영역을 제외한 영역의 오믹 접촉용 박막을 제거하여 오믹 접촉층을 형성한다. 이와 같이 오믹 접촉층이 형성된 경우, 오믹 접촉층이 형성된 소스 및 드레인 전극(250, 260)과 이들 사이의 게이트 전극(210) 상측 영역에 금속 산화물 활성층(230)을 형성한다. 이를 통해 본 변형예에 따른 박막 트랜지스터를 제작한다.
또한, 도 15에 도시된 변형예에 따른 박막 트랜지스터는 기판(200) 상에 형성된 소스 및 드레인 전극(250, 260)과, 상기 소스 및 드레인 전극(250, 260) 사이에 마련되고 그 일부가 소스 및 드레인 전극(250, 260)과 중첩된 금속 산화물 활성층(230)과, 적어도 상기 금속 산화물 활성층(230) 상에 마련된 게이트 절연막(220)과, 상기 게이트 절연막(220) 상에 마련된 게이트 전극을 포함한다. 그리고, 상기 금속 산화물 활성층(230)과 소스 및 드레인 전극(250, 260) 사이에 마련된 오믹 접촉층(240)을 더 포함할 수 있다.
여기서, 소스 및 드레인 전극(250, 260)의 일부가 금속 산화물 활성층(230)과 게이트 전극(210)의 측면 방향으로 연장된다. 그리고, 연장된 영역이 별도의 콘택 패드를 통해 별도의 배선 또는 화소 전극과 접촉될 수 있다. 그리고, 게이트 절연막(220)은 금속 산화물 활성층(230)과, 소스 및 드레인 전극(250, 260)이 형성된 기판(200) 전면에 형성될 수도 있다. 이와 같이, 도 15에 따른 변형예의 박막 트랜지스터는 금속 산화물 활성층(230)과 소스 및 드레인 전극(250, 260) 상측에 게이트 전극(210)을 위치시킬 수도 있다.
이와 같은 도 15의 변형예에 따른 박막 트랜지스터를 제작하기 위해 먼저 기판(200) 상에 소스 및 드레인 전극(250, 260)을 형성한다. 그리고, 적어도 소스 및 드레인 전극(250, 260) 사이 영역에 금속 산화물 활성층(230)을 형성한다. 이어서, 적어도 금속 산화물 활성층(230) 상에 게이트 절연막(220)을 형성하고, 소스 및 드레인 전극(250, 260) 사이의 상측 영역의 게이트 절연막(220) 상에 게이트 전극(210)을 형성한다.
물론, 상기 금속 산화물 활성전에 소스 및 드레인 전극(250, 260)의 일부 영역에 각기 오믹 접촉층(240)을 형성할 수도 있다. 이를 위해 기판 전면에 오믹 접촉용 박막을 형성하고, 이를 식각하여 형성한다. 이어서, 오믹 접촉층(240)과 소스 및 드레인 전극(250, 260) 사이 영역에 금속 산화물 활성층(230)을 형성한다. 이어서, 적어도 금속 산화물 활성층(230) 상에 게이트 절연막(220)을 형성하고, 소스 및 드레인 전극(250, 260) 사이의 상측 영역의 게이트 절연막(220) 상에 게이트 전극(210)을 형성할 수도 있다.
이를 통해 본 변형예에 따른 박막 트랜지스터를 제작할 수 있다. 물론 이에 한정되지 않고, 상기 금속 산화물 활성층(230), 게이트 절연막(230) 및 게이트 전극(210) 형성을 위한 박막들을 순차적으로 형성한 다음 이들을 단일의 식각 공정을 통해 식각하여 상기 금속 산화물 활성층(230), 게이트 절연막(230) 및 게이트 전극(210)을 형성할 수도 있다. 또는 상기 금속 산화물 활성층(230)과 게이트 절연막(230)용 박막을 형성한 다음 이 두층을 동시에 식각하여 상기 금속 산화물 활성층(230) 및 게이트 절연막(230)을 동시에 제작할 수도 있다.
또한, 도 16의 변형예에 도시된 박막 트랜지스터는 기판(200) 상에 형성된 금속 산화물 활성층(230)과, 상기 금속 산화물 활성층(230)의 중심 영역에 마련된 게이트 전극(210)과, 상기 게이트 전극(210)의 양 옆의 금속 산화물 활성층(230)의 가장자리 영역 일부에 마련된 소스 및 드레인 전극(250, 260)과, 적어도 상기 금속 산화물 활성층(230)과 게이트 전극(210) 사이에 마련된 게이트 절연막(220)을 포함한다. 또한, 상기 금속 산화물 활성층(230)과 소스 및 드레인 전극(250, 260) 사이에 마련된 오믹 접촉층(240)을 더 포함할 수 있다.
여기서, 게이트 절연막(220)은 소스 및 드레인 전극(250, 260)을 포함하는 기판(200) 전면에 형성될 수도 있다. 또한, 소스 전극(250)은 소스 라인과 접속되고, 소스 라인의 하측에는 상기 금속 산화물 활성층(230)이 위치하지 않을 수도 있다.
이와 같은 도 16의 변형예에 따른 박막 트랜지스터를 제작하기 위해 먼저 기판(200) 상에 금속 산화물 활성층(230)을 형성한다. 금속 산화물 활성층(230) 상에 소스 및 드레인 전극(250, 260)용 도전층을 형성한다. 이후, 마스크를 이용한 식각 공정을 통해 도전층을 식각하여 소스 및 드레인 전극(250, 260)을 형성한다. 물론 상기 금속 산화물 활성층(230)과 도전층 사이에 오믹 접촉용 박막을 더 형성할 수 있다. 이경우 소스 및 드레인 전극(250, 260) 하측에 오믹 접촉층(240)이 형성된다.
이어서, 적어도 소스 및 드레인 전극(250, 260) 사이의 금속 산화물 활성층(230) 사이 영역에 게이트 절연막(220)을 형성한다. 이어서, 상기 게이트 절연막(220) 상에 게이트 전극(210)을 형성한다. 이를 통해 본 변형예에 따른 박막 트랜지스터를 제작할 수 있다. 물론 이에 한정되지 않고, 전체 구조상에 게이트 절 연막(220)과 게이트 전극(210)용 박막을 순차적으로 형성한 다음 이둘의 일부를 동시에 식각 하여 게이트 절연막(220)과 게이트 전극(210)을 형성할 수 있다. 또한, 금속 산화물 활성층(230) 상에 오믹 접촉층(240)과 게이트 절연막(220)을 형성한다. 이어서, 게이트 전극(210)과 소스 및 드레인 전극(250, 260)용 박막을 형성하고, 이를 식각하여 게이트 전극(210)과 소스 및 드레인 전극(250, 260)을 동시에 형성할 수도 있다.
본 발명은 상기에서 서술된 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 즉, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 아연계 산화물 박막 증착 장치의 단면도.
도 2는 일 실시예에 따른 가스 분사부의 평면도.
도 3은 도 2의 A-A 선에 대한 단면도.
도 4는 일 실시예의 제 1 변형예에 따른 가스 분사부의 평면도.
도 5는 도 4의 B-B선에 대한 단면도.
도 6은 일 실시예의 제 2 변형예에 따른 가스 분사부의 평면도.
도 7은 도 6의 C-C 선에 대한 단면도.
도 8은 일 실시예의 제 3 변형예에 따른 가스 분사부의 단면도.
도 9는 일 실시예에 따른 금속 산화물 박막의 제조 방법의 단면도.
도 10 내지 도 12는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 13 내지 16은 일 실시예의 변형예들에 따른 박막 트랜지스터의 단면도.
<도면의 주요 부호에 대한 부호의 설명>
100 : 챔버 110 : 기판 안치부
120 : 가스 분사부 10, 200 : 기판
210 : 게이트 전극 220 : 게이트 절연막
230 : 금속 산화물 활성층 240 : 오믹 접촉층
250 : 소스 전극 260 : 드레인 전극
Claims (20)
- 금속 산화물 활성층;상기 금속 산화물 활성층에 적어도 일부가 중첩된 게이트 전극;적어도 상기 금속 산화물 활성층과 게이트 전극 사이에 마련된 게이트 절연막; 및적어도 그 일부가 상기 금속 산화물 활성층에 접속된 소스 및 드레인 전극을 포함하는 박막 트랜지스터.
- 청구항 1에 있어서,상기 금속 산화물 활성층과 상기 소스 및 드레인 전극 사이에 마련된 오믹 접촉층을 더 포함하는 박막 트랜지스터.
- 청구항 2에 있어서,상기 오믹 접촉층은 상기 금속 산화물 활성층의 계면에 불순물을 도핑하여 제작된 박막 트랜지스터.
- 청구항 3에 있어서,상기 불순물은 B, Al, Ga, In, C, Si, Ge, Sn, Pb, Ti, Zr, Hf 및 Ta 중 적어도 하나를 포함하는 박막 트랜지스터.
- 청구항 4에 있어서,상기 오믹 접촉층은 ZnO:B, ZnO:Al, ZnO:Ga, ZnO:In, ZnO:C, ZnO:Si, ZnO:Ge, ZnO:Sn, ZnO:Pb, ZnO:Ti, ZnO:Zr, ZnO:Hf 및 ZnO:Ta 중 적어도 하나의 막을 사용하는 박막 트랜지스터.
- 청구항 2에 있어서,상기 게이트 전극은 기판상에 형성되고,상기 게이트 절연막은 적어도 상기 게이트 전극 상에 형성되고,상기 금속 산화물 활성층은 상기 게이트 전극 상측 영역의 상기 게이트 절연막 상에 형성되고,상기 소스 및 드레인 전극은 상기 금속 산화물 활성층 상에 형성된 박막 트랜지스터.
- 청구항 2에 있어서,상기 게이트 전극은 기판상에 형성되고,상기 게이트 절연막은 적어도 상기 게이트 전극 상에 형성되고,상기 소스 및 드레인 전극은 그 일부가 상기 게이트 전극 상측 영역의 상기 게이트 절연막 상에 형성되고,상기 금속 산화물 활성층은 상기 게이트 전극 상측 영역의 상기 소스 및 드 레인 전극과 상기 게이트 절연막 상에 형성된 박막 트랜지스터.
- 청구항 2에 있어서,상기 소스 및 드레인 전극은 기판 상에 형성되고,상기 금속 산화물 활성층은 상기 소스 및 드레인 전극의 상측 일부와 상기 소스 및 드레인 전극 사이의 상기 기판상에 형성되고,상기 게이트 절연막은 적어도 상기 금속 산화물 활성층 상에 형성되고,상기 게이트 전극은 상기 소스 및 드레인 전극의 상측 영역의 상기 게이트 절연막 상에 형성된 박막 트랜지스터.
- 청구항 2에 있어서,상기 금속 산화물 활성층은 상기 기판 상에 형성되고,상기 게이트 절연막은 적어도 상기 금속 산화물 활성층의 중심 영역에 형성되고,상기 게이트 전극은 상기 금속 산화물 활성층의 중심 영역의 상기 게이트 절연막 상에 형성되고,상기 소스 및 드레인 전극은 적어도 상기 게이트 전극 양측의 상기 금속 산화물 활성층 상에 형성된 박막 트랜지스터.
- 청구항 2 내지 청구항 9 중 어느 한에 있어서,상기 금속 산화물 활성층은 다이에틸아연 또는 다이메틸아연을 포함하는 금속 전구체와 산소를 포함하는 반응 가스를 이용한 화학 증착법으로 제작된 박막 트랜지스터.
- 청구항 10에 있어서,상기 금속 산화물 활성층으로 Zn계 산화물, Sn계 산화물, In계 산화물, Cd계 산화물, Ga계 산화물, Al계 산화물, ITO(Indium Tin Oxide) 및 상기 산화물(Zn, Sn, In, Ga, Cd, Al 계산화물)들의 화합물 그리고 이들의 합금(alloy)형태(이원계, 삼원계, 사원계)로 이루어진 그룹 중 어느 하나를 사용하는 박막 트랜지스터.
- 기판을 가열하는 단계;상기 가열된 기판 상에 금속 원료와 반응 가스를 공급하여 금속 산화물 박막을 형성하는 단계; 및상기 금속 산화물 박막의 일부를 제거하여 금속 산화물 활성층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
- 청구항 12에 있어서, 상기 금속 산화물 박막을 형성하는 단계 이후,상기 금속 원료, 상기 반응 가스 및 불순물 가스를 제공하여 오믹 접촉용 박막을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
- 청구항 12 또는 청구항 13에 있어서, 상기 기판을 가열하는 단계 전에,상기 기판 상에 게이트 전극을 형성하는 단계; 및상기 게이트 전극을 포함하는 상기 기판 전면에 게이트 절연막을 형성하는 단계를 더 포함하고,상기 게이트 전극 상측의 상기 게이트 절연막 상에 상기 금속 산화물 활성층을 형성하고,적어도 상기 금속 산화물 활성층 상에 소스 및 드레인 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
- 청구항 12 또는 청구항 13에 있어서, 상기 기판을 가열하는 단계 전에,상기 기판 상에 게이트 전극을 형성하는 단계;적어도 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계; 및일부가 상기 게이트 전극과 중첩되도록 적어도 상기 게이트 절연막 상에 소스 및 드레인 전극을 형성하는 단계를 더 포함하고,상기 게이트 전극 상측의 상기 소스 및 드레인 전극과 상기 게이트 절연막 상의 상기 금속 산화물 박막을 제외한 나머지 영역의 상기 금속 산화물 박막을 제거하는 박막 트랜지스터의 제조 방법.
- 청구항 12 또는 청구항 13에 있어서, 상기 금속 산화물 활성층을 형성하는 단계 이후,적어도 상기 금속 산화물 활성층의 양 가장자리 영역에 소스 및 드레인 전극을 형성하는 단계;적어도 상기 소스 및 드레인 전극 사이의 상기 금속 산화물 활성층 사이에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
- 기판을 가열하는 단계;상기 가열된 기판 상에 금속 원료, 반응 가스 및 불순물 가스를 제공하여 오믹 접촉용 박막을 형성하는 단계;상기 오믹 접촉용 박막의 일부를 제거하여 오믹 접촉층을 형성하는 단계;상기 금속 원료와 상기 반응 가스를 공급하여 금속 산화물 박막을 형성하는 단계; 및상기 금속 산화물 박막의 일부를 제거하여 금속 산화물 활성층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
- 청구항 17에 있어서, 상기 기판을 가열하는 단계 전에,상기 기판 상에 소스 및 드레인 전극을 형성하는 단계를 더 포함하고,상기 소스 및 드레인 전극 상측 일부 영역의 상기 오믹 접촉용 박막의 일부를 제거하여 상기 오믹 접촉층을 형성하고,적어도 상기 오믹 접촉층의 일부와 상기 오믹 접촉층 사이의 상기 기판 상측 영역을 제외한 나머지 영역의 상기 금속 산화물 박막의 일부를 제거하여 상기 금속 산화물 활성층을 형성하고,적어도 상기 금속 산화물 활성층 상에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
- 청구항 12 또는 청구항 17에 있어서,상기 금속원료로 다이에틸아연 또는 다이메틸아연을 포함하는 금속 전구체를 사용하는 박막 트랜지스터의 제조 방법.
- 청구항 12 또는 청구항 17에 있어서,상기 불순물 가스는 B 함유 가스, Al 함유 가스, Ga 함유 가서, In 함유 가서, C 함유 가서, Si 함유 가스, Ge 함유 가스, Sn 함유 가스, Pb 함유 가스, Ti 함유 가스, Zr 함유 가스 Hf 함유 가스 및 Ta 함유 가스로 구성된 그룹 중 적어도 하나를 사용하는 박막 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080043644A KR101448084B1 (ko) | 2008-05-09 | 2008-05-09 | 박막 트랜지스터 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080043644A KR101448084B1 (ko) | 2008-05-09 | 2008-05-09 | 박막 트랜지스터 및 이의 제조 방법 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140029004A Division KR101537007B1 (ko) | 2014-03-12 | 2014-03-12 | 박막 트랜지스터 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090117543A true KR20090117543A (ko) | 2009-11-12 |
| KR101448084B1 KR101448084B1 (ko) | 2014-10-10 |
Family
ID=41602004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080043644A KR101448084B1 (ko) | 2008-05-09 | 2008-05-09 | 박막 트랜지스터 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101448084B1 (ko) |
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| WO2016060455A3 (ko) * | 2014-10-14 | 2017-04-27 | 한국항공대학교산학협력단 | 박막 트랜지스터 제조 방법 및 박막 트랜지스터 |
| US10340294B2 (en) | 2014-10-14 | 2019-07-02 | Industry-University Cooperation Foundation Korea Aerospace University | Method for manufacturing thin film transistor, and thin film transistor |
| KR20160108631A (ko) * | 2015-03-04 | 2016-09-20 | 연세대학교 산학협력단 | 진동 에너지를 이용한 박막 활성화 방법, 박막 트랜지스터 제조 방법 및 기판 처리 장치 |
| US9685543B2 (en) | 2015-03-04 | 2017-06-20 | Industry-Academic Cooperation Foundation, Yonsei University | Thin film activation method using electrical energy and thin film transistor fabrication method |
| KR20220026488A (ko) | 2020-08-25 | 2022-03-04 | 주성엔지니어링(주) | 기판 처리 장치 |
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| Publication number | Publication date |
|---|---|
| KR101448084B1 (ko) | 2014-10-10 |
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| A201 | Request for examination | ||
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| FPAY | Annual fee payment |
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