KR20090110193A - 산화물 반도체 박막용 조성물, 이를 채용한 전계 효과트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 산화물 반도체 박막용 조성물, 이를 채용한 전계 효과 트랜지스터 및 이의 제조방법에 관한 것이다. 본 발명에 따른 산화물 반도체 박막용 조성물은 알루미늄 함유 산화물, 아연 함유 산화물 및 주석 함유 산화물을 포함하며, 400℃ 이하에서 비정질 상태이다. 상기 조성물로 형성된 활성층을 구비한 전계 효과 트랜지스터는 전기적 특성의 개선 뿐만 아니라 저온 공정도 가능하며, 인듐과 갈륨과 같은 비싼 원료 물질이 사용되지 않아 경제성도 갖는다.
산화물, 비정질, 저온 공정, 전계효과, 트랜지스터
Description
본 발명은 전계 효과 트랜지스터 등의 각종 반도체 소자에 활성층으로 사용할 수 있는 산화물 반도체 박막용 조성물, 이를 채용한 전계 효과 트랜지스터 및 전계 효과 트랜지스터의 제조방법에 관한 것이다.
기존의 반도체 박막으로 사용되는 물질은 실리콘(Si)를 비롯하여 게르마늄(Ge)과 같은 4족 원소, GaAs와 같은 3-5족 화합물, CdS와 같은 2-6족 화합물이 있다. 이와 같은 종래의 반도체 물질은 대부분 밴드 갭이 작아 가시광선을 투과하지 못하거나 특정 색깔을 강하게 띠는 것이 일반적이다.
최근 산화물 반도체와 유기물 반도체가 개발되어 투명한 반도체 시대가 열리며 많은 주목을 받고 있다. 대표적인 산화물 반도체는 2-6족 화합물에 해당하는 산화아연(ZnO)이 있다. 산화아연은 오랫동안 연구되어 왔으며 중요한 반도체 물성 중 하나인 전계 효과 이동도가 비정질 실리콘 보다 높고 우수한 특성을 나타내어 상용화에 상당히 가깝게 접근하였다. 그러나 제조 공정에 따른 물성의 변화가 심하고 내구성이나 환경변화에 대한 저항성이 약하여 약점으로 지적되고 있다.
산화아연 이외에도 산화물을 이용한 투명한 반도체 조성물에 대해 여러 특허가 제안되고 있다.
일본 공개 특허 제2000-150900호에는 ZnO, CdO, CdZnO, MgZnO 조성을 갖는 투명 반도체 박막에 대한 기술이 제안되어 있다.
또한, 일본특허 제24103957A2호에는 InMO3(ZnO)m (M은 Fe, Ga, Al, m은 1이상 50 미만의 정수)조성의 반도체 박막 조성물이 제안되어 있다.
미국 공개 특허 제2003-218221A1호에는 ZnO 또는 SnO2로부터 선택되는 실질적으로 절연체인 산화물을 활성층으로 이용한 박막 트랜지스터가 개시되어 있으며, 또한, 미국 공개 특허 제2003-218222A1호에서는 ZnO, SnO2, In2O3로부터 선택되는 투명한 산화물을 활성층으로 이용하는 투명 박막 트랜지스터가 제안되어 있다.
미국 공개 특허 제2005-199879A1호에는 CdO, SrO, CaO, MgO 중에서 선택된 두 가지 성분이 포함된 산화물을 채널로 사용하는 반도체 기술이 제안되었다.
또한 휴렛-패커드사에서 제안한 미국 공개 특허 제2005-199880A1호에서 AxBxCxO(A: Zn, Cd, B: Ga, In, C: Ge, Sn, Pb)의 반도체 조성물과 장치를 제안하였으며, 미국 공개 특허 제2006-163655A1호에서는 AxBxO(A: Cu, Ag, Sb, B: Cu, Ag, Sb, Zn, Cd, Ga, In, Sn, Pb) 조성물의 반도체 물질과 장치를 제안하였다.
최근에는 톱판 프린팅(Toppan printing)사에서 제안한 일본 공개 특허 제 2007-123702호에서 ZnO, SnO2, In2O3, Zn2SnO4 중 어느 한 종으로 되는 산화물 반도체 a와 터널효과를 나타내는 얇은 막의 층간재 산화물 b를 적층한 것을 활성층으로 이용하는 박막 트랜지스터를 개시하였다.
이데미츠 코산(Idemitsu kosan)의 일본 공개 특허 제2007-142195호에서는 ZnO와 In2O3를 함유하는 비정질 산화막의 박막트랜지스터를 이용한 디스플레이 소자를 개시하였고, 일본 공개 특허 제2007-142196호에서는 ZnO와 SnO2를 함유하는 비정질막 산화물 반도체를 개시하였다.
캐논사의 미국 공개 특허 제2006-0113539A1호에서는 In-Zn-Sn-O 산화물 및 In-Zn-Ga-O 산화물 조성의 비정질 물질을 활성층으로 이용하는 전계 효과 트랜지스터를 제안하였다.
상기 문헌들 이외에도 In2O3-ZnO계 반도체 물질을 활성층으로 사용한 박막트랜지스터와 SnO2-ZnO계 물질을 활성층으로 이용한 박막 트랜지스터에 대한 활발한 연구가 이루어지고 있고, In-Ga-Zn-O계 박막 트랜지스터도 매우 활발하게 연구되어 상용화에 가깝게 접근해 있는 상태이다.
산화물 반도체 박막을 채널 활성층으로 이용한 박막 트랜지스터의 대표적인 응용분야로는 능동형 유기발광다이오드 디스플레이, 액정 디스플레이를 비롯한 각종 능동형 디스플레이 패널의 백 플레인 소자를 들 수 있다. 또한 최근에는 각종 디스플레이 및 이미지 센서의 드라이버 소자로도 사용될 수 있는 것으로 연구발표가 이루어지고 있다. 상기 박막 트랜지스터를 이용하여 유리 기판이나 플라스틱 기판 위에 전자태그를 비롯한 각종 전자회로를 구성할 수 있으며 이런 전자회로들이 실질적인 상업화에 가깝게 와 있는 것으로 보고되었다.
이에 본 발명자들은 반도체 소자의 활성층으로 사용할 수 있는 새로운 조성의 물질들에 대한 연구를 진행하면서, 전기적 특성의 개선 및 공정의 용이성과 함께 인듐과 갈륨과 같은 비싼 원료 물질의 사용을 배제할 수 있어 경제성을 보장할 수 있는 새로운 조성의 물질을 개발하여 본 발명을 완성하였다.
이에 본 발명의 첫 번째 기술적 과제는 400℃까지 가열하여도 비정질 상태를 유지할 수 있는 새로운 조성의 투명 산화물 반도체 박막용 조성물을 제안하는 것이다.
또한, 본 발명의 두 번째 기술적 과제는 400℃까지 가열하여도 비정질 상태를 유지할 수 있는 산화물 반도체 박막용 조성물을 활성층으로 사용한 전계 효과 트랜지스터를 제안하는 것이다.
본 발명의 세 번째 기술적 과제는 400℃까지 가열하여도 비정질 상태를 유지할 수 있는 산화물 반도체 박막용 조성물을 활성층으로 채용한 전계 효과 트랜지스터의 제조방법을 제안하는 것이다.
상기 기술적 과제를 해결하기 위하여, 본 발명은 알루미늄 함유 산화물; 아연 함유 산화물; 및 주석 함유 산화물을 포함하며, 400℃ 이하에서 비정질 상태인 산화물 반도체 박막용 조성물을 제공한다.
상기 산화물 반도체 박막용 조성물에서, 상기 알루미늄 함유 산화물, 아연 함유 산화물 및 주석 함유 산화물의 금속 성분의 비율은 아연 50 내지 99at%, 주석 0.5 내지 49.5at% 및 나머지는 알루미늄인 것이 바람직하다.
또한, 상기 알루미늄 함유 산화물은 Al2O3의 유형이며, 아연 함유 산화물은 ZnO의 유형이며, 주석 함유 산화물은 SnO2 유형인 것이 바람직하다.
또 다른 기술적 과제를 해결하기 위하여, 본 발명은 기판 상에 소스/드레인 전극, 게이트 절연막, 활성층, 게이트 전극을 구비한 전계 효과 트랜지스터에 있어서, 상기 활성층은 알루미늄, 아연, 및 주석을 포함하는 400℃ 이하에서 비정질 상태인 산화물을 포함하며, 상기 소스/드레인 전극 또는 상기 게이트 전극 중 적어도 한 개는 가시광에 투명한 것을 특징으로 하는 전계 효과 트랜지스터를 제공한다.
본 발명의 전계 효과 트랜지스터에서, 활성층을 구성하는 산화물의 금속 성분 비율이 아연 50 내지 99at%, 주석 0.5 내지 49.5at% 및 나머지는 알루미늄인 것이 바람직하다.
상기 알루미늄은 Al2O3의 유형이며, 아연은 ZnO의 유형이며, 주석은 SnO2의 유형인 것이 바람직하다.
본 발명에 따른 상기 전계 효과 트랜지스터는 기판 상에 순차적으로 게이트 전극, 게이트 절연층, 소스/드레인 전극 및 활성층이 형성되어 있는 하부 게이트 코-플래너형 구조, 기판 상에 순차적으로 게이트 전극, 게이트 절연층, 활성층 및 소스/드레인 전극이 형성되어 있는 하부 게이트 스태거드형 구조일 수 있으며, 또는 기판 상에 순차적으로 소스/드레인 전극, 활성층, 게이트 절연층 및 게이트 전극이 형성되어 있는 상부 게이트 코-플래너형 구조, 기판 상에 순착적으로 활성층, 소스/드레인 전극, 게이트 절연층 및 게이트 전극이 형성되어 있는 상부 게이트 스 태거드형 구조일 수 있다.
또 다른 기술적 과제를 해결하기 위하여, 본 발명은 기판 상에 게이트 전극, 게이트 절연층, 활성층 및 소스/드레인 전극을 형성하는 전계 효과 트랜지스터의 제조방법에 있어서, 상기 활성층은 알루미늄, 아연 및 주석을 포함하는 400℃ 이하에서 비정질 상태인 산화물을 이용하여 상온 내지 200℃의 온도에서 증착되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법을 제공한다.
상기 증착은 RF 또는 DC 마그네트론 스퍼터링법, 펄스 레이저 증착법, 열증착법 또는 화학증착법으로 수행된다.
또한 본 발명에 따른 전계 효과 트랜지스터는 200℃ 이하의 온도에서 후열처리되는 것이 바람직하다.
또한 본 발명에 따른 전계 효과 트랜지스터는 상기 활성층의 알루미늄 또는 주석 함량에 따라서 박막의 전기적 물성이 제어될 수 있으며, 상기 활성층의 형성시 챔버 내의 산소 분압의 변화에 따라서도 전기적 물성이 제어될 수 있다.
본 발명에 따른 상기 알루미늄 함유 산화물, 아연 함유 산화물 및 주석 함유 산화물로 구성된 산화물 반도체 박막용 조성물은 인듐(In), 갈륨(Ga) 등의 고가의 금속원소를 사용하지 않고 투명한 산화물 반도체 박막을 얻을 수 있다.
또한, 본 발명에 따른 상기 알루미늄 함유 산화물, 아연 함유 산화물 및 주석 함유 산화물로 구성된 산화물 반도체 박막용 조성물은 Cd, Pb 등의 유독성 중금 속 원소를 사용하지 않고 투명한 산화물 반도체 박막을 얻을 수 있다.
본 발명에 따른 산화물 반도체 박막용 조성물은 200℃ 이하의 저온 공정을 통하여 활성층으로 적용되어 양호한 박막 트랜지스터 특성을 얻을 수 있다.
본 발명에 따른 산화물 반도체 박막용 조성물은 200℃ 미만의 공정 온도가 요구되는 플라스틱 기판 등의 저온용 기판을 사용하는 박막 트랜지스터 소자를 제작할 수 있다.
또한, 본 발명에 따른 산화물 반도체 박막용 조성물은 화학적으로 매우 안정된 화합물로 내구성이 우수하다.
또한 본 발명에 따른 산화물 반도체 박막용 조성물은 상온 증착이 가능한 비정질 박막으로 용이하게 제조할 수 있으며, 400℃ 이하의 고온 공정을 거쳐도 비정질 상태를 유지하여 균일한 대면적 전자 소자를 제작하는데 유리하다.
본 발명에 따른 산화물 반도체 박막용 조성물은 상온 스퍼터링 공정으로 박막 트랜지스터 특성이 우수한 반도체 박막을 제조할 수 있어 저비용으로 대면적 전자 소자 제작에 유리하다.
또한, 본 발명에 따른 산화물 반도체 박막용 조성물을 활성층으로 이용하여 가시광선 투과율이 70% 이상의 투명 전자소자를 제작할 수 있다.
본 발명의 첫 번째 양태는 알루미늄 함유 산화물; 아연 함유 산화물; 및 주석 함유 산화물을 포함하며, 400℃ 이하에서 비정질 상태인 산화물 반도체 박막용 조성물이다.
상기 알루미늄-아연-주석 함유 산화물은 비정질이며 400℃까지 가열하여도 비정질 상태를 유지한다.
상기 알루미늄 함유 산화물, 아연 함유 산화물 및 주석 함유 산화물을 포함하는 조성물에서, 금속 성분인 알루미늄, 아연 및 주석의 원자비는 비정질을 유지하는 범위에서 다양하게 구성될 수 있으며, 바람직한 금속 성분의 비율은 아연 50 내지 99at%, 주석 0.5 내지 49.5at% 및 나머지는 알루미늄이다.
상기 알루미늄 함유 산화물은 Al2O3의 유형으로 존재될 수 있으며, 아연 함유 산화물은 ZnO의 유형으로 존재될 수 있고, 주석 함유 산화물은 SnO2의 유형으로 존재될 수 있다.
상기와 같은 조성의 산화물 반도체 박막용 조성물은 전계 효과 트랜지스터에서 일반적으로 활성층으로 사용될 수 있다.
상기 전계 효과 트랜지스터는 도 1 및 2와 같은 구조, 즉 기판(10) 상에, 게이트 전극(20), 게이트 절연막(30), 소스/드레인 전극(40) 및 활성층(50)이 순차적으로 적층되어 있는 코-플래너형 구조, 또는 기판(10) 상에, 게이트 전극(20), 게이트 절연막(30), 활성층(50) 및 소스/드레인 전극(40)이 순차적으로 적층되어 있는 스태거드형 구조의 하부 게이트 박막 트랜지스터를 구성할 수 있으며, 또한, 도 3 및 4와 같은 구조, 즉, 기판(10) 상에, 소스/드레인 전극(40), 활성층(50), 게이트 절연막(30) 및 게이트 전극(20)이 순차적으로 적층되어 있는 코-플래너형 구조 또는 기판(10) 상에, 활성층(50), 소스/드레인 전극(40), 게이트 절연막(30), 및 게이트 전극(20)이 순차적으로 적층되어 있는 스태거드형 구조의 상부 게이트 박막 트랜지스터를 구성할 수 있다.
도 1을 참조하면, 본 발명의 일실시예에 따른 전계 효과 트랜지스터는 기판(10), 게이트 전극(20), 게이트 절연막(30), 소스/드레인 전극(40) 및 활성층(50)을 포함한다.
상기 기판(10)으로는 이 분야의 일반적인 것이 사용될 수 있으며, 예를 들면, 유리, 금속호일, 플라스틱, 또는 실리콘 중에서 선택될 수 있다.
상기 게이트 전극(20)으로는 ITO, IZO, ZnO:Al(Ga) 등과 같은 투명 산화물, Ti, Ag, Au, Al, Cr, Al/Cr/Al, Ni 등과 같은 여러 종류의 저항이 낮은 금속 또는 전도성 고분자가 사용될 수 있지만, 이것으로 제한되는 것은 아니다. 상기 게이트 전극(20)은 상기 기판(10) 상에 이 분야의 통상적인 두께로 스퍼터링법, 원자층 증착법(ALD), 화학기상 증착법(CVD) 등의 공정을 통해 증착된 후 패터닝된다.
상기 기판(10)과 게이트 전극(20) 상에 형성되는 게이트 절연막(30)으로는 투명한 산화물 또는 질화물, 예를 들면 SiNx, AlON, TiO2, AlOx, TaOx, HfOx, SiON, SiOx 중 어느 하나 이상을 포함할 수 있으며, 바람직하게는 산화 알루미늄(Al2O3) 등이 사용될 수 있다. 그 이외에도 고분자를 이용한 박막이 가능하다. 또한, 상기 게이트 절연막(30)은 이 분야의 통상적인 두께로 원자층 증착법(ALD), PECVD법, 기타 스퍼터링법과 같은 공정을 통해 형성될 수 있으며, 도시하지 않았지만 형성 후 전극 연결을 위한 패드를 형성한다.
상기 게이트 절연막(30)에 형성되는 소스·드레인 전극(40)으로는 게이트 전극(20)과 유사하게 ITO, IZO, ZnO:Al(Ga) 등의 투명 산화물, Al, Cr, Au, Ag, Ti 등의 금속 또는 전도성 고분자가 사용할 수 있지만 이것으로 제한되는 것은 아니다. 또한, 상기 소스·드레인 전극(40)은 상기 금속과 산화물의 이층구조를 형성할 수도 있다. 상기 소스/드레인 전극은 이 분야의 통상적인 두께로 스퍼터링법, ALD, CVD 등과 같은 공정을 통해 증착된 후 패터닝된다.
상기 소스/드레인 전극(40) 및 채널 영역 상에 형성되는 활성층(50)으로는 알루미늄 함유 산화물, 아연 함유 산화물, 및 주석 함유 산화물을 포함하며, 400℃ 이하에서 비정질 상태인 산화물 반도체 박막용 조성물이 사용될 수 있으며, 상기 조성물에서, 금속 성분인 알루미늄, 아연 및 주석의 원자비는 아연 50 내지 99at%, 주석 0.5 내지 49.5at% 및 나머지는 알루미늄인 것이 바람직하다. 또한, 상기 알루미늄 함유 산화물은 Al2O3의 유형으로 존재될 수 있으며, 아연 함유 산화물은 ZnO의 유형으로 존재될 수 있고, 주석 함유 산화물은 SnO2의 유형으로 존재될 수 있다.
상기 알루미늄 함유 산화물, 아연 함유 산화물 및 주석 함유 산화물을 포함하는 조성물은 RF 또는 DC 마그네트론 스퍼터링(RF/DC magnetron sputtering)법, 펄스 레이저 증착(Pulsed Laser Deposition)법, 열 증착(Thermal Evaporation)법, 화학증착법(Chemical Vapor Deposition) 등에 의해 활성층으로 증착될 수 있으며, 약 10 내지 50㎚의 두께 범위에서 형성될 수 있지만, 이것으로 제한되는 것은 아니 다.
상기 알루미늄 함유 산화물, 아연 함유 산화물 및 주석 함유 산화물을 포함하는 조성물은 상온 내지 200℃의 온도 범위에서 증착될 수 있으며, 바람직하게는 150℃에서 증착되는 것이다.
상기 활성층(50) 위에 도시하지 않았지만, 보호층이 형성될 수 있으며, 예를 들면, 폴리이미드 폴리머와 같은 폴리머 물질들이 스핀 코팅, 딥코팅, 캐스팅 등과 같은 방법을 통해 형성된 후 패터닝될 수 있으며, SiO2, Al2O3와 같은 절연물질들을 화학증착법(CVD), 원자층 증착법(ALD) 등을 통하여 형성된 후 패터닝 될 수 있다.
상기 박막의 형성시 모든 패터닝은 포토-리소그래피 방법 또는 습식 식각 방법을 통해 수행될 수 있다.
지금까지 보고된 ZnO, Zn-Sn-O, In-Zn-O, In-Ga-Zn-O계 산화물 박막트랜지스터에서는 일반적으로 200℃이상의 고온에서 열처리하거나 고온에서 박막을 증착하여야 전계 효과 트랜지스터 특성을 나타낸다. 그러나 본 발명에 따른 알루미늄-아연-주석 함유 산화물을 포함하는 조성물을 활성층으로 이용한 전계 효과 트랜지스터는 상온에서 증착하여도 트랜지스터 특성을 나타내며 150 내지 200℃의 온도에서 후열처리하면 보다 우수한 트랜지스터 특성을 나타낼 수 있다.
본 발명에 따른 상기 알루미늄-아연-주석 함유 산화물은 화학적으로 매우 안정된 조성의 화합물로 400℃ 이하에서 열처리하여도 비정질 상태를 유지하여 균일한 대면적 소자를 제작하는데 매우 유리하며 공정 중의 각종 고온 공정과 식각 공 정에서도 안정된 특성을 유지한다. 또한 내구성이 우수하여 박막 트랜지스터 등의 전자 소자로 제작한 후 장시간 동안 안정된 특성을 유지한다.
본 발명에 따른 상기 알루미늄-아연-주석 함유 산화물은 n-형 전계 효과 트랜지스터의 활성층 반도체 물질로 사용될 수 있을 뿐만 아니라 다이오드 소자의 n-형 반도체층으로 사용될 수 있다.
또한 상기 알루미늄-아연-주석 함유 산화물은 박막 형성시 산소 분압 및 주석의 함량에 따라 비저항이 1012 Ωcm 이상인 절연체 물질로도 사용할 수 있으며, 알루미늄과 주석의 함량에 따라 박막의 전기전도도를 비롯한 전기적 물성을 조절할 수 있다. 또한 이를 활성층으로 이용한 전계 효과 트랜지스터의 경우 전기적 특성도 변화시킬 수 있다.
상기 알루미늄-아연-주석 함유 산화물로 형성된 박막은 박막 제조 시의 챔버 내 산소 분압의 변화에 따라 전기전도도 및 전기적 물성을 조절할 수 있다. 또한 이를 활성층으로 이용한 전계 효과 트랜지스터의 전기적 특성 또한 박막 제조 시 산소 분압에 따라 변화될 수 있다.
상기 알루미늄-아연-주석 산화물로 형성된 박막은 박막 제조시 후열처리 온도 및 분위기에 따라 전기전도도 및 전기적 물성을 조절할 수 있다. 또한 이를 활성층으로 이용한 전계 효과 트랜지스터의 전기적 특성 또한 제어될 수 있다.
상기 알루미늄-아연-주석 함유 산화물 박막을 활성층으로 사용하고 소스/드레인 전극, 게이트 전극 및 게이트 절연체를 구비한 박막 트랜지스터는 능동형 액정표시장치, 능동형 유기발광다이오드 표시장치, 능동형 전계발광 디스플레이 등의 평판형 디스플레이 패널의 백플레인 소자로 사용할 수 있다.
또한, 상기 알루미늄-아연-주석 함유 산화물 박막을 활성층으로 사용하고, 소스/드레인 전극, 게이트 전극 및 게이트 절연체를 구비한 박막 트랜지스터는 박막형 전기회로의 인버터 소자로도 사용할 수 있다.
그리고, 또한 상기 알루미늄-아연-주석 산화물 박막을 활성층으로 사용하고, 소스/드레인 전극, 게이트 전극 및 게이트 절연체를 구비한 박막 트랜지스터는 박막형 전기회로의 증폭기 소자로 사용할 수 있다.
이하, 본 발명을 구체적인 실시예를 들어 더욱 상세히 설명하지만, 본 발명이 실시예로 제한되는 것은 아니다.
실시예
1
100x100 ㎟의 알칼리성 없는 유리 기판을 아세톤, 이소-프로필 알콜 및 탈이온수로 순차적으로 초음파 세정하였다. 이어서, 세정된 유리 기판 상에 ITO를 가지고 DC-RF 마그네트론 스퍼터로 스퍼터링하여 150nm의 두께로 게이트 전극을 증착하고 패터닝하였다. 이어서, 170nm 두께로 게이트 절연층을 알루미나를 사용하여 150℃에서 ALD법으로 형성한 후, ITO을 가지고 DC-RF 마그네트론 스퍼터로 스퍼터링하여 150nm의 두께로 소스/드레인 전극을 증착 및 패터닝한 후, 그 위에 4at%의 Al2O3, 66at%의 ZnO 및 30at%의 SnO2의 타겟이 장착된 RF 마그네트론 스퍼터를 사용 하여 상온에서 30㎚의 두께로 박막을 증착하여 이를 활성층으로 하였다. 상기 스퍼터링은 0.2Pa의 챔버 압력과 300W의 스퍼터링 파워를 가지고 Ar/O2 분위기에서 수행하였으며, 모든 패터닝은 포토-리소그래피 방법 및 습식 식각 방법으로 수행하였다. 상기와 같은 방법으로 하부 게이트 코-플래너형 구조의 박막 트랜지스터를 제작하였다. 얻어진 박막 트랜지스터의 전류-전압 특성을 평가하여 그 결과를 도 5에 나타내었다.
실시예
2
제작된 소자를 150℃ 진공 분위기에서 1시간 동안 어닐링(열처리)하는 것만 제외하고 실시예 1과 동일하게 하여 박막 트랜지스터 소자를 제작하였다. 이어서, 얻어진 박막 트랜지스터의 전류-전압 특성을 평가하여 그 결과를 도 6에 나타내었다.
실시예
3
제작된 소자를 180℃ 진공 분위기에서 1시간 동안 어닐링(열처리)하는 것만 제외하고 실시예 1과 동일하게 하여 박막 트랜지스터 소자를 제작하였다. 이어서, 얻어진 박막 트랜지스터의 전류-전압 특성을 평가하여 그 결과를 도 7에 나타내었다.
실시예
4
100x100 ㎟의 알칼리성 없는 유리 기판을 아세톤, 이소-프로필 알콜 및 탈이온수로 순차적으로 초음파 세정하였다. 이어서, 세정된 유리 기판 상에 ITO를 가지고 DC-RF 마그네트론 스퍼터로 스퍼터링하여 150nm의 두께로 게이트 전극을 증착하고 패터닝하였다. 이어서, 170nm 두께로 게이트 절연층을 알루미나를 사용하여 150℃에서 ALD법으로 형성한 후, ITO을 가지고 DC-RF 마그네트론 스퍼터로 스퍼터링하여 150nm의 두께로 소스/드레인 전극을 증착 및 패터닝한 후, 그 위에 5at%의 Al2O3, 83at%의 ZnO 및 12at%의 SnO2의 타겟이 장착된 RF 마그네트론 스퍼터를 사용하여 상온에서 30㎚의 두께로 박막을 증착하여 이를 활성층으로 하여, 하부 게이트 코-플래너형 구조의 박막 트랜지스터를 제작하였다. 상기 스퍼터링은 0.2Pa의 챔버 압력과 300W의 스퍼터링 파워를 가지고 Ar/O2 분위기에서 수행하였다. 이어서, 소자를 180℃ 진공 분위기에서 1시간 동안 어닐링(열처리)하고, 얻어진 박막 트랜지스터의 전류-전압 특성을 평가하여 그 결과를 도 8에 나타내었다.
실시예
5
활성층을 형성 후, 그 위에 폴리-이미드 폴리머를 사용하여 스핀코팅법으로 500nm의 두께로 보호막을 형성한 후 소자를 180℃ 진공 분위기에서 1시간 동안 어닐링(열처리)하는 것만 제외하고 실시예 4와 동일하게 하여 박막 트랜지스터 소자를 제작하였다. 얻어진 박막 트랜지스터의 전류-전압 특성을 평가하여 그 결과를 도 9에 나타내었다.
실시예
6
100x100 ㎟의 알칼리성 없는 유리 기판을 아세톤, 이소-프로필 알콜 및 탈이온수로 순차적으로 초음파 세정하였다. 이어서, 세정된 유리 기판 상에 ITO를 가지고 DC-RF 마그네트론 스퍼터로 스퍼터링하여 150nm의 두께로 소스-드레인 전극을 증착 및 패터닝하였다. 이어서, 그 위에 4at%의 Al2O3, 66at%의 ZnO 및 30at%의 SnO2의 타겟이 장착된 RF 마그네트론 스퍼터를 사용하여 상온에서 30㎚의 두께로 박막을 증착하여 이를 활성층으로 하였다. 상기 스퍼터링은 0.2Pa의 챔버 압력과 300W의 스퍼터링 파워를 가지고 Ar/O2 분위기에서 수행하였다. 이어서, 170nm 두께로 게이트 절연층을 알루미나를 사용하여 150℃에서 ALD법으로 형성한 후, ITO을 가지고 DC-RF 마그네트론 스퍼터로 스퍼터링하여 150nm의 두께로 게이트 전극을 증착 및 패터닝하여, 상부 게이트 코-플래너형 구조의 박막 트랜지스터를 제작하였다. 이어서, 소자를 300℃에서 O2 중에서 1시간 동안 어닐링(열처리)하고, 얻어진 박막 트랜지스터의 전류-전압 특성을 평가하여 그 결과를 도 10에 나타내었다.
박막 트랜지스터의 특성 평가
도 5 내지 도 10에 도시된 실시예 1 내지 6으로부터 제작된 박막 트랜지스터 소자들의 전류-전압 특성을 살펴보면, 알루미늄-아연-주석 함유 산화물로 형성된 활성층을 채용한 하부 게이트 트랜지스터 및 상부 게이트 트랜지스터에서 모두 전기적 특성이 우수함을 알 수 있다. 구체적인 결과는 다음과 같다.
박막 트랜지스터의 열처리 전후의 특성 평가
실시예 1, 2 및 3에서 얻은 트랜지스터의 전류-전압 특성을 나타낸 도 5 내지 도 7를 통해 알 수 있는 바와 같이, 열처리 후의 트랜지스터가 보다 우수한 특성을 나타낸다. 즉, 서브-문턱전압 스윙(S/S)이 개선되었고, 전계 효과 이동도가 약 3배 내지 약 5배 이상 향상되었음을 확인할 수 있다.
또한, 알루미늄, 아연 및 주석 함량을 달리하여 제작된 실시예 4 내지 5의 트랜지스터의 전류-전압 특성을 나타낸 도 8 및 도 9의 비교를 통해서도, 열처리 후의 트랜지스터가 전기적 특성이 향상되었음을 알 수 있다.
박막 트랜지스터의 주석 함량에 따른 특성 평가
활성층을 구성하는 알루미늄-아연-주석 함유 산화물의 조성[(1-x)(Al0 .06 Zn0.94)x(Sn)]Oy 중에서 주석 함량을 달리하는 것만 제외하고 실시예 2에서와 같은 방법을 통해 및 실시예 3에서와 같은 방법을 통해 박막 트랜지스터들을 제작하였고, 이들 각각의 주석 함량에 따른 전계 효과 이동도를 평가하여 그 결과를 도 11에 나타내었다. 그 결과 150℃ 및 180℃에서 각각 어닐링 처리한 트랜지스터 모두에서 주석 함량이 증가됨에 따라서 이동도가 증가함을 확인할 수 있었다.
박막 트랜지스터의 산소
분압에
따른 특성 평가
활성층 박막의 제작시, 산소 분압을 달리하는 것만 제외하고, 실시예 2에서와 같은 방법을 통해 및 실시예 3에서와 같은 방법을 통해 박막 트랜지스터들을 제작하였고, 이들 각각의 산소 분압에 따른 전계 효과 이동도를 평가하여 그 결과를 도 12에 나타내었다. 그 결과 산소 분압이 증가됨에 따라서 이동도가 감소함을 확인할 수 있었다.
알루미늄-아연-주석 함유 산화물 박막의
비정질
평가
RF 마그네트론 스퍼터링법으로 4.5at%의 Al2O3, 65.5at%의 ZnO 및 30at%의 SnO2을 이용하여 상온에서 150㎚의 두께로 박막을 증착하였고, 이를 XRD로 분석하였으며, 1시간 동안 300℃에서 어닐링 처리한 후 이를 다시 XRD로 분석하여 그 결과를 도 13 및 도 14에 나타내었다. 도 13 및 도 14를 통해 알 수 있는 바와 같이, 열처리 전후 모두 비정질 상태임을 확인할 수 있다.
도 1은 본 발명에 일실시예에 따른 하부 게이트 코-플래너형 구조의 전계 효과 트랜지스터의 단면도이다.
도 2는 본 발명의 일실시예에 따른 하부 게이트 스태거드형 구조의 전계 효과 트랜지스터의 단면도이다.
도 3은 본 발명의 일실시예에 따른 상부 게이트 코-플래너형 구조의 전계 효과 트랜지스터의 단면도이다.
도 4는 본 발명의 일실시예에 따른 상부 게이트 스태거드형 구조의 전계 효과 트랜지스터의 단면도이다.
도 5는 본 발명의 일실시예에 따라 활성층이 알루미늄-아연-주석 함유 산화물로 상온에서 증착된 하부 게이트 전계 효과 트랜지스터의 전류-전압 특성을 나타낸 그래프이다.
도 6은 본 발명의 일실시예에 따라 150℃에서 후열처리된 하부 게이트 전계 효과 트랜지스터의 전류-전압 특성을 나타낸 그래프이다.
도 7은 본 발명의 일실시예에 따라 180℃에서 후열처리된 하부 게이트 전계 효과 트랜지스터의 전류-전압 특성을 나타낸 그래프이다.
도 8은 본 발명의 또 다른 일실시예에 따라 보호막 없이 180℃에서 후열처리된 하부 게이트 전계 효과 트랜지스터의 전류-전압 특성을 나타낸 그래프이다.
도 9는 본 발명의 또 다른 일실시예에 따라 보호막을 형성한 후 180℃에서 후열처리된 하부 게이트 전계 효과 트랜지스터의 전류-전압 특성을 나타낸 그래프 이다.
도 10은 본 발명의 다른 일실시예에 따라 제작된 상부 게이트 전계 효과 트랜지스터의 전류-전압 특성을 나타낸 그래프이다.
도 11은 주석 함량에 따른 전계 효과 이동도의 변화를 나타낸 그래프이다.
도 12은 산소 분압에 따른 전계 효과 이동도의 변화를 나타낸 그래프이다.
도 13은 본 발명에 따라 상온에서 증착된 알루미늄-아연-주석 함유 산화물 박막의 XRD이다.
도 14는 본 발명에 따라 상온에서 증착된 알루미늄-아연 -주석 함유 산화물 박막의 300℃ 열처리후를 나타낸 XRD이다
Claims (15)
- 알루미늄 함유 산화물;아연 함유 산화물; 및주석 함유 산화물을 포함하며, 400℃ 이하에서 비정질 상태인 산화물 반도체 박막용 조성물.
- 제 1항에 있어서,상기 알루미늄 함유 산화물, 아연 함유 산화물 및 주석 함유 산화물의 금속 성분의 비율은 아연 50 내지 99at%, 주석 0.5 내지 49.5at% 및 나머지는 알루미늄인 산화물 반도체 박막용 조성물.
- 제 1항에 있어서,상기 알루미늄 함유 산화물은 Al2O3이며, 아연 함유 산화물은 ZnO이며, 주석 함유 산화물은 SnO2인 산화물 반도체 박막용 조성물.
- 기판 상에 소스/드레인 전극, 게이트 절연막, 활성층, 게이트 전극을 구비한 전계 효과 트랜지스터에 있어서,상기 활성층은 알루미늄, 아연 및 주석을 포함하는 400℃ 이하에서 비정질 상태인 산화물을 포함하고,상기 소스/드레인 전극 또는 상기 게이트 전극 중 적어도 한 개는 가시광에 투명한 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 4항에 있어서,상기 산화물 중의 금속 성분의 비율이 아연 50 내지 99at%, 주석 0.5 내지 49.5at% 및 나머지는 알루미늄인 전계 효과 트랜지스터.
- 제 4항에 있어서,상기 알루미늄는 Al2O3의 유형이며, 아연은 ZnO의 유형이며, 주석은 SnO2의 유형인 전계 효과 트랜지스터.
- 제 4항에 있어서, 상기 활성층의 알루미늄 또는 주석 함량에 따라서 박막의 전기적 물성이 제어되는 것인 전계 효과 트랜지스터.
- 제 4항에 있어서,상기 전계 효과 트랜지스터는 기판 상에 순차적으로 게이트 전극, 게이트 절연층, 소스/드레인 전극 및 활성층이 형성되어 있는 하부 게이트 코-플래너형 구조인 전계 효과 트랜지스터.
- 제 4항에 있어서,상기 전계 효과 트랜지스터는 기판 상에 순차적으로 게이트 전극, 게이트 절연층, 활성층 및 소스/드레인 전극이 형성되어 있는 하부 게이트 스태거드형 구조인 전계 효과 트랜지스터.
- 제 4항에 있어서,상기 전계 효과 트랜지스터는 기판 상에 순차적으로 소스/드레인 전극, 활성층, 게이트 절연층 및 게이트 전극이 형성되어 있는 상부 게이트 코-플래너형 구조인 전계 효과 트랜지스터.
- 제 4항에 있어서,상기 전계 효과 트랜지스터는 기판 상에 순차적으로 활성층, 소스/드레인 전극, 게이트 절연층 및 게이트 전극이 형성되어 있는 상부 게이트 스태거드형 구조인 전계 효과 트랜지스터.
- 기판 상에 게이트 전극, 게이트 절연층, 활성층 및 소스/드레인 전극을 형성하는 전계 효과 트랜지스터의 제조방법에 있어서,상기 활성층은 알루미늄, 아연 및 주석을 포함하는 400℃ 이하에서 비정질 상태인 산화물을 이용하여 상온 내지 200℃의 온도에서 증착되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
- 제 12항에 있어서, 상기 증착은 RF 또는 DC 마그네트론 스퍼터링법, 펄스 레이저 증착법, 열증착법 또는 화학증착법으로 수행되는 것인 전계 효과 트랜지스터의 제조방법
- 제 12항에 있어서, 상기 박막 트랜지스터는 200℃ 이하의 온도에서 후열처리 되는 것인 전계 효과 트랜지스터의 제조방법.
- 제 12항에 있어서, 상기 활성층의 형성시 챔버 내의 산소 분압의 변화에 따라 전기적 물성이 제어되는 것인 전계 효과 트랜지스터의 제조방법.
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