KR20090106012A - Method for fabricating semiconductor device - Google Patents

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Abstract

PURPOSE: A method for fabricating a semiconductor device is provided to increase a contact area of a gate electrode and a damascene word line by removing remaining interlayer insulating film effectively. CONSTITUTION: A method for fabricating a semiconductor device is comprised of the steps: forming a plurality of pillar patterns on a substrate(31); forming a gate electrode(37) covering the pillar pattern; forming a capping layer(38) along the step height of the substrate in which the gate electrode is formed; burying the interlayer insulating film(40A) between the pillar patterns; forming an open area by selectively etching an interlayer insulating film; and forming an etch protection film which is deposited on the pillar pattern thicker than the sidewall of the pillar pattern.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하 방향으로 형성되는 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a semiconductor device manufacturing method in which a channel is formed in an up / down direction.

채널이 상/하 방향, 예컨대 수직(vertical)으로 형성되는 반도체 소자는 다마신 워드라인(damascene word line)을 통해 게이트에 구동전압이 전달되며, 이에 따라 캐패시터의 데이터가 외부로 입/출력된다.In a semiconductor device in which channels are formed in a vertical direction, for example, vertical, a driving voltage is transmitted to a gate through a damascene word line, and thus data of a capacitor is input / output to the outside.

도 1a 및 도 1b는 종래기술에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 다마신 워드라인의 형성방법을 나타낸 공정단면도이다.1A and 1B are cross-sectional views illustrating a method of forming a damascene word line of a semiconductor device in which channels are formed in an up / down direction according to the related art.

도 1a에 도시된 바와 같이, 필라해드(13)와 필라넥(15)을 포함하는 필라패턴, 필라패턴을 보호하는 게이트 하드마스크막(12)과 측벽보호막(14), 필라패턴을 감싸는 게이트 절연막(17)과 게이트 전극(18)을 형성한 후, 전면에 캡핑막(19)을 형성한다. 그리고, 베리드 비트라인(16)과, 인접하는 베리드 비트라인(16)간을 분리하는 분리막(20)을 형성한다. 이어서, 필라패턴 사이를 매립하는 층간절연막(21) 을 형성한 후, 라인형태의 마스크패턴(22)을 형성한다.As shown in FIG. 1A, a pillar pattern including the pillar head 13 and the pillar neck 15, a gate hard mask layer 12 protecting the pillar pattern, a sidewall protective layer 14, and a gate insulating layer surrounding the pillar pattern After the 17 and the gate electrode 18 are formed, a capping film 19 is formed over the entire surface. Then, the separator 20 is formed to separate the buried bit line 16 and the adjacent buried bit line 16. Next, after forming the interlayer insulating film 21 which fills in between pillar patterns, the mask pattern 22 of a line form is formed.

도 1b에 도시된 바와 같이, 마스크패턴(22)을 식각장벽으로 층간절연막(21)을 식각하여 다마신 워드라인이 형성될 개방영역(23)을 형성한다. 이후, 개방영역(23)과 인접하는 캡핑막(19)을 식각하여 게이트 전극(18)을 노출시키고, 개방영역(23)에 도전막을 매립하여 다마신 워드라인을 형성한다.As illustrated in FIG. 1B, the interlayer insulating layer 21 is etched using the mask pattern 22 as an etch barrier to form an open region 23 in which a damascene word line is to be formed. Thereafter, the capping layer 19 adjacent to the open region 23 is etched to expose the gate electrode 18, and a conductive layer is embedded in the open region 23 to form a damascene word line.

위와 같은 다마신 워드라인의 형성 방법은 층간절연막(21)의 식각을 라인형태의 마스크패턴(22)을 이용하며, 이에 따라 필라패턴을 덮는 게이트 하드마스크막(12)과 캡핑막(19)에 자기정렬되는 자기정렬 콘택(self aligned contact)식각 공정으로 진행하는바, 게이트 하드마스크막(12)과 캡핑막(19)의 손실을 최소화한 상태에서 층간절연막(21)을 식각한다.In the method of forming the damascene word line as described above, the etching of the interlayer insulating layer 21 is performed using the mask pattern 22 having a line shape, and thus, the gate hard mask layer 12 and the capping layer 19 covering the pillar pattern are formed. The interlayer insulating film 21 is etched while minimizing the loss of the gate hard mask film 12 and the capping film 19.

그러나, 층간절연막(21)의 식각에서, 개방영역(23)의 종횡비가 높아서 캡핑막(19)과 인접하는 층간절연막(21)의 식각이 다른 지역의 층간절연막(21)보다 식각이 늦어진다. 때문에 캡핑막(19)의 측벽에 층간절연막(21A)이 잔류하게 된다. However, in the etching of the interlayer insulating film 21, the aspect ratio of the open area 23 is high, so that the etching of the interlayer insulating film 21 adjacent to the capping film 19 is later than the interlayer insulating film 21 in other regions. Therefore, the interlayer insulating film 21A remains on the sidewall of the capping film 19.

따라서, 잔류하는 층간절연막(21A)이 후속 캡핑막(19)의 식각을 방해하여 게이트 전극(28)이 노출되지 않으며, 이는 게이트 전극(18)과 다마신 워드라인의 접촉면적을 감소시키는 문제점으로 작용한다.Accordingly, the remaining interlayer insulating film 21A prevents the subsequent etching of the capping film 19 so that the gate electrode 28 is not exposed, which reduces the contact area between the gate electrode 18 and the damascene word line. Works.

또한, 잔류하는 층간절연막(21A)을 제거하기 위해 식각공정을 추가로 진행할 경우, 게이트 하드마스크막(12)과 캡핑막(19)에 데미지를 인가하여 필라패턴이 노출되는 문제점이 발생된다.In addition, when the etching process is further performed to remove the remaining interlayer insulating film 21A, a problem occurs in that the pillar pattern is exposed by applying damage to the gate hard mask film 12 and the capping film 19.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 잔류하는 층간절연막을 제거하여, 게이트 전극과 다마신 워드라인의 접촉면적을 증가시키는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of fabricating a semiconductor device which increases the contact area of a gate electrode and a damascene word line by removing a remaining interlayer insulating film.

상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판에 복수의 필라패턴을 형성하는 단계, 상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계, 상기 게이트 전극이 형성된 기판의 단차를 따라 캡핑막을 형성하는 단계, 상기 필라패턴 사이에 층간절연막을 매립하는 단계, 상기 층간절연막을 선택적 식각하여 개방영역을 형성하는 단계, 상기 필라패턴의 측벽보다 필라패턴의 상부에서 더 두껍게 증착되는 식각보호막을 형성하는 단계, 상기 층간절연막의 식각에서 발생된 식각잔류물이 제거되도록 상기 식각보호막을 식각하는 단계, 상기 식각보호막을 제거하는 단계, 상기 캡핑막을 식각하여 상기 게이트 전극을 노출시키는 단계 및 상기 개방영역에 도전막을 매립하여 상기 게이트 전극과 접촉하는 워드라인을 형성하는 단계를 포함한다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a plurality of pillar patterns on the substrate, forming a gate electrode surrounding the pillar pattern, the capping film along the step of the substrate on which the gate electrode is formed Forming an open region by selectively etching the interlayer insulating layer, forming an open region between the pillar patterns, and forming an etch protection layer deposited thicker on the pillar pattern than the sidewalls of the pillar pattern; Etching the etching protection layer to remove the etch residue generated in the etching of the interlayer insulating layer; removing the etching protection layer; etching the capping layer to expose the gate electrode; and conducting the open area. Embedding a film to form a word line in contact with the gate electrode It should.

상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 잔류하는 층간 절연막을 효과적으로 제거하여, 게이트 전극과 다마신 워드라인의 접촉면적을 증가시킨다. The present invention based on the above-mentioned means for solving the problem effectively removes the remaining interlayer insulating film, thereby increasing the contact area between the gate electrode and the damascene word line.

따라서, 반도체 소자의 신호 전달 효율을 증가시킬 수 있으며, 나아가 반도체 소자의 신뢰성 및 안정성을 향상시킬 수 있다.Therefore, the signal transmission efficiency of the semiconductor device can be increased, and further, the reliability and stability of the semiconductor device can be improved.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 2a 내지 도 2f는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in which a channel is formed in an up / down direction according to an exemplary embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(31) 상에 복수의 게이트 하드마스크막패턴(32)을 형성하고, 이를 식각장벽으로 기판(31)을 식각하여 필라해드(33)를 형성한다.As shown in FIG. 2A, a plurality of gate hard mask layer patterns 32 are formed on the substrate 31, and the pillars 33 are formed by etching the substrate 31 using an etch barrier.

게이트 하드마스크막패턴(32)은 질화막, 특히 실리콘질화막으로 형성한다.The gate hard mask film pattern 32 is formed of a nitride film, especially a silicon nitride film.

이어서, 게이트 하드마스크막패턴(32)과 필라해드(33)의 측벽에 측벽보호막(34)을 형성한 후, 이를 식각장벽으로 기판(31)을 등방성 식각하여 필라넥(35)을 형성한다.Subsequently, after forming the sidewall passivation layer 34 on the sidewalls of the gate hard mask layer pattern 32 and the pillar head 33, the pillar 31 is formed by isotropically etching the substrate 31 using the etch barrier.

측벽보호막(34)은 필라해드(33)가 형성된 기판의 단차를 따라 산화막을 증착한 후, 에치백(etch back) 공정을 진행하여 형성한다.The sidewall protection layer 34 is formed by depositing an oxide film along a step of the substrate on which the pillar head 33 is formed, and then performing an etch back process.

이하, 필라해드(33)와 필라넥(35)을 통칭하여 필라패턴이라 표기한다.Hereinafter, the pillar head 33 and the pillar neck 35 are collectively referred to as a pillar pattern.

이어서, 기판(31) 전면에 불순물을 도핑시켜 불순물영역을 형성한다. 이때, 필라해드(33)에도 불순물을 도핑시킨다.Subsequently, an impurity region is formed by doping impurities over the entire surface of the substrate 31. At this time, the pillar head 33 is also doped with impurities.

이어서, 필라넥(35)을 감싸는 게이트 절연막(36)과 게이트 전극(37)을 형성한다. 여기서, 게이트 전극(37)은 폴리실리콘막 또는 금속막으로 형성한다.Subsequently, the gate insulating film 36 and the gate electrode 37 surrounding the pillar neck 35 are formed. Here, the gate electrode 37 is formed of a polysilicon film or a metal film.

이어서, 게이트 전극(37)이 형성된 기판의 단차를 따라 캡핑막(38)을 형성한다. 캡핑막(38)은 후속 다마신 워드라인을 형성하기 위한 자기정렬 식각공정에서 게이트 하드마스크막(32), 게이트 전극(37) 및 기판(31)을 보호하기 위한 박막으로, 질화막으로 형성한다.Next, the capping film 38 is formed along the step of the substrate on which the gate electrode 37 is formed. The capping layer 38 is a thin film for protecting the gate hard mask layer 32, the gate electrode 37, and the substrate 31 in a self-aligned etching process for forming a subsequent damascene word line, and is formed of a nitride layer.

이어서, 기판(31)의 불순물영역을 분리하는 트렌치를 형성하고, 트렌치를 매립하는 분리막(39)을 형성하여 베리드 비트라인(50)을 형성한다. 분리막(39)은 산화막으로 형성한다.Subsequently, a trench for separating the impurity region of the substrate 31 is formed, and a separator 39 for filling the trench is formed to form the buried bit line 50. The separator 39 is formed of an oxide film.

이어서, 필라패턴 사이를 채우는 산화막을 증착한 후, 게이트 하드마스크막(32)의 표면이 노출될 때까지 평탄화 공정을 진행하여 층간절연막(40)을 형성한다. 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing) 공정일 수 있다.Subsequently, after the oxide film filling the pillar patterns is deposited, the planarization process is performed until the surface of the gate hard mask film 32 is exposed to form the interlayer insulating film 40. The planarization process may be a chemical mechanical polishing process.

이어서, 층간절연막(40)상에 다마신 워드라인이 형성될 영역을 개방하는 라인형의 마스크패턴(41)을 형성한다.Subsequently, a line mask pattern 41 is formed on the interlayer insulating film 40 to open a region where a damascene word line is to be formed.

도 2b에 도시된 바와 같이, 마스크패턴(41)을 식각장벽으로 층간절연막(40)을 식각하여 다마신 워드라인이 형성될 개방영역(42)을 형성한다. 이때, 개방영 역(42)의 종횡비가 높음으로 인해 층간절연막(40A)의 일부가 식각잔류물로 잔류하게 된다.As shown in FIG. 2B, the interlayer insulating layer 40 is etched using the mask pattern 41 as an etch barrier to form an open region 42 in which a damascene word line is to be formed. At this time, a part of the interlayer insulating film 40A remains as an etching residue due to the high aspect ratio of the open area 42.

이어서, 마스크패턴(41)을 제거한다.Next, the mask pattern 41 is removed.

도 2c에 도시된 바와 같이, 개방영역(42)이 형성된 기판의 단차를 따라 층간절연막(40)과 동일 또는 유사한 식각선택비를 갖는 식각보호막(43)을 형성한다.As illustrated in FIG. 2C, an etching passivation layer 43 having an etching selectivity that is the same as or similar to that of the interlayer insulating layer 40 is formed along the step of the substrate on which the open area 42 is formed.

식각보호막(43)은 단차피복성(step coverage)이 불량한 산화막으로 형성하며, 이에 따라 필라패턴의 상부영역에 형성된 식각보호막(43)이 하부영역에 형성된 식각보호막(43)보다 두껍다. 더욱이, 필라패턴 상부영역에 형성된 식각보호막(43)의 두께(D1)가, 필라패턴 하부영역에 형성된 식각보호막(43)과 잔류하는 층간절연막(40A)을 합한 두께(D2)보다도 두껍다.The etching protection layer 43 is formed of an oxide film having poor step coverage, and thus, the etching protection layer 43 formed in the upper region of the pillar pattern is thicker than the etching protection layer 43 formed in the lower region. Further, the thickness D1 of the etch protection film 43 formed in the upper region of the pillar pattern is thicker than the thickness D2 of the sum of the etch protection film 43 formed in the lower region of the pillar pattern and the remaining interlayer insulating film 40A.

도 2d에 도시된 바와 같이, 잔류하는 층간절연막(40A)이 제거되도록 식각보호막(43)을 식각한다. 이때, 층간절연막(40A)을 제거하는 동안, 게이트 하드마스크막(32)과 캡핑막(38)은 식각보호막(43A)에 의해 보호된다. 즉, 비등방성 식각 공정에서 잔류하는 층간절연막(40A) 및 식각보호막(43)은 두께(D1)가 얇아 모두 식각되어 제거되지만, 필라패턴의 상부영역에 형성된 식각보호막(43)은 두께(D2)가 두꺼워 공정이 완료될 때까지 잔류된다. 이에 의해 게이트 하드마스크막(32)과 캡핑막(38)이 보호된다. As shown in FIG. 2D, the etch protection film 43 is etched to remove the remaining interlayer insulating film 40A. At this time, while removing the interlayer insulating film 40A, the gate hard mask film 32 and the capping film 38 are protected by the etching protection film 43A. That is, although the interlayer insulating film 40A and the etching protection film 43 remaining in the anisotropic etching process are thin and are all etched away because the thickness D1 is thin, the etching protection film 43 formed in the upper region of the pillar pattern has a thickness D2. Is thick and remains until the process is complete. As a result, the gate hard mask film 32 and the capping film 38 are protected.

그리고, 식각보호막(43)의 식각은 에치백, 건식 세정(dry cleaning) 또는 습식식각 공정으로 진행할 수 있다. 에치백시 식각가스는 C4F6, C4F8, CF4 및 CHF3으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다.The etching of the etching protection layer 43 may be performed by an etch back, a dry cleaning, or a wet etching process. The etching gas may be any one selected from the group consisting of C 4 F 6 , C 4 F 8 , CF 4, and CHF 3 .

도 2e에 도시된 바와 같이, 식각보호막(43A)을 제거한다.As shown in FIG. 2E, the etching protection film 43A is removed.

식각보호막(43A)의 제거는 에치백, 건식 세정 및 습식식각 공정으로 이루어진 그룹 중에서 선택된 어느 하나로 진행한다.Removal of the etching protection film 43A proceeds to any one selected from the group consisting of an etch back, a dry cleaning, and a wet etching process.

이어서, 캡핑막(38)을 제거하여 게이트 전극(37)을 노출시킨다.Next, the capping film 38 is removed to expose the gate electrode 37.

캡핑막(38)의 제거는 습식 스트립(wet strip)으로 진행하거나, 분리막(39)과 측벽보호막(34)과의 선택비가 우수한 질화막 에치백 공정으로 진행한다. Removal of the capping film 38 proceeds to a wet strip, or to a nitride film etchback process with excellent selectivity between the separator 39 and the sidewall protection film 34.

도 2f에 도시된 바와 같이, 개방영역(42)에 도전막을 매립하고, 에치백 공정을 진행하여 다마신 워드라인(44)을 형성한다.As shown in FIG. 2F, a conductive film is filled in the open region 42 and an etch back process is performed to form a damascene word line 44.

다마신 워드라인(44)은 노출된 게이트 전극(37)과 접촉하며, 다마신 워드라인(44)은 게이트 전극(37)과의 최대 접촉 면적을 갖기 위해 게이트 전극(37)을 덮는 형태를 갖는 것이 바람직하다.The damascene word line 44 is in contact with the exposed gate electrode 37, and the damascene word line 44 has a form covering the gate electrode 37 to have a maximum contact area with the gate electrode 37. It is preferable.

이후, 필라해드(33)와 전촉하는 캐패시터를 형성하여 채널이 상/하 방향으로 형성되는 반도체 소자를 제조한다.Subsequently, a capacitor in contact with the pillar head 33 is formed to manufacture a semiconductor device in which a channel is formed in an up / down direction.

전술한 바와 같은 본 발명의 실시예는, 개방영역(42)에 잔류하는 층간절연막(40A)을 제거하기 위해, 단차피복성이 불량한 식각보호막(43)을 기판 전면에 형성한 후, 캡핑막(38)의 측벽이 노출될때까지 식각 공정을 진행한다. 이때, 필라패턴의 하부영역에 형성된 층간절연막(40A) 및 식각보호막(43)은 두께(D1)가 얇아 모두 식각되어 제거되지만, 필라패턴의 상부영역에 형성된 식각보호막(43)은 두께(D2)가 두꺼워 공정이 완료될 때까지 잔류하며, 이에 의해 게이트 하드마스크 막(32)과 캡핑막(38)이 보호된다. According to the embodiment of the present invention as described above, in order to remove the interlayer insulating film 40A remaining in the open area 42, the etching protection film 43 having poor step coverage is formed on the entire surface of the substrate, and then the capping film ( The etching process is performed until the sidewall of 38) is exposed. At this time, the interlayer insulating film 40A and the etch protective film 43 formed in the lower region of the pillar pattern are thin and are etched away because the thickness D1 is thin. Is thick and remains until the process is completed, thereby protecting the gate hardmask film 32 and the capping film 38.

따라서, 안정적으로 게이트 전극(37)을 노출시킬 수 있다.Therefore, the gate electrode 37 can be exposed stably.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

도 1a 및 도 1b는 종래기술에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 다마신 워드라인의 형성방법을 나타낸 공정단면도.1A and 1B are cross-sectional views illustrating a method of forming a damascene word line of a semiconductor device in which channels are formed in up / down directions according to the related art.

도 2a 내지 도 2f는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도.2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in which a channel is formed in an up / down direction according to an exemplary embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

31 : 기판 32 : 게이트 하드마스크막패턴31 substrate 32 gate hard mask film pattern

33 : 필라헤드 34 : 측벽보호막33 pillar head 34 sidewall protective film

35 : 필라넥 36 : 게이트 절연막35 pillar neck 36 gate insulating film

37 : 게이트 전극 38 : 캡핑막37 gate electrode 38 capping film

39 : 분리막 40 : 층간절연막39: separator 40: interlayer insulating film

42 : 개방영역 43 : 식각보호막42: open area 43: etching protective film

44 : 다마신 워드라인44: damascene wordline

Claims (6)

기판에 복수의 필라패턴을 형성하는 단계;Forming a plurality of pillar patterns on the substrate; 상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계;Forming a gate electrode surrounding the pillar pattern; 상기 게이트 전극이 형성된 기판의 단차를 따라 캡핑막을 형성하는 단계;Forming a capping film along a step of the substrate on which the gate electrode is formed; 상기 필라패턴 사이에 층간절연막을 매립하는 단계;Filling an interlayer insulating film between the pillar patterns; 상기 층간절연막을 선택적 식각하여 개방영역을 형성하는 단계;Selectively etching the interlayer insulating film to form an open region; 상기 필라패턴의 측벽보다 필라패턴의 상부에서 더 두껍게 증착되는 식각보호막을 형성하는 단계;Forming an etch protection layer deposited on the pillar pattern thicker than the sidewall of the pillar pattern; 상기 층간절연막의 식각에서 발생된 식각잔류물이 제거되도록 상기 식각보호막을 식각하는 단계;Etching the etching protection layer so that the etching residues generated in the etching of the interlayer insulating layer are removed; 상기 식각보호막을 제거하는 단계;Removing the etching protection layer; 상기 캡핑막을 식각하여 상기 게이트 전극을 노출시키는 단계; 및Etching the capping layer to expose the gate electrode; And 상기 개방영역에 도전막을 매립하여 상기 게이트 전극과 접촉하는 워드라인을 형성하는 단계Embedding a conductive layer in the open region to form a word line in contact with the gate electrode 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 제1항에 있어서,The method of claim 1, 상기 식각보호막은 상기 층간절연막과 동일 박막으로 형성하는 반도체 소자 제조 방법.The etching protection film is a semiconductor device manufacturing method of forming the same thin film as the interlayer insulating film. 제1항에 있어서,The method of claim 1, 상기 식각보호막과 상기 층간절연막은 산화막으로 형성하는 반도체 소자 제조 방법.The etching protection layer and the interlayer insulating layer are formed of an oxide film. 제1항에 있어서,The method of claim 1, 상기 식각보호막을 식각하는 단계는 에치백, 건식 세정(dry cleaning) 또는 습식식각 공정으로 진행하는 반도체 소자 제조 방법.The etching of the etch protection layer may be performed by an etch back, dry cleaning, or wet etching process. 제1항에 있어서,The method of claim 1, 상기 개방영역을 형성하는 단계는 자기정렬 식각공정으로 진행하는 반도체 소자 제조 방법.The forming of the open region may be performed by a self-aligned etching process. 제1항에 있어서,The method of claim 1, 상기 캡핑막은 질화막으로 형성하는 반도체 소자 제조 방법.The capping film is a semiconductor device manufacturing method of forming a nitride film.
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