KR100981511B1 - Method of manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 반도체 기판의 상부에 제1 층간 절연막, 제1 식각 정지막 및 제2 층간 절연막을 순차적으로 형성하는 단계, 제2 층간 절연막, 제1 식각 정지막 및 제1 층간 절연막에 콘택 홀을 형성하는 단계, 콘택 홀의 내부에 콘택 플러그를 형성하는 단계, 콘택 플러그 및 제2 층간 절연막의 상부에 하드 마스크막 및 보조패턴을 형성하는 단계, 보조패턴의 측벽에 스페이서를 형성하는 단계, 보조패턴을 제거하는 단계, 스페이서에 따라 하드 마스크막을 패터닝하는 단계, 스페이서 및 패터닝된 제2 식각 정지막을 제거한다. 패터닝된 하드 마스크막에 따라 제2 층간 절연막을 패터닝 하여 트렌치를 형성하는 단계, 트렌치의 내부에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.According to an embodiment of the present invention, a first interlayer insulating film, a first etch stop film, and a second interlayer insulating film are sequentially formed on a semiconductor substrate, and contact holes are formed in the second interlayer insulating film, the first etch stop film, and the first interlayer insulating film. Forming a contact plug in the contact hole, forming a hard mask layer and an auxiliary pattern on the contact plug and the second interlayer insulating layer, forming a spacer on the sidewall of the auxiliary pattern, and removing the auxiliary pattern The hard mask layer is patterned according to the spacer, and the spacer and the patterned second etch stop layer are removed. And forming a trench by patterning a second interlayer insulating film according to the patterned hard mask film, and forming a metal wiring in the trench.

콘택 플러그, 금속배선, 식각 정지막, 잔류물, 불순물, 스페이서 Contact Plug, Metallization, Etch Stopper, Residue, Impurities, Spacer

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}Method of manufacturing semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 콘택 플러그 및 금속배선의 형성 공정 시 콘택 플러그과 금속배선 간의 전기적 특성을 개선하는 반도체 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for improving electrical characteristics between a contact plug and a metal wiring in a process of forming a contact plug and a metal wiring.

반도체 소자는 하부구조와 상부구조를 전기적으로 연결하기 위한 콘택 플러그(contact plug)를 포함한다. 예를 들면, 하부구조가 반도체 기판 상에 형성된 트랜지스터이고 상부구조가 금속배선인 경우, 트랜지스터의 접합영역과 금속배선 사이에 콘택 플러그를 형성하여 전기적으로 연결할 수 있다. 이에 따라, 접합영역과 콘택 플러그 간의 전기적 저항이 낮아야 하며, 금속배선과 콘택 플러그 간의 전기적 저항 역시 낮아야 한다.The semiconductor device includes a contact plug for electrically connecting the substructure and the superstructure. For example, when the lower structure is a transistor formed on a semiconductor substrate and the upper structure is a metal wiring, a contact plug may be formed between the junction region of the transistor and the metal wiring to electrically connect the same. Accordingly, the electrical resistance between the junction region and the contact plug should be low, and the electrical resistance between the metal wiring and the contact plug should also be low.

도 1은 종래의 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional method for manufacturing a semiconductor device.

도 1을 참조하면, 접합영역(10a)이 형성된 반도체 기판(10) 상에 층간 절연막(12)을 형성하고, 접합영역(10a)이 드러나도록 층간 절연막(12)에 콘택 홀(contact hole; C)을 형성한다. 콘택 홀(C)의 내부에 도전막(또는, 금속막)을 채워 콘택 플러그(14)를 형성한다. 특히, 콘택 플러그(14)와 전기적으로 접할 금속배선을 형성하기 위해서는 금속배선이 형성된 영역에 트렌치를 형성하는데, 이때 콘택 플러그(14)의 상부에 식각 정지막의 잔류물이 발생할 수 있다.Referring to FIG. 1, an interlayer insulating film 12 is formed on a semiconductor substrate 10 on which a junction region 10a is formed, and a contact hole C is formed in the interlayer insulating layer 12 so that the junction region 10a is exposed. ). The contact plug 14 is formed in the contact hole C by filling a conductive film (or a metal film). In particular, in order to form a metal wiring to be in electrical contact with the contact plug 14, a trench is formed in a region in which the metal wiring is formed. At this time, residues of the etch stop layer may occur on the contact plug 14.

구체적으로 설명하면, 반도체 소자의 집적도가 증가할수록 콘택 홀(C)의 폭은 좁아지고 있다. 이에 따라, 콘택 플러그(14)를 형성하는 공정이 점차 어려워지고 있는데, 특히 콘택 홀(C)의 측벽을 따라 형성된 콘택 플러그(14)용 도전막이 서로 접하는 경계를 따라 심(seam)이 발생할 수 있다. 심(seam)에 채워진 잔류물은 제거하기가 용이하지 않기 때문에 식각 또는 클리닝 공정을 실시한 이후에도 잔류물이 제거되지 않을 수가 있다. Specifically, the width of the contact hole C becomes narrower as the degree of integration of the semiconductor device increases. As a result, the process of forming the contact plug 14 becomes increasingly difficult. In particular, seams may occur along a boundary where the conductive films for the contact plugs 14 formed along the sidewalls of the contact holes C contact each other. . Since the residue filled in the seam is not easy to remove, the residue may not be removed after the etching or cleaning process.

잔류물이 제거되지 않은 상태에서 금속배선을 형성할 경우, 금속배선과 콘택 플러그 간의 접합력이 저하될 뿐만 아니라, 저항이 증가할 수 있으므로 반도체 소자의 전기적 특성 열화를 증가시킬 수 있다.When the metal line is formed without the residue removed, not only the bonding force between the metal line and the contact plug may be lowered, but also the resistance may increase, thereby increasing the deterioration of the electrical characteristics of the semiconductor device.

본 발명이 해결하고자 하는 과제는, 콘택 홀을 형성하기 위한 식각 공정 시 식각 정지막도 동시에 식각한 후, 콘택 플러그용 도전막을 채움으로써 콘택 플러그의 상부에 잔류물의 발생을 방지할 수 있다.An object of the present invention is to simultaneously etch the etch stop layer during the etching process for forming the contact hole, and then filling the contact plug conductive film to prevent the occurrence of residue on the contact plug.

본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판의 상부에 제1 층간 절연막, 제1 식각 정지막 및 제2 층간 절연막을 순차적으로 형성한다. 제2 층간 절연막, 제1 식각 정지막 및 제1 층간 절연막에 콘택 홀을 형성한다. 콘택 홀의 내부에 콘택 플러그를 형성한다. 콘택 플러그 및 제2 층간 절연막의 상부에 하드 마스크막, 제2 식각 정지막 및 보조패턴을 형성한다. 보조패턴의 측벽에 스페이서를 형성한다. 보조패턴을 제거한다. 스페이서에 따라 하드 마스크막을 패터닝한다. 스페이서 및 패터닝된 제2 식각 정지막을 제거한다. 패터닝된 하드 마스크막에 따라 제2 층간 절연막을 패터닝 하여 트렌치를 형성한다. 트렌치의 내부에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.In the method of manufacturing a semiconductor device according to the present invention, a first interlayer insulating film, a first etch stop film, and a second interlayer insulating film are sequentially formed on the semiconductor substrate. Contact holes are formed in the second interlayer insulating film, the first etch stop film, and the first interlayer insulating film. A contact plug is formed in the contact hole. A hard mask layer, a second etch stop layer, and an auxiliary pattern are formed on the contact plug and the second interlayer insulating layer. Spacers are formed on sidewalls of the auxiliary pattern. Remove the auxiliary pattern. The hard mask film is patterned according to the spacer. The spacers and the patterned second etch stop film are removed. A trench is formed by patterning the second interlayer insulating film in accordance with the patterned hard mask film. It is made of a method for manufacturing a semiconductor device comprising the step of forming a metal wiring inside the trench.

제1 식각 정지막은 질화막으로 형성하며, 콘택 홀의 내부로 반도체 기판이 노출된다. 또한, 반도체 기판은 콘택 플러그와 전기적으로 연결된 접합영역을 더 포함한다.The first etch stop layer is formed of a nitride layer, and the semiconductor substrate is exposed to the inside of the contact hole. In addition, the semiconductor substrate further includes a junction region electrically connected to the contact plug.

트렌치 형성 시 콘택 플러그 상에 잔류하는 분순물을 제거하는 단계를 포함하며, 하드 마스크막은 비정질카본막(Amorphous Carbon Layer; ACL)으로 형성한다. And removing the impurities remaining on the contact plug when the trench is formed, and the hard mask layer is formed of an amorphous carbon layer (ACL).

스페이서를 형성하는 단계는, 보조패턴 및 제2 식각 정지막의 표면을 따라 스페이서막을 형성하는 단계, 보조패턴의 측벽에 스페이서막을 잔류시켜 스페이서를 형성하기 위한 식각 공정을 실시하는 단계를 포함한다. The forming of the spacer may include forming a spacer layer along surfaces of the auxiliary pattern and the second etch stop layer, and performing an etching process to form the spacer by leaving the spacer layer on sidewalls of the auxiliary pattern.

스페이서막은 산화막으로 형성하고, 제2 식각 정지막은 SiON막으로 형성하며, 보조패턴은 폴리실리콘막으로 형성한다. The spacer layer is formed of an oxide layer, the second etch stop layer is formed of a SiON layer, and the auxiliary pattern is formed of a polysilicon layer.

트렌치를 형성하는 단계는 건식 식각 공정으로 실시하며, 건식 식각 공정은 H2 가스 및 N2 가스의 혼합가스를 사용하여 실시한다. Forming the trench may be performed by a dry etching process, and the dry etching process may be performed using a mixed gas of H 2 gas and N 2 gas.

혼합가스는 100sccm 내지 300sccm의 H2 가스와 300sccm 내지 1000sccm의 N2 가스를 혼합하여 형성한다. The mixed gas is formed by mixing 100 sccm to 300 sccm of H 2 gas and 300 sccm to 1000 sccm of N 2 gas.

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본 발명은, 콘택 홀을 형성하기 위한 식각 공정 시 식각 정지막도 동시에 식 각한 후, 콘택 플러그용 도전막을 채움으로써 콘택 플러그의 상부에 잔류물의 발생을 방지할 수 있다. 이로써, 콘택 플러그와 금속배선 간의 접합력을 향상시킬 수 있고, 저항 증가를 억제할 수 있으므로 반도체 소자의 전기적 특성을 향상시킬 수 있다.According to the present invention, after the etching stop film is simultaneously etched during the etching process for forming the contact hole, the conductive plug for the contact plug can be filled to prevent the occurrence of residue on the contact plug. As a result, the bonding force between the contact plug and the metal wiring can be improved, and the increase in resistance can be suppressed, so that the electrical characteristics of the semiconductor device can be improved.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.2 is a plan view illustrating a method of manufacturing a semiconductor device according to the present invention.

도 2를 참조하면, 반도체 소자는 하부구조(예컨대, 트랜지스터)와 상부구조(예컨대, 금속배선)를 전기적으로 연결하는 콘택 플러그(contact plug; CP)를 포함한다. 플래시 소자를 예로 들면, 플래시 소자는 다수개의 드레인 콘택 플러그(drain contact plug)들을 포함하며, 드레인 콘택 플러그들은 상부구조인 금속배선(M)과 전기적으로 연결된다. 금속배선(M)은 층간 절연막(I)으로 서로 전기적으로 격리된다. Referring to FIG. 2, a semiconductor device includes a contact plug (CP) electrically connecting a lower structure (eg, a transistor) and an upper structure (eg, a metal wiring). For example, the flash device includes a plurality of drain contact plugs, and the drain contact plugs are electrically connected to the metal wiring M, which is an upper structure. The metal wires M are electrically isolated from each other by the interlayer insulating film I.

반도체 소자의 제조 공정 중, 콘택 플러그(CP)와 금속배선(M) 간의 저항 감 소를 위하여, 콘택 홀(contact hole)을 형성하는 공정 시 식각 정지막도 동시에 식각 되도록 하여 잔류물의 발생을 방지할 수 있다. 또한, 특히, 반도체 소자의 집적도 증가에 따른 금속배선의 선폭 감소에 따라 스페이서를 사용한 패터닝 공정을 실시하여 좁은 폭의 배선을 형성할 수 있다. 이에 대하여, 다음의 도면을 참조하여 구체적으로 설명하도록 한다. In order to reduce the resistance between the contact plug (CP) and the metal wiring (M) during the manufacturing process of the semiconductor device, the etching stop film is also etched at the same time to prevent the generation of residues. Can be. In addition, in particular, the patterning process using the spacer may be performed to reduce the line width of the metal wiring according to the increase in the degree of integration of the semiconductor device, thereby forming a narrow wiring. This will be described in detail with reference to the following drawings.

도 3a 내지 도 3k는 도 2에서 A-A' 방향에 대한 반도체 소자의 제조 방법을 설명하기 위한 단면도이고, 도 4a 내지 도 4k는 도 2에서 B-B' 방향에 대한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.3A to 3K are cross-sectional views illustrating a method of manufacturing a semiconductor device in a direction AA ′ in FIG. 2, and FIGS. 4A to 4K are cross-sectional views illustrating a method of manufacturing a semiconductor device in a BB ′ direction in FIG. 2. to be.

도 3a 및 도 4a를 참조하면, A-A' 방향의 단면은 후속 콘택 플러그와 금속배선이 접하는 단면을 도시하였고, B-B' 방향의 단면은 후속 금속배선이 형성되는 단면을 도시하였다. 구체적으로 설명하면 다음과 같다.Referring to FIGS. 3A and 4A, a cross section along the A-A 'direction shows a cross section where a subsequent contact plug and a metal wire contact each other, and a cross section along the B-B' direction shows a cross section where a subsequent metal wire is formed. Specifically, it is as follows.

접합영역(300a)이 형성된 반도체 기판(300)의 상부에 제1 층간 절연막(302)을 형성한다. 제1 층간 절연막(302)은 산화막으로 형성할 수 있으며, 도면에는 도시되지 않았지만 하부구조인 트랜지스터(transistor)들이 덮이도록 충분한 두께로 형성하는 것이 바람직하다. 제1 층간 절연막(302)의 상부에 후속 금속배선용 트렌치 형성 공정을 위한 제1 식각 정지막(304)을 형성한다. 제1 식각 정지막(304)은 질화막으로 형성할 수 있다. 제1 식각 정지막(304)의 상부에 제2 층간 절연막(306)을 형성한다. 제2 층간 절연막(306)은 후속 형성할 금속배선 간을 전기적으로 절연시키기 위한 막으로써, 산화막으로 형성할 수 있다. The first interlayer insulating layer 302 is formed on the semiconductor substrate 300 on which the junction region 300a is formed. The first interlayer insulating film 302 may be formed of an oxide film, and although not shown in the drawing, the first interlayer insulating film 302 may be formed to have a sufficient thickness so as to cover transistors having a lower structure. A first etch stop layer 304 is formed on the first interlayer insulating layer 302 for the subsequent trench formation process for metallization. The first etch stop layer 304 may be formed of a nitride film. A second interlayer insulating layer 306 is formed on the first etch stop layer 304. The second interlayer insulating film 306 is a film for electrically insulating between metal wirings to be subsequently formed, and may be formed of an oxide film.

도 3b 및 도 4b를 참조하면, 제2 층간 절연막(306)의 상부에 콘택 홀(contac hole; CH)을 형성하기 위한 제1 포토레지스트 패턴(308)을 형성한다. 제1 포토레지스트 패턴(308)은 콘택 홀(CH)을 형성할 영역에만 개구부를 가지므로, B-B' 방향에 대한 단면에서는 개구부를 갖지 않는다. 제1 포토레지스트 패턴(308)에 따라 식각 공정을 실시하여 제2 층간 절연막(306), 제1 식각 정지막(304) 및 제1 층간 절연막(302)에 접합영역을 노출시키는 콘택 홀(CH)을 형성한다. 이때, 제1 포토레지스트 패턴(308)을 형성하기 이전에, 하드 마스크막(미도시)을 형성하고 제1 포토레지스트 패턴(308)을 형성하여 패터닝 공정을 실시할 수도 있다. 이어서, 콘택 홀(CH)의 내부에 잔류할 수 있는 불순물을 제거하기 위한 클리닝 공정을 실시하는 것이 바람직하다. 3B and 4B, a first photoresist pattern 308 is formed on the second interlayer insulating layer 306 to form a contact hole (CH). Since the first photoresist pattern 308 has an opening only in a region in which the contact hole CH is to be formed, the first photoresist pattern 308 does not have an opening in a cross section along the B-B 'direction. A contact hole (CH) exposing a junction region to the second interlayer insulating layer 306, the first etch stop layer 304, and the first interlayer insulating layer 302 by performing an etching process according to the first photoresist pattern 308. To form. In this case, before forming the first photoresist pattern 308, a hard mask layer (not shown) may be formed and the first photoresist pattern 308 may be formed to perform a patterning process. Subsequently, it is preferable to perform a cleaning process for removing impurities that may remain in the contact hole CH.

도 3c 및 도 4c를 참조하면, 콘택 홀(CH)의 내부에 도전막(310) 또는 금속막을 채워 콘택 플러그(contact plug)를 형성한다. 예를 들면, 도전막(310)은 텅스텐(tungsten; W)막으로 형성할 수 있다. 구체적으로 설명하면, 도전막(310)은 콘택 홀(CH)의 내부를 충분히 채우기 위하여 제2 층간 절연막(306)의 상부가 모두 덮이도록 형성하는 것이 바람직하다. 이어서, 제2 층간 절연막(306)이 드러나도록 평탄화 공정을 실시한다. 평탄화 공정은 화학적기계적연마(chemical mechanical polishing; CMP) 공정으로 실시할 수 있다. 이때, 평탄화 공정에 사용하는 슬러리(slurry)의 성분 또는 평탄화 대상이 되는 패턴의 폭(width)에 따라 평탄화 높이보다 낮게 식각되는 디싱(dishing) 현상이 발생할 수 있다. 예를 들면, 패턴의 폭이 좁게 형성된 영역과 넓게 형성된 영역이 있을 때, 패턴의 폭이 넓게 형성된 영역에서 디싱(dishing) 현상이 발생하기가 쉽다. 이에 따라, 콘택 플러그용 도전 막(310)의 노출된 상부(U)에서도 디싱(dishing) 현상이 발생할 수 있다.Referring to FIGS. 3C and 4C, a contact plug is formed by filling a conductive layer 310 or a metal layer in the contact hole CH. For example, the conductive film 310 may be formed of a tungsten (W) film. Specifically, it is preferable that the conductive film 310 is formed so as to cover all the upper portions of the second interlayer insulating film 306 to sufficiently fill the inside of the contact hole CH. Next, a planarization process is performed to expose the second interlayer insulating film 306. The planarization process may be performed by a chemical mechanical polishing (CMP) process. In this case, a dishing phenomenon may occur in which the etching is lower than the height of the planarization according to the components of the slurry used in the planarization process or the width of the pattern to be planarized. For example, when there is a region where the width of the pattern is formed narrowly and a region where the width is formed wide, dishing is likely to occur in the region where the pattern is formed wide. Accordingly, dishing may occur in the exposed upper portion U of the conductive plug 310 for the contact plug.

도 3d 및 도 4d를 참조하면, 금속배선용 트렌치를 형성하기 위하여 제2 층간 절연막(306) 및 노출된 도전막(310)의 상부에 하드 마스크막(312)을 형성한다. 하드 마스크막(312)은 비정질카본막(Amorphous Carbon Layer; ACL)으로 형성할 수 있다. 하드 마스크막(312)의 상부에 후속 스페이서(spacer)를 형성하기 위한 공정 시 식각 정지막으로 사용할 제2 식각 정지막(314)을 형성한다. 제2 식각 정지막(314)은 SiON막으로 형성할 수 있다. 제2 식각 정지막(314)의 상부에 보조막(316), 반사 방지막(BARC; 318) 및 제2 포토레지스트 패턴(320)을 형성한다. 보조막(316)은 스페이서를 형성하기 위한 희생막으로 사용하며, 예를 들면 폴리실리콘막으로 형성할 수 있다. 이때, 후속 스페이서를 형성할 것을 고려하여, 제2 포토레지스트 패턴(320)은 최종적으로 형성할 피치(pith)보다 두 배 넓은 폭으로 형성하는 것이 바람직하다.3D and 4D, a hard mask layer 312 is formed on the second interlayer insulating layer 306 and the exposed conductive layer 310 to form a trench for metal wiring. The hard mask layer 312 may be formed of an amorphous carbon layer (ACL). A second etch stop layer 314 is formed on the hard mask layer 312 to be used as an etch stop layer in the process of forming a subsequent spacer. The second etch stop layer 314 may be formed of a SiON layer. An auxiliary layer 316, an antireflection film BARC 318, and a second photoresist pattern 320 are formed on the second etch stop layer 314. The auxiliary layer 316 may be used as a sacrificial layer for forming a spacer, and may be formed of, for example, a polysilicon layer. In this case, in consideration of forming the subsequent spacers, the second photoresist pattern 320 may be formed to have a width twice as wide as a pitch to be finally formed.

도 3e 및 도 4e를 참조하면, 제2 포토레지스트 패턴(320)에 따라 반사 방지막(도 3d의 318) 및 보조막(도 3d의 316)을 패터닝하여 반사방지 패턴(318a) 및 보조패턴(316a)을 형성한다.3E and 4E, the antireflection film 318 and the auxiliary film 316 of FIG. 3D are patterned according to the second photoresist pattern 320 to form the antireflection pattern 318a and the auxiliary pattern 316a. ).

도 3f 및 도 4f를 참조하면, 제2 포토레지스트 패턴(도 3e의 320) 및 반사방지 패턴(도 3e의 318a)을 제거한다. 이로써, 제2 식각 정지막(314)의 상부에 보조패턴(316a)이 잔류된다. 3F and 4F, the second photoresist pattern 320 of FIG. 3E and the antireflective pattern 318a of FIG. 3E are removed. As a result, the auxiliary pattern 316a remains on the second etch stop layer 314.

예를 들며, 서로 교차하여 형성된 도전막(310)을 각각 이븐 콘택 플러그(CPe) 및 오드 콘택 플러그(CPo)라고 할 때, 보조패턴(316a)은 이븐 또는 오드 콘택 플러그(CPe 또는 CPo) 중 어느 하나의 영역 상에 형성될 수 있다. 도면에서는 보조패턴(316a)을 이븐 콘택 플러그(CPe)가 형성된 영역 상에 형성한 경우를 예를 들어 설명하도록 한다. For example, when the conductive layer 310 formed to cross each other is referred to as an even contact plug CPe and an odd contact plug CPo, the auxiliary pattern 316a may have either an even or an odd contact plug CPe or CPo. It can be formed on one area. In the drawing, a case in which the auxiliary pattern 316a is formed on a region where an even contact plug CPe is formed will be described as an example.

이어서, 보조패턴(316a) 및 노출된 제2 식각 정지막(314)의 표면을 따라 스페이서막(322)을 형성한다. 스페이서막(322)은 보조패턴(316a)과 식각 선택비 차이가 있는 물질로 형성하는 것이 바람직하며, 예를 들면 산화막으로 형설할 수 있다. 이때, 스페이서막(322)은 보조패턴(316a)에 따라 오드 콘택 플러그(CPo)가 형성된 영역 상에서 움푹 들어간 요철(凹) 형태가 되도록 형성하는 것이 바람직하다.Subsequently, a spacer layer 322 is formed along the surface of the auxiliary pattern 316a and the exposed second etch stop layer 314. The spacer layer 322 is preferably formed of a material having a difference in etching selectivity from the auxiliary pattern 316a. For example, the spacer layer 322 may be formed of an oxide layer. In this case, the spacer layer 322 may be formed to have a concave-convex shape on the region where the odd contact plug CPo is formed according to the auxiliary pattern 316a.

도 3g 및 도 4g를 참조하면, 보조패턴(316a)의 측벽에 스페이서막(도 3f의 322)의 일부가 잔류하여 스페이서(322a)가 되도록 식각 공정을 실시한다. 이를 위하여, 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하며, 전면 식각 공정을 실시할 수 있다. 특히, 오드 콘택 플러그(CPo)가 형성된 영역 상의 제2 식각 정지막(314)이 드러나도록 식각 공정을 실시하는 것이 바람직하다.3G and 4G, an etching process is performed such that a part of the spacer film 322 of FIG. 3F remains on the sidewall of the auxiliary pattern 316a to become the spacer 322a. To this end, the etching process is preferably carried out by a dry etching process, it is possible to perform a full surface etching process. In particular, it is preferable to perform an etching process so that the second etch stop layer 314 on the region where the odd contact plug CPo is formed is exposed.

도 3h 및 도 4h를 참조하면, 보조패턴(도 3g의 316a)을 제거하여 제2 식각 정지막(314)을 노출시킨다. 이때, 스페이서(322a)는 잔류시킨다. 이를 위하여, 보조패턴(도 3g의 316a)을 제거하는 공정은 스페이서(322a)보다 보조패턴(도 3g의 316a)에 대한 식각 속도가 빠른 식각 공정으로 실시하는 것이 바람직하다. 이로써, 스페이서(322a)는 금속배선용 트렌치를 형성하기 위한 하드 마스크 패턴이 된다.3H and 4H, the second etching stop layer 314 is exposed by removing the auxiliary pattern 316a of FIG. 3G. At this time, the spacer 322a is left. To this end, the step of removing the auxiliary pattern (316a of FIG. 3G) is preferably performed by an etching process with a faster etching rate for the auxiliary pattern (316a of FIG. 3G) than the spacer 322a. As a result, the spacer 322a becomes a hard mask pattern for forming a trench for metal wiring.

도 3i 및 도 4i를 참조하면, 스페이서(322a)에 따라 식각 공정을 실시하여 제2 식각 정지 패턴(314a), 하드 마스크 패턴(312a) 및 제2 층간 절연 패턴(306a) 을 형성한다. 식각 공정은 도전막(도 3i의 310)을 노출시키되, 제1 식각 정지막(304)이 노출되면 정지하는 것이 바람직하다. 이때, 제1 식각 정지막(304)이 형성된 영역에서는 식각이 억제되기 때문에, 콘택 플러그용 도전막(310)이 노출되면서 상부에 불순물이 잔류하지 않도록 충분히 시간동안 식각 공정을 실시할 수 있다. 이를 위하여, 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하며, H2 가스 및 N2 가스의 혼합가스를 사용할 수 있다. 구체적으로 설명하면, 식각 공정은 100sccm 내지 300sccm의 H2 가스 및 300sccm 내지 1000sccm의 N2 가스의 혼합가스를 사용하여 실시할 수 있다. 이로써, 금속배선용 트렌치(Tc)를 형성할 수 있다.3I and 4I, an etching process is performed according to the spacer 322a to form a second etch stop pattern 314a, a hard mask pattern 312a, and a second interlayer insulating pattern 306a. The etching process exposes the conductive film 310 of FIG. 3I, but stops when the first etch stop film 304 is exposed. In this case, since the etching is suppressed in the region where the first etch stop layer 304 is formed, the etching process may be performed for a sufficient time so that impurities do not remain on the contact plug conductive layer 310 while remaining thereon. To this end, the etching process is preferably carried out by a dry etching process, it is possible to use a mixture of H 2 gas and N 2 gas. Specifically, the etching process may be performed using a mixed gas of H 2 gas of 100 sccm to 300 sccm and N 2 gas of 300 sccm to 1000 sccm. Thereby, the trench Tc for metal wiring can be formed.

도 3j 및 도 4j를 참조하면, 스페이서(도 4i의 322a), 제2 식각 정지 패턴(도 4i의 314a) 및 하드 마스크 패턴(도 4i의 312a)을 제거한다. 이로써, 도전막(310) 및 제1 식각 정지막(304)을 노출시키는 트렌치(Tc)를 형성할 수 있다. 이어서, 트렌치(Tc)의 표면에 잔류할 수 있는 불순물을 제거하기 위한 클리닝 공정을 실시할 수 있다. 3J and 4J, the spacer (322a of FIG. 4I), the second etch stop pattern (314a of FIG. 4I), and the hard mask pattern (312a of FIG. 4I) are removed. As a result, a trench Tc exposing the conductive layer 310 and the first etch stop layer 304 may be formed. Subsequently, a cleaning process may be performed to remove impurities that may remain on the surface of the trench Tc.

도 3k 및 도 4k를 참조하면, 트렌치(Tc)의 내부에 금속배선용 금속막(324)을 채운다. 상술한 바와 같이, 콘택 플러그용 도전막(310)과 금속배선용 금속막(324)의 경계면에 불순물의 잔류 량을 감소시킬 수 있으므로, 저항 증가를 방지할 수 있다. 또한, 스페이서를 사용한 패터닝 공정을 실시하여 노광 장비의 교체 없이 금속배선용 트렌치(Tc)를 형성할 수 있다. 이에 따라, 반도체 소자의 제조 비용을 감소하면서 전기적 특성 열화를 방지할 수 있다. 3K and 4K, a metal wiring metal film 324 is filled in the trench Tc. As described above, since the residual amount of impurities can be reduced at the interface between the contact plug conductive film 310 and the metal wiring metal film 324, an increase in resistance can be prevented. In addition, a patterning process using a spacer may be performed to form the trench Tc for metal wiring without replacing the exposure equipment. Accordingly, deterioration of electrical characteristics can be prevented while reducing the manufacturing cost of the semiconductor device.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래의 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional method for manufacturing a semiconductor device.

도 2는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.2 is a plan view illustrating a method of manufacturing a semiconductor device according to the present invention.

도 3a 내지 도 3k는 도 2에서 A-A' 방향에 대한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.3A to 3K are cross-sectional views for describing a method of manufacturing a semiconductor device along the AA ′ direction in FIG. 2.

도 4a 내지 도 4k는 도 2에서 B-B' 방향에 대한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.4A through 4K are cross-sectional views illustrating a method of manufacturing a semiconductor device in a direction BB ′ in FIG. 2.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

300 : 반도체 기판 300a : 접합영역300: semiconductor substrate 300a: junction region

302 : 제1 층간 절연막 304 : 제1 식각 정지막302: first interlayer insulating film 304: first etch stop layer

306 : 제2 층간 절연막 308 : 제1 포토레지스트 패턴306: Second interlayer insulating film 308: First photoresist pattern

310 : 도전막 312 : 하드 마스크막310: conductive film 312: hard mask film

314 : 제2 식각 정지막 316 : 보조막314: second etching stop film 316: auxiliary film

318 : 반사 방지막 320 : 제2 포토레지스트 패턴318: antireflection film 320: second photoresist pattern

322 : 스페이서막 322a : 스페이서322 spacer film 322a spacer

324 : 금속막324: metal film

Claims (15)

반도체 기판의 상부에 제1 층간 절연막, 제1 식각 정지막 및 제2 층간 절연막을 순차적으로 형성하는 단계;Sequentially forming a first interlayer insulating layer, a first etch stop layer, and a second interlayer insulating layer on the semiconductor substrate; 상기 제2 층간 절연막, 상기 제1 식각 정지막 및 상기 제1 층간 절연막에 콘택 홀을 형성하는 단계;Forming contact holes in the second interlayer insulating layer, the first etch stop layer, and the first interlayer insulating layer; 상기 콘택 홀의 내부에 콘택 플러그를 형성하는 단계;Forming a contact plug in the contact hole; 상기 콘택 플러그 및 상기 제2 층간 절연막의 상부에 하드 마스크막 및 보조패턴을 형성하는 단계;Forming a hard mask layer and an auxiliary pattern on the contact plug and the second interlayer insulating layer; 상기 보조패턴의 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the auxiliary pattern; 상기 보조패턴을 제거하는 단계;Removing the auxiliary pattern; 상기 스페이서에 따라 상기 하드 마스크막을 패터닝하는 단계;Patterning the hard mask layer according to the spacer; 상기 패터닝된 하드 마스크막에 따라 상기 제2 층간 절연막을 패터닝 하여 트렌치를 형성하는 단계; 및Patterning the second interlayer insulating layer according to the patterned hard mask layer to form a trench; And 상기 트렌치의 내부에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming a metal wiring in the trench. 제 1 항에 있어서,The method of claim 1, 상기 제1 식각 정지막은 질화막으로 형성하는 반도체 소자의 제조 방법.The first etch stop layer is a semiconductor device manufacturing method of forming a nitride film. 제 1 항에 있어서,The method of claim 1, 상기 콘택 홀의 내부로 상기 반도체 기판이 노출되는 반도체 소자의 제조 방법.The semiconductor device manufacturing method of claim 1, wherein the semiconductor substrate is exposed to the inside of the contact hole. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판은 상기 콘택 플러그와 전기적으로 연결된 접합영역을 더 포함하는 반도체 소자의 제조 방법.The semiconductor substrate further comprises a junction region electrically connected to the contact plug. 제 1 항에 있어서,The method of claim 1, 상기 트렌치 형성 시 상기 콘택 플러그 상에 잔류하는 분순물을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.And removing impurities remaining on the contact plug when the trench is formed. 제 1 항에 있어서,The method of claim 1, 상기 하드 마스크막은 비정질카본막(Amorphous Carbon Layer; ACL)을 포함하는 형성하는 반도체 소자의 제조 방법.And the hard mask layer includes an amorphous carbon layer (ACL). 제 1 항에 있어서, 상기 스페이서를 형성하는 단계는,The method of claim 1, wherein the forming of the spacers comprises: 상기 보조패턴 및 상기 하드마스크막의 표면을 따라 스페이서막을 형성하는 단계; 및Forming a spacer layer along surfaces of the auxiliary pattern and the hard mask layer; And 상기 보조패턴의 측벽에 상기 스페이서막을 잔류시켜 스페이서를 형성하기 위한 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.And forming an spacer by leaving the spacer layer on sidewalls of the auxiliary pattern. 제 7 항에 있어서,The method of claim 7, wherein 상기 스페이서막은 산화막으로 형성하는 반도체 소자의 제조 방법.And the spacer film is formed of an oxide film. 제 1 항에 있어서,The method of claim 1, 상기 보조패턴을 형성하기 전에, 상기 하드마스크막의 상부에 제 2 식각정지막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.Before forming the auxiliary pattern, forming a second etch stop layer on the hard mask layer. 제 1 항에 있어서,The method of claim 1, 상기 보조패턴은 폴리실리콘막으로 형성하는 반도체 소자의 제조 방법.The auxiliary pattern is a semiconductor device manufacturing method of forming a polysilicon film. 제 1 항에 있어서, The method of claim 1, 상기 트렌치를 형성하는 단계는 건식 식각 공정으로 실시하는 반도체 소자의 제조 방법.Forming the trench is a method of manufacturing a semiconductor device performed by a dry etching process. 제 11 항에 있어서,The method of claim 11, 상기 건식 식각 공정은 H2 가스 및 N2 가스의 혼합가스를 사용하여 실시하는 반도체 소자의 제조 방법.The dry etching process is a method of manufacturing a semiconductor device using a mixed gas of H 2 gas and N 2 gas. 제 12 항에 있어서,13. The method of claim 12, 상기 혼합가스는 100sccm 내지 300sccm의 상기 H2 가스와 300sccm 내지 1000sccm의 상기 N2 가스를 혼합하여 형성하는 반도체 소자의 제조 방법.The mixed gas is formed by mixing the H 2 gas of 100sccm to 300sccm and the N 2 gas of 300sccm to 1000sccm. 삭제delete 삭제delete
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