KR101116299B1 - Method for fabricating semiconductor device - Google Patents

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Abstract

본 발명은 베리드 비트라인을 형성하기 위한 분리 공정에서 필라패턴의 노출을 방지하는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 기판에 복수의 필라패턴을 형성하는 단계, 상기 필라패턴을 감싸는 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 필라패턴 사이의 기판 전면에 불순물영역을 형성하는 단계, 상기 불순물영역이 형성된 기판 전면에 캡핑막을 형성하는 단계, 상기 필라패턴 사이를 채우는 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 필라패턴 사이의 캡핑막을 노출시키는 단계, 노출된 상기 캡핑막의 측벽에 식각보호막을 형성하는 단계 및 상기 식각보호막이 형성된 상태에서, 상기 필라패턴 사이의 상기 캡핑막 및 상기 기판을 식각하여 상기 불순물영역을 분리하며, 이를 통해 베리드 비트라인을 형성하는 단계를 포함함으로써, 필라패턴의 노출을 방지한다.The present invention is to provide a method for manufacturing a semiconductor device that prevents the exposure of the pillar pattern in the separation process for forming the buried bit line, to form a plurality of pillar patterns on the substrate, the gate surrounding the pillar pattern Forming an insulating film and a gate electrode, forming an impurity region on the entire surface of the substrate between the pillar patterns, forming a capping film on the entire surface of the substrate on which the impurity regions are formed, and forming an interlayer insulating layer filling the pillar pattern. Selectively etching the interlayer insulating layer to expose the capping layer between the pillar patterns, forming an etch protective layer on the exposed sidewalls of the capping layer, and in the state where the etch protective layer is formed, the capping layer between the pillar patterns. And etching the substrate to separate the impurity region, thereby removing the impurity region. Forming a lead bit line, thereby preventing exposure of the pillar pattern.

기판, 캡핑막, 필라패턴, 층간절연막, 식가보호막 Substrate, capping film, pillar pattern, interlayer insulating film, food protection film

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하 방향으로 형성되는 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a semiconductor device manufacturing method in which a channel is formed in an up / down direction.

채널이 상/하 방향, 예컨대 수직(vertical)으로 형성되는 반도체 소자는 베리드 비트라인(buried bit line)을 통해 캐패시터의 데이터가 외부로 입/출력된다. 이때, 베리드 비트라인은 불순물의 도핑 및 인접 비트라인과의 분리(isolation)공정을 통해 형성된다.In a semiconductor device in which a channel is formed in an up / down direction, for example, vertical, data of a capacitor is input / output through a buried bit line. In this case, the buried bit line is formed through the doping of impurities and an isolation process from adjacent bit lines.

도 1은 종래기술에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 베리드 비트라인 형성방법을 나타낸 공정단면도이다.1 is a cross-sectional view illustrating a method of forming a buried bit line of a semiconductor device in which channels are formed in an up / down direction according to the related art.

도 1에 도시된 바와 같이, 필라패턴(11)과 필라패턴(11)을 감싸는 게이트 전극(12)을 형성한다. 이후, 베리드 비트라인을 형성하기 위해 기판(10)에 불순물영역을 형성한다.As shown in FIG. 1, the pillar pattern 11 and the gate electrode 12 surrounding the pillar pattern 11 are formed. Thereafter, an impurity region is formed in the substrate 10 to form a buried bit line.

이어서, 불순물영역에 대한 분리 공정을 진행하여 베리드 비트라인(13)을 형성한다. 분리 공정은 필라패턴(11)을 덮는 층간절연막(14)과 라인형(line type)의 마스크패턴(15)을 형성하고, 라인형 마스크패턴(15)을 식각장벽으로 불순물이 도핑된 기판(10)을 식각하는 공정이다.Subsequently, the buried bit line 13 is formed by separating the impurity region. The separation process forms an interlayer insulating layer 14 and a line type mask pattern 15 covering the pillar pattern 11, and the substrate 10 doped with impurities using the line type mask pattern 15 as an etch barrier. ) Is the process of etching.

그러나, 위와 같은 베리드 비트라인(13)의 형성 공정에서 라인형의 마스크패턴(15)의 중첩마진(overlay margin)의 한계에 의해 필라패턴(11)의 측벽이 노출되며, 이에 따라 분리 공정에 필라패턴(11)의 측벽이 노출되는 문제점이 발생한다. 물론, 게이트 하드마스크막(16) 및 캡핑막(17)이 필라패턴(11)을 보호하고 있지만, 게이트 하드마스크막(16)과 및 캡핑막(17) 모두 질화막으로 형성되어 기판(10) 즉 실리콘과의 식각선택비가 낮다. 따라서 기판(10)을 식각하는 도중에 과도손실되어 필라패턴(11)의 노출을 방지하지 못한다.However, in the formation process of the buried bit line 13 as described above, the sidewall of the pillar pattern 11 is exposed due to the limitation of the overlay margin of the linear mask pattern 15. There is a problem that the sidewall of the pillar pattern 11 is exposed. Of course, although the gate hard mask film 16 and the capping film 17 protect the pillar pattern 11, the gate hard mask film 16 and the capping film 17 are both formed of a nitride film, so that the substrate 10 may be formed. Low etching selectivity with silicon Accordingly, the substrate 10 may be excessively lost during the etching of the substrate 10 to prevent the pillar pattern 11 from being exposed.

도 2는 베리드 비트라인의 형성 공정에서 노출된 필라패턴(11)을 촬영한 전자현미경 사진으로, 이를 참조하면, 필라패턴(11)이 노출된 것을 확인할 수 있다.2 is an electron microscope photograph of the pillar pattern 11 exposed in the buried bit line forming process. Referring to this, it can be seen that the pillar pattern 11 is exposed.

결과적으로, 필라패턴(11)의 노출은 후속 워드라인과 필라패턴(11)과 접촉(bridge)을 의미하며, 나아가 필라패턴(11)에 형성된 소스 및 드레인과 워드라인의 접촉을 의미한다. As a result, the exposure of the pillar pattern 11 may mean a bridge between the subsequent word line and the pillar pattern 11, and further, the contact between the source and drain formed on the pillar pattern 11 and the word line.

따라서, 베리드 비트라인의 형성중, 필라패턴(11)의 노출을 방지할 수 있는 기술의 필요성이 제기되고 있다.Therefore, during the formation of the buried bit line, there is a need for a technique capable of preventing exposure of the pillar pattern 11.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 베리드 비트라인을 형성하기 위한 분리 공정에서 필라패턴의 노출을 방지하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method for manufacturing a semiconductor device to prevent the exposure of the pillar pattern in the separation process for forming the buried bit line.

상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판에 복수의 필라패턴을 형성하는 단계, 상기 필라패턴을 감싸는 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 필라패턴 사이의 기판 전면에 불순물영역을 형성하는 단계, 상기 불순물영역이 형성된 기판 전면에 캡핑막을 형성하는 단계, 상기 필라패턴 사이를 채우는 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 필라패턴 사이의 캡핑막을 노출시키는 단계, 노출된 상기 캡핑막의 측벽에 식각보호막을 형성하는 단계 및 상기 식각보호막이 형성된 상태에서, 상기 필라패턴 사이의 상기 캡핑막 및 상기 기판을 식각하여 상기 불순물영역을 분리하며, 이를 통해 베리드 비트라인을 형성하는 단계를 포함한다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a plurality of pillar patterns on the substrate, forming a gate insulating film and a gate electrode surrounding the pillar pattern, impurities on the entire surface of the substrate between the pillar patterns Forming a region, forming a capping film over the substrate on which the impurity region is formed, forming an interlayer insulating film filling the pillar pattern, and selectively etching the interlayer insulating film to expose the capping film between the pillar patterns. Forming an etch protective layer on the exposed sidewalls of the capping layer; and etching the capping layer and the substrate between the pillar patterns while the etch protective layer is formed to separate the impurity regions, thereby forming a buried bit. Forming a line.

상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 베리드 비트라인을 형성하기 위한 분리 공정에서 필라패턴의 노출을 방지하며, 이에 따라 소스 및 드레인과 워드라인간의 접촉을 방지한다.The present invention based on the above-described problem solving means prevents the exposure of the pillar pattern in the separation process for forming the buried bit line, thereby preventing contact between the source and drain and the word line.

따라서, 반도체 소자의 안정성 및 신뢰성을 향상시킬 수 있으며, 나아가 수율을 증가시킬 수 있는 효과를 갖는다.Therefore, the stability and reliability of the semiconductor device can be improved, and further, the yield can be increased.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 3a 내지 도 3e는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in which a channel is formed in an up / down direction according to an exemplary embodiment of the present invention.

도 3a에 도시된 바와 같이, 기판(21) 상에 복수의 게이트 하드마스크막패턴(22)을 형성하고, 이를 식각장벽으로 기판(21)을 식각하여 필라헤드(23)를 형성한다.As shown in FIG. 3A, a plurality of gate hard mask layer patterns 22 are formed on the substrate 21, and the pillar 21 is formed by etching the substrate 21 using an etch barrier.

게이트 하드마스크막패턴(22)은 질화막, 특히 실리콘질화막으로 형성한다.The gate hard mask film pattern 22 is formed of a nitride film, especially a silicon nitride film.

이어서, 게이트 하드마스크막패턴(22)과 필라헤드(23)의 측벽에 스페이서(24)를 형성한 후, 이를 식각장벽으로 기판(21)을 등방성 식각하여 필라넥(25)을 형성한다.Subsequently, after forming the spacers 24 on the sidewalls of the gate hard mask layer pattern 22 and the pillar head 23, the pillars 25 are formed by isotropically etching the substrate 21 using the etching barriers.

스페이서(24)는 필라헤드(23)가 형성된 기판의 단차를 따라 산화막을 증착한 후, 에치백(etch back) 공정을 진행하여 형성한다.The spacer 24 is formed by depositing an oxide film along a step of the substrate on which the pillar head 23 is formed, and then performing an etch back process.

이하, 필라헤드(23)와 필라넥(25)을 통칭하여 필라패턴이라 표기한다.Hereinafter, the pillar head 23 and the pillar neck 25 are collectively referred to as a pillar pattern.

이어서, 필라헤드(23)와 필라넥(25)의 하부 기판(21) 전면에 불순물을 도핑시켜 불순물영역(26)을 형성한다.Subsequently, an impurity region 26 is formed by doping impurities on the pillar head 23 and the lower substrate 21 of the pillar neck 25.

이어서, 필라넥(25)을 감싸는 게이트 절연막(27)과 게이트 전극(28)을 형성한다. 여기서, 게이트 전극(28)은 폴리실리콘막 또는 금속막으로 형성한다.Subsequently, the gate insulating film 27 and the gate electrode 28 surrounding the pillar neck 25 are formed. Here, the gate electrode 28 is formed of a polysilicon film or a metal film.

이어서, 게이트 전극(28)이 형성된 기판의 단차를 따라 캡핑막(29)을 형성한다. 캡핑막(29)은 후속 다마신 워드라인을 형성하기 위한 식각공정에서 게이트 하드마스크막패턴(22), 게이트 전극(28) 및 기판(21)을 보호하기 위한 박막으로, 질화막으로 형성한다.Next, the capping film 29 is formed along the step of the substrate on which the gate electrode 28 is formed. The capping layer 29 is a thin film for protecting the gate hard mask layer pattern 22, the gate electrode 28, and the substrate 21 in an etching process for forming a subsequent damascene word line, and is formed of a nitride layer.

이어서, 필라패턴 사이를 채우는 절연막을 증착한 후, 평탄화 공정을 진행하여 층간절연막(30)을 형성한다. 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing) 공정일 수 있다.Subsequently, after the insulating film filling the pillar patterns is deposited, the planarization process is performed to form the interlayer insulating film 30. The planarization process may be a chemical mechanical polishing process.

평탄화된 층간절연막(30)은 게이트 하드마스크막패턴(22)의 표면으로부터 300~400Å 두께로 잔류하며, 게이트 하드마스크막패턴(22)의 표면으로부터 잔류하는 층간절연막(30)은 후속 식각공정에서 필라패턴을 보호하는 역할을 한다.The planarized interlayer insulating film 30 remains 300 to 400 Å thick from the surface of the gate hard mask film pattern 22, and the interlayer insulating film 30 remaining from the surface of the gate hard mask film pattern 22 is subjected to subsequent etching. It protects pillar pattern.

도 3b에 도시된 바와 같이, 층간절연막(30) 상에 라인형의 마스크패턴(31)을 형성한 후, 이를 식각장벽으로 층간절연막(30)을 식각한다. 이때, 마스크패턴(31)의 중첩마진이 부족하여 미스얼라인(misalign)이 발생하여, 캡핑막(29)의 측벽을 노출시키고, 일측에서는 캡핑막(29)의 측벽에 층간절연막(30A)이 과도하게 잔류하는 현상이 발생할 수 있다.As shown in FIG. 3B, after forming the linear mask pattern 31 on the interlayer insulating layer 30, the interlayer insulating layer 30 is etched using the etching barrier. At this time, a misalignment occurs due to a lack of overlap margin of the mask pattern 31, and the sidewall of the capping layer 29 is exposed, and at one side, an interlayer insulating layer 30A is formed on the sidewall of the capping layer 29. Excessive residual phenomena may occur.

이하, 필라패턴 사이에서 층간절연막(30)이 식각된 영역을 개방영역(32)이라 표기한다.Hereinafter, an area in which the interlayer insulating film 30 is etched between the pillar patterns is referred to as an open area 32.

도 3c에 도시된 바와 같이, 등방성 식각공정을 진행하여 개방영역(32)의 폭을 확장(W1→W2)시킨다.As shown in FIG. 3C, an isotropic etching process is performed to extend the width of the open area 32 (W1 → W2).

등방성 식각공정은 캡핑막(29) 측벽에 잔류하는 층간절연막(30)을 제거하는 공정으로, 층간절연막(30)의 제거로 인해 개방영역(32)의 폭은 확장되는 것이다. 그리고, 등방성 식각공정은 BOE(bufferd oxide etchant) 또는 불화수소(HF) 용액을 이용하는 습식식각일 수 있으며,The isotropic etching process removes the interlayer dielectric layer 30 remaining on the sidewalls of the capping layer 29, and the width of the open area 32 is expanded due to the removal of the interlayer dielectric layer 30. The isotropic etching process may be wet etching using a buffered oxide etchant (BOE) or hydrogen fluoride (HF) solution.

특히, 개방영역(32)의 바닥면 폭이 증가되는데, 이는 후속 식각보호막의 형성 영역을 확보하기 위함이다. 이때, 개방영역(32)의 바닥면 폭은 15~30nm를 확보하는 것이 바람직하다.In particular, the width of the bottom surface of the open area 32 is increased to secure the formation area of the subsequent etching protection film. At this time, the bottom width of the open area 32 is preferably secured to 15 ~ 30nm.

도 3d에 도시된 바와 같이, 확장된 개방영역(32)을 포함하는 기판의 단차를 따라 식각보호막(33)을 형성한다.As shown in FIG. 3D, an etch protection layer 33 is formed along a step of the substrate including the extended open area 32.

식각보호막(33)은 베리드 비트라인을 형성하기 위한 분리 공정에서 캡핑막(29) 및 게이트 하드마스크막(22)의 손실을 방지하기 위한 박막으로, 이를 위해 기판(21) 즉 실리콘 식각시 실리콘과 식각선택비가 높은 산화막으로 형성한다. 특히, 식각보호막(33)은 개방영역(32)의 측벽에 균일한 두께로 증착할 수 있도록 단차 피복성(step coverage)이 우수한 LPTEOS(low pressure tetra ethyl ortho silicate)으로 형성하거나, 실리콘산화막(SiO2)로 증착한다. 또는 상술한 바와 같은 증착 공정이 아닌, 박막 두께 및 균일도 조절이 용이한 퍼니스 산화 방식으로 형성 할 수 있다.The etching protection layer 33 is a thin film for preventing the loss of the capping layer 29 and the gate hard mask layer 22 in a separation process for forming a buried bit line. And an oxide film having a high etching selectivity. In particular, the etching protection layer 33 is formed of low pressure tetra ethyl ortho silicate (LPTEOS) having excellent step coverage, or silicon oxide film (SiO) so as to deposit a uniform thickness on the sidewall of the open area 32. 2 ) is deposited. Alternatively, instead of the deposition process as described above, it can be formed by the furnace oxidation method that can easily control the thickness and uniformity of the thin film.

이는 식각보호막(33)의 형성 두께가 두꺼울 경우, 기판(21)을 식각하는 분리 공정의 진행이 어렵기 때문이다. 바람직하게 식각보호막(33)은 20~50Å의 두께로 형성되어야 한다.This is because, when the etching protection layer 33 is thick, it is difficult to proceed with the separation process of etching the substrate 21. Preferably, the etching protection film 33 should be formed to a thickness of 20 ~ 50Å.

도 3e에 도시된 바와 같이, 비등방성 식각공정을 진행하여 필라패턴 사이의 기판(21) 상에 형성된 식각보호막(33)을 식각한 후, 식각된 식각보호막(33A)을 식각장벽으로, 캡핑막(29), 게이트 절연막(27) 및 기판(21)을 식각하여 트렌치(34)를 형성한다. 여기서, 기판(21)의 식각은 HBr을 포함하는 식각가스로 진행하거나, Cl2를 포함하는 식각가스로 진행한다. 그리고, 기판(21)을 식각할때, 기판(21)과의 식각선택비가 낮은 캡핑막(29)은 식각보호막(33A)에 의해 보호되며, 이에 따라 게이트 하드마스크막패턴(22) 및 필라패턴의 노출은 방지된다.As shown in FIG. 3E, an anisotropic etching process is performed to etch the etch protection layer 33 formed on the substrate 21 between the pillar patterns, and then the etched etch protection layer 33A is used as an etch barrier. A trench 34 is formed by etching the gate 29, the gate insulating layer 27, and the substrate 21. Here, the etching of the substrate 21 proceeds to an etching gas containing HBr or an etching gas containing Cl 2 . When the substrate 21 is etched, the capping layer 29 having a low etching selectivity with respect to the substrate 21 is protected by the etching protection layer 33A. Thus, the gate hard mask layer pattern 22 and the pillar pattern are protected. Exposure is prevented.

이로써, 트렌치(34)에 의해 불순물영역(26)은 분리되며, 이에 따라 베리드 비트라인(26A)이 형성된다.As a result, the impurity region 26 is separated by the trench 34, so that the buried bit line 26A is formed.

이후, 워드라인 및 캐패시터 형성공정을 진행하여 채널이 상/하 방향으로 형성되는 반도체 소자를 제조한다.Thereafter, a word line and a capacitor forming process are performed to fabricate a semiconductor device in which channels are formed in up / down directions.

전술한 바와 같은 본 발명의 실시예는, 캡핑막(29)을 노출시키는 층간절연막(30)의 식각공정을 진행한 후, 캡핑막(29)의 측벽에 식각보호막(33A)을 형성한다.According to the embodiment of the present invention as described above, after the etching process of the interlayer insulating film 30 exposing the capping film 29, an etching protection film 33A is formed on the sidewall of the capping film 29.

즉, 층간절연막(30) 식각시 미스얼라인에 의해 부분적으로 캡핑막(29)이 노 출되고 이후 공정에서 필라패턴이 노출되는 문제점을, 캡핑막(29)의 측벽을 노출시키는 공정과 노출된 캡핑막(29)의 측벽에 식각보호막(33A)을 형성하는 공정을 순차적으로 진행하여 위의 문제점을 해결한다.That is, the capping layer 29 is partially exposed by misalignment when the interlayer insulating layer 30 is etched, and the pillar pattern is exposed in a subsequent process, and the process of exposing sidewalls of the capping layer 29 is exposed. The above problem is solved by sequentially performing the process of forming the etching protection film 33A on the sidewall of the capping film 29.

따라서, 식각보호막(33A)의 형성으로 인해 후속 공정에서 캡핑막(29)의 손실이 방지되며, 나아가 필라패턴의 노출이 방지된다.Therefore, the loss of the capping layer 29 is prevented in the subsequent process due to the formation of the etching protection layer 33A, and further, the exposure of the pillar pattern is prevented.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

도 1은 종래기술에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 베리드 비트라인 형성방법을 나타낸 공정단면도.1 is a process cross-sectional view illustrating a buried bit line forming method of a semiconductor device in which channels are formed in an up / down direction according to the related art.

도 2는 베리드 비트라인의 형성 공정에서 노출된 필라패턴(11)을 촬영한 전자현미경 사진.2 is an electron micrograph of the pillar pattern 11 exposed in the buried bit line forming process.

도 3a 내지 도 3e는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in which a channel is formed in an up / down direction according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 기판 22 : 게이트 하드마스크막패턴21 substrate 22 gate hard mask film pattern

23 : 필라헤드 24 : 스페이서23: pillar head 24: spacer

25 : 필라넥 26 : 불순물영역25: pillar neck 26: impurity region

27 : 게이트 절연막 28 : 게이트 전극27 gate insulating film 28 gate electrode

29 : 캡핑막 30 : 층간절연막29 capping film 30 interlayer insulating film

31 : 마스크막패턴 32 : 개방영역31: mask film pattern 32: open area

33 : 식각보호막33: etching protection film

Claims (5)

기판에 복수의 필라패턴을 형성하는 단계;Forming a plurality of pillar patterns on the substrate; 상기 필라패턴을 감싸는 게이트 절연막 및 게이트 전극을 형성하는 단계;Forming a gate insulating film and a gate electrode surrounding the pillar pattern; 상기 필라패턴 사이의 기판 전면에 불순물영역을 형성하는 단계;Forming an impurity region on an entire surface of the substrate between the pillar patterns; 상기 불순물영역이 형성된 기판 전면에 캡핑막을 형성하는 단계;Forming a capping film over an entire surface of the substrate on which the impurity region is formed; 상기 필라패턴 사이를 채우는 층간절연막을 형성하는 단계;Forming an interlayer insulating film between the pillar patterns; 상기 층간절연막을 선택적으로 식각하여 상기 필라패턴 사이의 캡핑막을 노출시키는 단계;Selectively etching the interlayer insulating layer to expose a capping layer between the pillar patterns; 등방성 식각 공정을 진행하여 상기 층간 절연막 식각시 미스얼라인에 의하여 발생하는 상기 캡핑막이 노출된 개방 영역의 폭을 확장시키는 단계;Performing an isotropic etching process to expand the width of the open region where the capping layer is exposed due to misalignment during the interlayer insulating layer etching; 확장된 상기 개방 영역을 포함하는 기판의 단차를 따라 식각보호막을 형성하는 단계; 및Forming an etch passivation layer along a step of the substrate including the extended open area; And 상기 식각보호막이 형성된 상태에서, 상기 필라패턴 사이의 상기 캡핑막 및 상기 기판을 식각하여 상기 불순물영역을 분리하며, 이를 통해 베리드 비트라인을 형성하는 단계Etching the capping layer and the substrate between the pillar patterns while separating the impurity region while the etching protection layer is formed, thereby forming a buried bit line 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 삭제delete 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 식각보호막은 LPTEOS(low pressure tetra ethyl ortho silicate) 또는 실리콘산화막(SiO2)으로 20~50Å의 두께로 형성하는 반도체 소자 제조 방법The etching protection layer is a low pressure tetra ethyl ortho silicate (LPTEOS) or silicon oxide film (SiO 2 ) to form a semiconductor device manufacturing method having a thickness of 20 ~ 50Å 삭제delete 삭제delete
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