KR101014853B1

KR101014853B1 - Method for manufacturing Transistor

Info

Publication number: KR101014853B1
Application number: KR1020030096914A
Authority: KR
Inventors: 김영복
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-12-24
Filing date: 2003-12-24
Publication date: 2011-02-16
Also published as: KR20050065146A

Abstract

본 발명은 트랜지스터 제조 방법에 관한 것으로, 상기 트랜지스터 제조 방법은 버퍼 산화막 상부를 습식 식각으로 제거하고 질화막 스페이서를 증착하여 버퍼 산화막을 질화막으로 캡핑하여 오염물 차단 경로를 차단함으로써, 오염 물질에 의한 소자의 문턱 전압 저하를 방지하여 소자의 숏 채널 험프 현상을 방지할 수 있다.
The present invention relates to a transistor fabrication method, wherein the transistor fabrication method removes the upper portion of the buffer oxide layer by wet etching, deposits a nitride spacer, caps the buffer oxide layer with the nitride layer, and blocks the contaminant blocking path, thereby preventing the device from being polluted. By preventing the voltage drop, the short channel hump phenomenon of the device can be prevented.

버퍼 산화막, 오염, 스페이서 질화막, 문턱 전압Buffer oxide, contamination, spacer nitride, threshold voltage

Description

Transistor manufacturing method {Method for manufacturing Transistor}

도1a 내지 도1c는 종래 기술에 의한 트랜지스터 제조 방법을 나타낸 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a transistor according to the prior art.

도2a 내지 도2i는 본 발명에 의한 트랜지스터 제조 방법 방법을 나타낸 순차적인 단면도이다.2A to 2I are sequential cross-sectional views showing a method of manufacturing a transistor according to the present invention.

도3a 내지 도3f는 본 발명에 의한 트랜지스터 제조 방법의 제 2 실시예를 나타낸 순차적인 공정 단면도이다.
3A to 3F are sequential process cross-sectional views showing a second embodiment of the transistor manufacturing method according to the present invention.

- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-

200 : 실리콘 기판 202 : 소자 분리막200: silicon substrate 202: device isolation film

204 : 게이트 산화막 206 : 게이트 폴리실리콘204: gate oxide film 206: gate polysilicon

208 : 텅스텐 실리사이드 210 : 마스크 질화막208: tungsten silicide 210: mask nitride film

212 : 게이트 전극 214 : 라이너 산화막212: gate electrode 214: liner oxide film

216 : 버퍼 산화막 218 : 제 1 스페이서 질화막 216 buffer oxide film 218 first spacer nitride film

220 : 포토레지스트 222 : 제 2 스페이서 질화막
220: photoresist 222: second spacer nitride film

본 발명은 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 오염물 침투 경로가 되는 버퍼 산화막 상부를 질화막으로 캡핑하여 오염물 침투를 방지하여 소자의 문턱 전압 특성이 저하되는 방지하기 위한 트랜지스터 제조 방법에 관한 것이다.
The present invention relates to a method of manufacturing a transistor, and more particularly, to a transistor manufacturing method for preventing the contamination of the threshold voltage characteristics of the device by preventing the contamination of the capacitor by capping the upper portion of the buffer oxide film serving as a contamination penetration path with a nitride film.

종래 기술에 의한 트랜지스터 제조 시에 게이트 스페이서를 질화막으로 형성하면 스트레스가 가해져서 소자의 특성이 저하되는 문제점이 있었다.When the gate spacer is formed of a nitride film during transistor manufacturing according to the prior art, there is a problem in that stress is applied to deteriorate the characteristics of the device.

이러한 스트레스에 의한 소자 특성 저하를 방지하기 위하여 게이트 패터닝 후에 스페이서용 질화막 증착 전에 버퍼 산화막을 형성하여 스트레스를 방지하고자 하는데, 이 버퍼 산화막은 후속 공정에서 불순물의 유입 통로로 작용하게된다. In order to prevent deterioration of device characteristics due to such stress, a buffer oxide film is formed after gate patterning before deposition of a nitride film for spacers, and the buffer oxide film serves as an inflow path of impurities in a subsequent process.

이와 같은 종래 기술에 의한 형성된 트랜지스터 제조 시의 문제점을 하기 도면을 참조하여 상세히 설명하다.Problems in manufacturing such a transistor formed according to the prior art will be described in detail with reference to the following drawings.

우선, 도1a에 도시된 바와 같이 소정의 하부 구조가 형성된 실리콘 기판(100)에 게이트 산화막(110)과 게이트 폴리실리콘(120) 및 텅스텐 실리사이드(130)를 증착한 후 텅스텐 실리사이드 상부에 하드 마스크 패턴(140)을 형성한다. First, as shown in FIG. 1A, a gate oxide layer 110, a gate polysilicon 120, and a tungsten silicide 130 are deposited on a silicon substrate 100 having a predetermined substructure, and then a hard mask pattern is disposed on the tungsten silicide. 140 is formed.

그런 다음, 도1b에 도시된 바와 같이 후속 스페이서 형성시의 질화막에 의한 스트레스를 완화하기 위하여 버퍼 산화막(150)을 형성한다.Then, as shown in FIG. 1B, a buffer oxide film 150 is formed to relieve stress caused by the nitride film during subsequent spacer formation.

이어서, 버퍼 산화막을 형성한 결과물 전면에 질화막을 증착하고 건식 식각 공정을 진행하여 게이트 스페이서(160)를 도1c와 같이 형성한다.Subsequently, a nitride film is deposited on the entire surface of the resultant buffer oxide film, and a dry etching process is performed to form the gate spacer 160 as shown in FIG. 1C.

이와 같이 종래 기술에 의한 트랜지스터 제조 형성 방법에 의하면, 질화막 스페이서 에 의한 스트레스를 감소하기 위하여 형성된 버퍼 산화막(140)을 형성하게 되는데, 상기 버퍼 산화막(140)을 따라 전하가 침투하게 되어, 침투한 전하(Charge)에 의한 오염으로 인해 MOS 트랜지스터의 문턱 전압이 감소된다. 이로 인하여 소자의 쇼채널 험프 현상 및 SAC(Self aligned contact) 페일을 유발하는 문제점이 있었다.
As described above, according to the transistor manufacturing method according to the related art, a buffer oxide film 140 formed to reduce stress caused by a nitride film spacer is formed, and charge penetrates along the buffer oxide film 140 to infiltrate the charge. The contamination by (Charge) reduces the threshold voltage of the MOS transistor. As a result, there was a problem of causing a show channel hump phenomenon and a self aligned contact (SAC) failure of the device.

상기와 같은 문제점을 해결하기 위한 본 발명은 오염물의 침투 경로가 되는 버퍼 산화막 상부를 일부 식각하고, 버퍼 산화막을 질화막 스페이서로 캡핑하여 오염물 침투 경로를 차단함으로써 소자의 문턱 전압 저하를 방지할 수 있도록 하는 트랜지스터 제조 방법을 제공하기 위한 것이다.
The present invention for solving the above problems is to etch a portion of the upper portion of the buffer oxide to be the penetration path of the contaminants, and to block the contaminant penetration path by capping the buffer oxide layer with the nitride spacer to prevent the threshold voltage drop of the device It is to provide a method for manufacturing a transistor.

상기와 같은 목적을 실현하기 위한 본 발명의 첫번째 트랜지스터 제조 방법 은 소정의 하부 구조가 형성된 실리콘 기판에 게이트 폴리실리콘, 텅스텐 실리사이드 및 마스크 질화막을 차례로 증착하는 단계와; 상기 마스크 질화막, 텅스텐 실리사이드 및 게이트 폴리실리콘을 식각하여 게이트 전극을 패터닝 하는 단계와; 상기 게이트 폴리실리콘 측벽에 라이너 산화막을 형성한 후 버퍼 산화막 및 제 1 스페이서 질화막을 증착하는 단계와; 상기 제 1 스페이서를 증착한 결과물 전면에 포토레지스트를 증착하고 상기 제 1 스페이서 질화막이 드러날 때까지 평탄화하는 단계와; 상기 제 1 스페이서 질화막 상부를 습식 식각으로 소정 깊이 식각하는 단계와; 상기 버퍼 산화막을 습식 식각 공정으로 소정 깊이 식각한 후 제 2 스페이서 질화막을 상기 결과물 전면에 증착하는 단계를 포함한다.A first transistor manufacturing method of the present invention for realizing the above object comprises the steps of depositing a gate polysilicon, tungsten silicide and a mask nitride film on a silicon substrate on which a predetermined substructure is formed; Patterning a gate electrode by etching the mask nitride film, tungsten silicide and gate polysilicon; Forming a liner oxide layer on the sidewalls of the gate polysilicon and then depositing a buffer oxide layer and a first spacer nitride layer; Depositing a photoresist on the entire surface of the resultant of depositing the first spacer and planarizing the first spacer nitride layer until the first spacer is exposed; Etching an upper portion of the first spacer nitride layer by wet etching to a predetermined depth; Etching the buffer oxide layer by a wet etching process to a predetermined depth, and depositing a second spacer nitride layer on the entire surface of the resultant.

또한, 상기와 같은 목적을 해결하기 위한 본 발명의 두번째 트랜지스터 제조 방법은 소정의 하부 구조가 형성된 실리콘 기판에 게이트 폴리실리콘, 텅스텐 실리사이드 및 마스크 질화막을 차례로 증착하는 단계와; 상기 마스크 질화막, 텅스텐 실리사이드 및 게이트 폴리실리콘을 식각하여 게이트 전극을 패터닝 하는 단계와; 상기 게이트 폴리실리콘 측벽에 라이너 산화막을 형성한 후 버퍼 산화막을 증착하는 단계와; 상기 버퍼 산화막을 증착한 결과물 전면에 포토레지스트를 증착하고 상기 버퍼 산화막이 드러날 때까지 평탄화하는 단계와; 상기 버퍼 산화막을 습식 식각 공정으로 소정 깊이 식각한 후 스페이서 질화막을 상기 결과물 전면에 증착하는 단계를 포함한다. In addition, a second transistor manufacturing method of the present invention for solving the above object comprises the steps of depositing a gate polysilicon, tungsten silicide and a mask nitride film on a silicon substrate formed with a predetermined substructure; Patterning a gate electrode by etching the mask nitride film, tungsten silicide and gate polysilicon; Depositing a buffer oxide film after forming a liner oxide film on the gate polysilicon sidewalls; Depositing photoresist on the entire surface of the result of depositing the buffer oxide layer and planarizing the buffer oxide layer until the buffer oxide layer is exposed; Etching the buffer oxide layer to a predetermined depth by a wet etching process, and depositing a spacer nitride layer on the entire surface of the resultant.

상기 본 발명에 의한 첫 번째와 두 번째 트랜지스터 제조 방법에 의하면, 오염물의 침투 경로가 되는 버퍼 산화막 상부를 식각하고, 버퍼 산화막이 식각된 부 분에 스페이서 질화막을 매립하여 버퍼 산화막을 캡핑함으로써 오염물 침투 경로를 차단함으로써 소자의 문턱 전압 저하를 방지할 수 있다.
According to the first and second transistor manufacturing methods according to the present invention, the contaminant infiltration path by etching the upper portion of the buffer oxide film that is the penetration path of the contaminants, and embedding the spacer nitride film in the portion where the buffer oxide film is etched to cap the buffer oxide film By blocking, it is possible to prevent the threshold voltage of the device from dropping.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same symbols and names.

도2a 내지 도2i는 본 발명에 의한 트랜지스터 제조 방법 방법의 제 1 실시예를 나타낸 순차적인 단면도이다.2A to 2I are sequential cross-sectional views showing a first embodiment of the transistor manufacturing method according to the present invention.

우선, 도2a에 도시된 바와 같이 통상의 소자 분리 공정으로 실리콘 기판(200)에 소자 분리막(202)을 500~5000Å 두께로 형성하여 활성 영역 및 비활성 영역을 분리한 후 산화 공정을 진행하여 게이트 산화막(204)을 30~300Å 두께로 형성한다.First, as shown in FIG. 2A, a device isolation film 202 is formed on the silicon substrate 200 to have a thickness of 500 to 5000 Å in a conventional device isolation process to separate active and inactive regions, and then an oxidation process is performed to form a gate oxide film. 204 is formed to a thickness of 30 ~ 300Å.

그리고 나서, 게이트 폴리실리콘(206)을 300~2000Å, 텅스텐 실리사이드(208)를 200~2000Å, 마스크 질화막(210)을 300~3000Å 두께로 차례로 형성한다.Thereafter, the gate polysilicon 206 is formed with a thickness of 300 to 2000 GPa, the tungsten silicide 208 is 200 to 2000 GPa, and the mask nitride film 210 is formed to have a thickness of 300 to 3000 GPa.

이어서, 도2b에 도시된 바와 같이 식각 공정을 진행하여 게이트 전극(212)을 형성한 후에 도2c에 도시된 바와 같이 게이트 폴리실리콘(206) 측벽에 라이너 산화막(214)을 20~200Å 형성한다.Subsequently, as shown in FIG. 2B, an etching process is performed to form the gate electrode 212, followed by forming a liner oxide film 214 on the sidewall of the gate polysilicon 206 as shown in FIG. 2C.

그리고 나서, 도2d에 도시된 바와 같이 상기 결과물 전면에 버퍼 산화막(216)을 30~300Å, 제 1 스페이서 질화막(218)을 30~300Å 두께로 형성한다. Then, as shown in FIG. 2D, a buffer oxide film 216 is formed on the entire surface of the resultant layer, and a first spacer nitride film 218 is formed to a thickness of 30 to 300 GPa.

그런 다음, 포토레지스트(220)을 상기 결과물 전면에 증착하고 하드 베이크 공정을 진행한 후에 화학 기계적 연마 공정을 진행하여 도2e에 도시된 바와 같이 상기 제 1 스페이서 질화막(218)이 드러날 때까지 평탄화한다. Then, the photoresist 220 is deposited on the entire surface of the resultant, and the hard bake process is performed, followed by a chemical mechanical polishing process to planarize until the first spacer nitride film 218 is exposed as shown in FIG. 2E. .

이어서, 인산 용액을 이용한 습식 식각 공정을 진행함으로써 노출된 제 1 스페이서 질화막(218)이 도2f에 도시된 바와 같이 30~3000Å 깊이 식각되도록 한다.Subsequently, by performing a wet etching process using a phosphoric acid solution, the exposed first spacer nitride film 218 is etched to a depth of 30 to 3000 mm 3 as shown in FIG. 2F.

그리고, 불산 용액을 이용한 습식 식각 공정을 진행함으로써 제 1 스페이서 질화막 안쪽의 버퍼 산화막(216)이 도2g에 도시된 바와 같이 일정 깊이 식각되도록 하되, 습식 식각 깊이는 게이트 폴리실리콘(206)과 텅스텐 실리사이드(208)의 경계부 정도까지 식각되도록 한다.In addition, the wet etching process using the hydrofluoric acid solution allows the buffer oxide layer 216 inside the first spacer nitride layer to be etched to a predetermined depth as shown in FIG. 2G, but the wet etching depth is the gate polysilicon 206 and the tungsten silicide. Etch to the extent of the boundary of (208).

이어서, 도2h에 도시된 바와 같이 제 2 스페이서 질화막(222)을 상기 결과물 전면에 증착한 후에 건식 식각 공정을 진행하여 도2i에 도시된 바와 같이 게이트 전극 측벽에 스페이서(224)를 형성한다.Subsequently, as shown in FIG. 2H, the second spacer nitride layer 222 is deposited on the entire surface of the resultant, followed by a dry etching process to form a spacer 224 on the sidewall of the gate electrode as shown in FIG. 2I.

도3a 내지 도3f는 본 발명에 의한 트랜지스터 제조 방법의 제 2 실시예를 나타낸 순차적인 공정 단면도이다.3A to 3F are sequential process cross-sectional views showing a second embodiment of the transistor manufacturing method according to the present invention.

우선, 도3a에 도시된 바와 같이 통상의 소자 분리 공정으로 실리콘 기판(300)에 소자 분리막(302)을 500~5000Å 두께로 형성하여 활성 영역 및 비활성 영역을 분리한 후 산화 공정을 진행하여 게이트 산화막(304)을 30~300Å 두께로 형성한다.First, as shown in FIG. 3A, a device isolation film 302 is formed on the silicon substrate 300 to a thickness of 500 to 5000 Å by a conventional device isolation process to separate active and inactive regions, and then an oxidation process is performed to form a gate oxide film. 304 is formed to a thickness of 30 ~ 300Å.

그리고 나서, 게이트 폴리실리콘(306)을 300~2000Å, 텅스텐 실리사이드(308)를 200~2000Å, 마스크 질화막(310)을 300~3000Å 두께로 차례로 형성한다.Thereafter, the gate polysilicon 306 is formed to have a thickness of 300 to 2000 mW, the tungsten silicide 308 is 200 to 2000 mW, and the mask nitride film 310 is formed to have a thickness of 300 to 3000 mW.

이어서, 도3b에 도시된 바와 같이 식각 공정을 진행하여 게이트 전극(312)을 형성한 후에 도3c에 도시된 바와 같이 게이트 폴리실리콘(306) 측벽에 라이너 산화막(314)을 20~200Å 형성한다.Subsequently, as shown in FIG. 3B, an etching process is performed to form the gate electrode 312, and then a liner oxide film 314 is formed on the sidewall of the gate polysilicon 306 as illustrated in FIG. 3C.

그리고 나서, 도3d에 도시된 바와 같이 상기 결과물 전면에 버퍼 산화막(316)을 30~300Å 두께로 형성한다. Then, as shown in FIG. 3d, a buffer oxide film 316 is formed on the entire surface of the resultant to have a thickness of 30 to 300 占 퐉.

그런 다음, 포토레지스트(308)을 상기 결과물 전면에 증착하고 하드 베이크 공정을 진행한 후에 화학 기계적 연마 공정을 진행하여 상기 버퍼 산화막(316)이 드러날 때까지 평탄화한다. Thereafter, the photoresist 308 is deposited on the entire surface of the resultant product, and a hard bake process is performed, followed by a chemical mechanical polishing process, until the buffer oxide film 316 is exposed.

이어서, 불산 용액을 이용한 습식 식각 공정을 진행함으로써 버퍼 산화막(316)이 도3e에 도시된 바와 같이 소정 깊이 식각되도록 하되, 습식 식각 깊이는 게이트 폴리실리콘(306)과 텅스텐 실리사이드(308)의 경계부 정도까지 식각되도록 한다.Subsequently, the wet etching process using the hydrofluoric acid solution is performed to etch the buffer oxide layer 316 to a predetermined depth as shown in FIG. Etch until

이어서, 스페이서 질화막을 상기 결과물 전면에 증착한 후에 건식 식각 공정을 진행하여 도3f에 도시된 바와 같이 게이트 전극 측벽에 스페이서(320)를 형성한다.Subsequently, after the spacer nitride film is deposited on the entire surface of the product, a dry etching process is performed to form the spacer 320 on the sidewall of the gate electrode as shown in FIG. 3F.

이와 같이 본 발명에 의한 게이트 스페이서 형성 방법에 의하면, 오염물의 침투 경로가 되는 버퍼 산화막 상부를 식각하고, 버퍼 산화막이 식각된 부분에 스페이서 질화막을 매립함으로써 오염물 침투 경로를 차단함으로써 소자의 문턱 전압 저하를 방지할 수 있다.
As described above, according to the gate spacer forming method according to the present invention, the upper portion of the buffer oxide film serving as the contaminant penetration path is etched, and the spacer nitride film is embedded in the portion where the buffer oxide film is etched to block the contaminant penetration path, thereby reducing the threshold voltage of the device. It can prevent.

상기한 바와 같이 본 발명은 오염물의 침투 경로가 되는 버퍼 산화막을 스페이서 질화막으로 캡핑시켜 오염물 침투를 방지함으로써, 문턱 전압 저하에 따른 소자의 숏 채널 험프 현상을 방지할 수 있는 이점이 있다.As described above, the present invention has an advantage of preventing the short channel hump phenomenon of the device due to the lowering of the threshold voltage by capturing the buffer oxide film serving as a contaminant penetration path with a spacer nitride film to prevent contaminants from penetrating.

Claims

Sequentially depositing a gate polysilicon, tungsten silicide and a mask nitride film on the silicon substrate;

Patterning a gate electrode by etching the mask nitride film, tungsten silicide and gate polysilicon;

Forming a liner oxide layer on the sidewalls of the gate polysilicon and then depositing a buffer oxide layer and a first spacer nitride layer;

Depositing a photoresist on the entire surface of the resultant of depositing the first spacer and planarizing the first spacer nitride layer until the first spacer is exposed;

Etching an upper portion of the first spacer nitride layer exposed by the planarization by wet etching;

Etching a portion of the buffer oxide layer exposed by etching on the first spacer nitride layer by a wet etching process, and then depositing a second spacer nitride layer on the entire surface of the resultant layer.

Transistor manufacturing method comprising a.

The method of claim 1, wherein the buffer oxide film is deposited to a thickness of 20 ~ 200Å.

The method of claim 1, wherein the first spacer nitride film is formed to a thickness of 30 ~ 300 kHz.

The method of claim 1, wherein the first spacer nitride film is etched to a depth of 30 ~ 3000Å.

The method of claim 1, wherein the buffer oxide layer is etched to an interface between the gate polysilicon and tungsten silicide.

The method of claim 1, further comprising performing a hard bake process after the photoresist deposition.

Depositing a buffer oxide film after forming a liner oxide film on the gate polysilicon sidewalls;

Depositing photoresist on the entire surface of the result of depositing the buffer oxide layer and planarizing the buffer oxide layer until the buffer oxide layer is exposed;

Etching a portion of the buffer oxide layer exposed by the planarization by a wet etching process, and then depositing a spacer nitride layer on the entire surface of the resultant layer.

Transistor manufacturing method comprising a.

The method of claim 7, wherein the buffer oxide film is deposited to a thickness of 20 ~ 200Å.

The method of claim 7, wherein the buffer oxide layer is etched to a boundary between gate polysilicon and tungsten silicide.

The method of claim 7, further comprising performing a hard bake process after the photoresist deposition.