KR101045092B1 - Method for fabricating semiconductor device - Google Patents

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Abstract

본 발명은 다마신 워드라인 식각공정에서 필라패턴의 노출을 방지하는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 기판에 복수의 필라패턴을 형성하는 단계, 상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계, 상기 게이트 전극이 형성된 기판을 따라 캡핑막을 형성하는 단계, 상기 필라패턴 사이를 매우는 층간절연막을 형성하는 단계, 상기 층간절연막의 일부를 식각하는 단계, 일부가 식각된 상기 층간절연막을 포함하는 기판 상에 라인형의 마스크패턴을 형성하는 단계 및 상기 마스크패턴을 식각장벽으로 상기 층간절연막을 식각하여 워드라인 개방영역을 형성하는 단계를 포함하여 이루어지므로써, 소스 및 드레인과 워드라인간의 접촉을 방지한다.The present invention is to provide a method for manufacturing a semiconductor device to prevent the exposure of the pillar pattern in the damascene word line etching process, forming a plurality of pillar patterns on the substrate, forming a gate electrode surrounding the pillar pattern Forming a capping film along the substrate on which the gate electrode is formed; forming an interlayer insulating film between the pillar patterns; etching a portion of the interlayer insulating film; and partially etching the interlayer insulating film. Forming a line type mask pattern on the substrate and forming a word line open area by etching the interlayer insulating layer using the mask pattern as an etch barrier, thereby forming contact between the source and drain and the word line. prevent.

워드라인, 소스 및 드레인, 접촉, 필라패턴 Word Line, Source & Drain, Contact, Pillar Pattern

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하로 형성되는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a method for manufacturing a semiconductor device in which channels are formed up and down.

반도체 소자의 디자인룰(design rule)이 감소함에 따라 소스 및 드레인(source and drain)을 활성영역 내에 상/하로 배치시켜서 채널이 상/하, 예컨대 수직으로 형성되는 반도체 소자가 제안되었다.As a design rule of a semiconductor device decreases, a semiconductor device has been proposed in which a channel is formed up / down, for example, vertically by disposing source and drain up and down in an active region.

도 1a 및 도 1b는 종래기술에 따라 채널이 상/하로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device in which channels are formed up and down according to the related art.

도 1a에 도시된 바와 같이, 기판(11)에 게이트 하드마스크막(12)과 스페이서(13)를 이용하여, 필라해드(14)와 필라넥(15)을 포함하는 복수의 필라패턴을 형성하고, 필라해드(14)와 필라넥(15)하부의 기판(11)에 소스 및 드레인을 형성한다. 이때, 기판(11)에 형성된 소스 및 드레인은 배리드 비트라인(buried bit line)으로 작용한다. 이어서, 필라넥(15)을 감싸는 게이트 절연막(16)과 게이트 전극(17)을 형성한다.As shown in FIG. 1A, a plurality of pillar patterns including the pillar head 14 and the pillar neck 15 are formed on the substrate 11 by using the gate hard mask layer 12 and the spacer 13. Source and drain are formed on the pillar head 14 and the substrate 11 under the pillar neck 15. In this case, the source and the drain formed on the substrate 11 serve as buried bit lines. Next, the gate insulating film 16 and the gate electrode 17 surrounding the pillar neck 15 are formed.

이후, 기판의 단차를 따라 캡핑막(18)을 형성하고, 필라패턴 사이를 채우는 층간절연막(19)을 형성한다.Thereafter, the capping film 18 is formed along the step of the substrate, and the interlayer insulating film 19 filling the pillar pattern is formed.

이어서, 층간절연막(19) 상에 워드라인이 형성될 영역의 층간절연막(19)을 식각하고자, 라인형(line type)의 마스크패턴(20)을 형성한다.Subsequently, a line pattern mask pattern 20 is formed on the interlayer insulating film 19 to etch the interlayer insulating film 19 in the region where the word line is to be formed.

도 1b에 도시된 바와 같이, 마스크패턴(20)을 식각장벽으로 층간절연막(19)을 식각하여 워드라인이 형성될 영역을 개방한다. 이와 같은 식각공정을 다마신 워드라인(damascene word line) 식각공정이라 한다.As shown in FIG. 1B, the interlayer insulating layer 19 is etched using the mask pattern 20 as an etch barrier to open a region where a word line is to be formed. This etching process is called a damascene word line etching process.

이후, 워드라인 및 캐패시터 형성 공정을 진행하여 반도체 소자를 제조한다.Thereafter, a word line and a capacitor forming process are performed to fabricate a semiconductor device.

그러나, 위와 같은 반도체 소자는 다마신 워드라인 식각공정이 라인형의 마스크패턴(21)을 사용함으로 인해 자기정렬 콘택(self aligned contact) 식각으로 진행되며, 이에 따라 캡핑막(18), 게이트 하드마스크막(12) 및 스페이서(13)가 손실되는 문제점이 발생한다.However, in the semiconductor device as described above, the damascene word line etching process is performed by self-aligned contact etching due to the use of the line-type mask pattern 21, and thus, the capping layer 18 and the gate hard mask. The problem is that the film 12 and the spacer 13 are lost.

때문에, 필라패턴이 외부에 노출(A)되며, 이에 따라 후속 워드라인과 필라해드(14)에 형성된 소스 및 드레인이 접촉(bridge)되는 문제점이 발생한다.Therefore, the pillar pattern is exposed to the outside (A), thereby causing a problem that the source and drain formed in the subsequent word line and the pillar head 14 bridge (bridge).

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다마신 워드라인 식각공정에서 필라패턴의 노출을 방지하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method for manufacturing a semiconductor device to prevent the exposure of the pillar pattern in the damascene word line etching process.

상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판에 복수의 필라패턴을 형성하는 단계, 상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계, 상기 게이트 전극이 형성된 기판을 따라 캡핑막을 형성하는 단계, 상기 필라패턴 사이를 매우는 층간절연막을 형성하는 단계, 상기 층간절연막의 일부를 식각하는 단계, 일부가 식각된 상기 층간절연막을 포함하는 기판 상에 라인형의 마스크패턴을 형성하는 단계 및 상기 마스크패턴을 식각장벽으로 상기 층간절연막을 식각하여 워드라인 개방영역을 형성하는 단계를 포함한다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a plurality of pillar patterns on the substrate, forming a gate electrode surrounding the pillar pattern, forming a capping film along the substrate on which the gate electrode is formed Forming an interlayer dielectric layer between the pillar patterns, etching a portion of the interlayer dielectric layer, forming a line mask pattern on a substrate including the interlayer dielectric layer etched partially; Etching the interlayer insulating layer using an etch barrier as a mask pattern to form a word line open region.

상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 다마신 워드라인 식각공정에서 필라패턴의 노출을 방지하여 소스 및 드레인과 워드라인간의 접촉을 방지한다.The present invention based on the above-described problem solving means to prevent the exposure of the pillar pattern in the damascene word line etching process to prevent contact between the source and drain and the word line.

따라서, 반도체 소자의 신뢰성 및 안정성을 향상시킬 수 있으며, 나아가 수 율을 증가시킬 수 있는 효과를 갖는다.Therefore, the reliability and stability of the semiconductor device can be improved, and further, the yield can be increased.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 2a 내지 도 2d는 본 발명의 실시예에 따라 채널이 상/하로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in which channels are formed up and down according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(21) 상에 복수의 게이트 하드마스크막패턴(22)을 형성하고, 이를 식각장벽으로 기판(21)을 식각하여 필라해드(23)를 형성한다.As shown in FIG. 2A, a plurality of gate hard mask layer patterns 22 are formed on the substrate 21, and the pillar 21 is formed by etching the substrate 21 using an etch barrier.

게이트 하드마스크막패턴(22)은 질화막, 특히 실리콘질화막으로 형성한다.The gate hard mask film pattern 22 is formed of a nitride film, especially a silicon nitride film.

이어서, 게이트 하드마스크막패턴(22)과 필라해드(23)의 측벽에 스페이서(24)를 형성한 후, 이를 식각장벽으로 기판(21)을 등방성 식각하여 필라넥(25)을 형성한다.Subsequently, after the spacers 24 are formed on the sidewalls of the gate hard mask layer pattern 22 and the pillar head 23, the pillars 25 are formed by isotropically etching the substrate 21 using the etching barriers.

스페이서(24)는 필라해드(23)가 형성된 기판의 단차를 따라 산화막을 증착한 후, 에치백(etch back) 공정을 진행하여 형성한다.The spacer 24 is formed by depositing an oxide film along a step of the substrate on which the pillar head 23 is formed, and then performing an etch back process.

이하, 필라해드(23)와 필라넥(25)을 통칭하여 필라패턴이라 표기한다.Hereinafter, the pillar head 23 and the pillar neck 25 will be collectively referred to as a pillar pattern.

이어서, 필라해드(23)와 필라넥(25)의 하부 기판(21)에 불순물을 도핑시켜 소스 및 드레인을 형성한다. 이때, 기판(21)에 형성된 소스 및 드레인은 배리드 비 트라인(buried bit line)으로 작용한다. 배리드 비트라인은 복수의 필라패턴간을 연결하며, 이를 통해, 캐패시터의 데이터가 외부에 전달되는 배선을 의미한다.Subsequently, impurities are doped into the pillar head 23 and the lower substrate 21 of the pillar neck 25 to form a source and a drain. At this time, the source and the drain formed on the substrate 21 serve as a buried bit line. The buried bit line connects a plurality of pillar patterns, and means a wiring through which data of a capacitor is transferred to the outside.

이어서, 필라넥(25)을 감싸는 게이트 절연막(26)과 게이트 전극(27)을 형성한다. 여기서, 게이트 전극(27)은 폴리실리콘막 또는 금속막으로 형성한다.Subsequently, the gate insulating film 26 and the gate electrode 27 surrounding the pillar neck 25 are formed. Here, the gate electrode 27 is formed of a polysilicon film or a metal film.

이어서, 게이트 전극(27)이 형성된 기판의 단차를 따라 캡핑막(28)을 형성한다. 캡핑막(28)은 후속 워드라인을 형성하기 위한 자기정렬 식각공정에서 게이트 하드마스크막(22), 게이트 전극(27) 및 기판(21)을 보호하기 위한 박막으로, 질화막으로 형성한다.Next, the capping film 28 is formed along the step of the substrate on which the gate electrode 27 is formed. The capping layer 28 is a thin film for protecting the gate hard mask layer 22, the gate electrode 27, and the substrate 21 in a self-aligned etching process for forming subsequent word lines. The capping layer 28 is formed of a nitride layer.

이어서, 필라패턴 사이를 채우는 절연막을 증착한 후, 게이트 하드마스크막(22)의 표면이 노출될 때까지 평탄화 공정을 진행하여 층간절연막(29)을 형성한다. 층간절연막(29)은 산화막으로 형성할 수 있다. 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing) 공정일 수 있다.Subsequently, after the insulating film filling the pillar patterns is deposited, the planarization process is performed until the surface of the gate hard mask film 22 is exposed to form the interlayer insulating film 29. The interlayer insulating film 29 may be formed of an oxide film. The planarization process may be a chemical mechanical polishing process.

도 2b에 도시된 바와 같이, 층간절연막(29)의 일부를 식각한다.As shown in FIG. 2B, a part of the interlayer insulating film 29 is etched.

층간절연막(29) 일부의 식각은 후속 다마신 워드라인 식각공정에서 층간절연막(29)의 식각 타겟을 감소시키기 위해 진행하는 공정이다. The etching of a part of the interlayer dielectric layer 29 is a process to reduce the etch target of the interlayer dielectric layer 29 in a subsequent damascene word line etching process.

이하, 일부가 식각된 층간절연막(29)의 도면부호를 (29A)라 표기한다.Hereinafter, the reference numeral of the interlayer insulating film 29 which is partially etched is denoted by (29A).

도 2c에 도시된 바와 같이, 일부가 식각된 층간절연막(29A) 상에 층간절연막(29A)과 식각선택비가 높고, 플로우(flow) 특성이 우수한 평탄화막(30)을 형성한다. 이로써, 평탄화막(30)이 형성된 기판 표면은 평탄화된다.As shown in FIG. 2C, a planarization film 30 having a high etching selectivity and excellent flow characteristics is formed on the interlayer insulating film 29A partially etched. As a result, the substrate surface on which the planarization film 30 is formed is planarized.

평탄화막(31)은 스핀 코팅(spin coating)방식으로 증착되는 SOC(Spin On Carbon)막으로 형성하거나, 카본 폴리머(carbon polymer)막으로 형성한다. 그리고, 평탄화막(31)은 게이트 하드마스크막(22)의 표면으로부터 800~1200Å의 두께를 갖도록 형성한다.The planarization layer 31 is formed of a spin on carbon (SOC) film deposited by a spin coating method, or a carbon polymer film. The planarization film 31 is formed to have a thickness of 800 to 1200 Å from the surface of the gate hard mask film 22.

이어서, 평탄화막(31) 상에 워드라인이 형성될 영역의 층간절연막(29A)을 식각하고자, 라인형의 마스크패턴(31)을 형성한다.Subsequently, a line mask pattern 31 is formed on the planarization layer 31 to etch the interlayer dielectric layer 29A in the region where the word line is to be formed.

마스크패턴(31)은 다기능 하드마스크(MultiFunctional HardMask)막과 포토레지스트 패턴이 적층된 구조를 갖는다. 여기서, 다기능 하드마스크막은 반사방지막과 하드마스크막으로 작용하는 박막을 의미하는데, 반사방지막의 형성 공정을 생략할 수 있는 장점을 갖는다.The mask pattern 31 has a structure in which a multifunctional hard mask film and a photoresist pattern are stacked. Here, the multifunctional hard mask film refers to a thin film that acts as an antireflection film and a hard mask film, and has an advantage of eliminating the process of forming the antireflection film.

또한, 마스크패턴(31)은 실리콘(Si)이 함유된 하드마스크막, 반사방지막 및 포토레지스트 패턴이 적층된 구조를 갖는다. 여기서, 실리콘이 함유된 하드마스크막은 실리콘산화질화막(SiON)이거나 TEOS(Tetra Ethyl Ortho Silicate)막일 수 있다.In addition, the mask pattern 31 has a structure in which a hard mask film containing silicon (Si), an antireflection film, and a photoresist pattern are stacked. Here, the silicon-containing hard mask layer may be a silicon oxynitride layer (SiON) or a TEOS (Tetra Ethyl Ortho Silicate) layer.

도 2d에 도시된 바와 같이, 마스크패턴(31)을 식각장벽으로 평탄화막(31)과 층간절연막(29A)의 일부를 식각하여 워드라인이 형성될 영역을 개방한다. 여기서, 층간절연막(29A)의 일부 식각은 질화막과의 선택비고 우수한 C4F6를 포함하는 식각가스 또는 C4F8를 포함하는 식각가스로 진행한다. 이와 같이 라인형의 마스크패턴(31)을 이용하는 식각공정을 다마신 워드라인 식각공정이라 하며, 자기정렬 콘택 식각으로 진행된다.As shown in FIG. 2D, a portion of the planarization layer 31 and the interlayer insulating layer 29A are etched using the mask pattern 31 as an etch barrier to open a region where a word line is to be formed. Here, some etching of the interlayer insulating film 29A proceeds to an etching gas containing C 4 F 6 or an etching gas containing C 4 F 8 which is superior to the nitride film. The etching process using the line mask pattern 31 is called a damascene word line etching process and proceeds to self-aligned contact etching.

평탄화막(31)의 식각은 카본 성분을 포함하고 있는 박막으로, 평탄화막(31) 식각시 캡핑막(28) 및 게이트 하드마스크막(22)과의 높은 식각선택비를 유지할 수 있으며, 캡핑막(28) 및 게이트 하드마스크막(22)의 손실을 방지할 수 있다.The etching of the planarization layer 31 is a thin film containing a carbon component, and maintains a high etching selectivity with the capping layer 28 and the gate hard mask layer 22 when the planarization layer 31 is etched. Loss of the 28 and the gate hard mask film 22 can be prevented.

또한, 층간절연막(29A)의 식각은 도 2b에서 일부가 식각되고, 이에 따라 식각 타겟이 감소하였기 때문에, 캡핑막(28) 및 게이트 하드마스크막(22)에 주는 어택(attack)량이 감소한다. 때문에, 캡핑막(28) 및 게이트 하드마스크막(22)의 손실이 방지되며, 이에 따라 필라패턴의 노출은 방지된다.In addition, since the etching of the interlayer insulating film 29A is partially etched in FIG. 2B, and thus the etching target is reduced, the amount of attack applied to the capping film 28 and the gate hard mask film 22 is reduced. Therefore, the loss of the capping film 28 and the gate hard mask film 22 is prevented, and thus the exposure of the pillar pattern is prevented.

종래와 대비할 경우, 종래는 층간절연막의 식각 타겟이 3400Å인데 반해, 본 발명의 실시예에서는 2000Å으로 식각 타겟이 감소한다.In contrast with the conventional method, the etching target of the interlayer insulating film is 3400 kV, whereas the etching target is reduced to 2000 kV in the embodiment of the present invention.

이어서, 워드라인 및 캐패시터 형성 공정을 진행하여 채널이 상/하로 형성되는 반도체 소자를 제조 한다.Subsequently, a word line and a capacitor forming process are performed to fabricate a semiconductor device in which channels are formed up and down.

전술한 바와 같은 본 발명의 실시예는, 다마신 워드라인 식각공정에서 캡핑막(28)과 게이트 하드마스크막(22) 및 스페이서(24)의 손실을 방지하고자, 다마신 워드라인 식각공정 전에 층간절연막(29)의 일부를 식각한다.Embodiments of the present invention as described above, in order to prevent loss of the capping layer 28, the gate hard mask layer 22 and the spacer 24 in the damascene word line etching process, the interlayer before the damascene word line etching process A portion of the insulating film 29 is etched.

이후, 다마신 워드라인 식각공정을 진행하면, 층간절연막(29A)의 식각 타겟이 감소되고, 이에 따라 캡핑막(28)과 게이트 하드마스크막(22) 및 스페이서(24)에 가해지는 데미지(damage)양이 감소되어 상기 박막들의 손실이 방지된다.Subsequently, when the damascene word line etching process is performed, the etching target of the interlayer insulating layer 29A is reduced, and thus damage to the capping layer 28, the gate hard mask layer 22, and the spacer 24 is affected. The amount is reduced to prevent loss of the thin films.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill.

도 1a 및 도 1b는 종래기술에 따라 채널이 상/하로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도.1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device in which channels are formed up and down according to the related art.

도 2a 내지 도 2d는 본 발명의 실시예에 따라 채널이 상/하로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도.2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in which channels are formed up and down according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 기판 22 : 게이트 하드마스크막21 substrate 22 gate hard mask film

23 : 필라해드 24 : 스페이서23: pillar head 24: spacer

25 : 필라넥 26 : 게이트 절연막25: pillar neck 26: gate insulating film

27 : 게이트 전극 28 : 캡핑막27 gate electrode 28 capping film

29 : 층간절연막29: interlayer insulating film

Claims (6)

기판에 복수의 필라패턴을 형성하는 단계;Forming a plurality of pillar patterns on the substrate; 상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계;Forming a gate electrode surrounding the pillar pattern; 상기 게이트 전극이 형성된 기판을 따라 캡핑막을 형성하는 단계;Forming a capping film along the substrate on which the gate electrode is formed; 상기 필라패턴 사이를 매우는 층간절연막을 형성하는 단계;Forming an interlayer insulating film between the pillar patterns; 상기 층간절연막의 일부를 식각하는 단계;Etching a portion of the interlayer insulating film; 일부가 식각된 상기 층간절연막을 포함하는 기판 상에 라인형의 마스크패턴을 형성하는 단계; 및Forming a line mask pattern on a substrate including the interlayer insulating layer partially etched; And 상기 마스크패턴을 식각장벽으로 상기 층간절연막을 식각하여 워드라인 개방영역을 형성하는 단계Etching the interlayer insulating layer using the mask pattern as an etch barrier to form a word line open region 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,The method of claim 1, 상기 필라패턴을 형성하는 단계는,Forming the pillar pattern, 상기 기판 상에 복수의 게이트 하드마스크막을 형성하는 단계;Forming a plurality of gate hard mask layers on the substrate; 상기 게이트 하드마스크막을 식각장벽으로 기판을 식각하여 필라해드를 형성하는 단계;Forming a pillar head by etching the substrate using the gate hard mask layer as an etch barrier; 상기 게이트 하드마스크막과 상기 필라해드의 측벽에 측벽보호막을 형성하는 단계;Forming a sidewall protective layer on sidewalls of the gate hard mask layer and the pillar head; 상기 측벽보호막을 식각장벽으로 기판을 식각하여 필라넥을 형성하는 단계Etching the substrate using the sidewall protective layer as an etch barrier to form a pillar neck; 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제2항에 있어서,The method of claim 2, 상기 층간절연막은 산화막으로 형성하며, 캡핑막과 게이트 하드마스크막은 질화막으로 형성하는 반도체 소자 제조 방법.And the capping film and the gate hard mask film are formed of a nitride film. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제3항에 있어서,The method of claim 3, 상기 워드라인 개방영역을 형성하는 단계는, C4F6를 포함하는 식각가스 또는 C4F8를 포함하는 식각가스로 진행하는 반도체 소자 제조 방법.The forming of the word line open region may include an etching gas including C 4 F 6 or an etching gas including C 4 F 8 . 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,The method of claim 1, 상기 층간절연막의 일부를 식각하는 단계 이후에, 상기 층간절연막 상에 표면이 평탄한 평탄화막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.And etching a portion of the interlayer insulating film to form a planarization film having a flat surface on the interlayer insulating film. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제5항에 있어서,The method of claim 5, 상기 평탄화막은 스핀 코팅(spin coating)방식으로 증착되는 SOC(Spin On Carbon)막으로 형성하거나, 카본 폴리머(carbon polymer)막으로 형성하는 반도체 소자 제조 방법.The planarization layer is a semiconductor device manufacturing method of forming a spin on carbon (Spin On Carbon) film deposited by a spin coating (spin coating) method, or a carbon polymer (carbon polymer) film.
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