KR100781885B1 - Semiconductor device and method of manufacturing the semiconductor device - Google Patents
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Abstract
Description
도 1은 본 발명의 일실시예에 의한 반도체 소자를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.
도 2는 본 발명의 일실시예에 의하여 반도체 기판상에 게이트 구조물 및 O3 TEOS막을 형성하는 것을 도시한 단면도이다.2 is a cross-sectional view illustrating the formation of a gate structure and an O 3 TEOS film on a semiconductor substrate according to an embodiment of the present invention.
도 3은 도 2에 도시된 질화막 상에 O3 TEOS막을 형성한 것을 도시한 단면도이다.3 is a cross-sectional view illustrating the formation of an O 3 TEOS film on the nitride film shown in FIG. 2.
도 4는 도 3에 도시된 O3 TEOS막 상에 SOG막을 형성한 것을 도시한 단면도이다.4 is a cross-sectional view illustrating the formation of an SOG film on the O 3 TEOS film shown in FIG. 3.
본 발명은 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
최근 들어, 반도체 소자의 집적도(integration degree)는 2년마다 약 2배가 증가하고 있다. 이에 따라 반도체 소자의 칩 사이즈 및 회로 선폭이 갈수록 작아지고 이로 인해 이전에 존재하지 않던 새로운 문제가 발생하고 있다.In recent years, the degree of integration of semiconductor devices has increased about two times every two years. As a result, the chip size and the circuit line width of the semiconductor device become smaller and smaller, which causes a new problem that did not exist before.
프리 메탈 다이일렉트릭막(Pre-Metal Dielectric layer, 이하,PMD막)은 게이트 구조물(gate structure) 및 금속배선을 분리하는 층간 절연막으로 정의되며, 갭필(gap-fill) 성능, 개더링 성능이 우수하고 평탄화가 용이해야 하며 흡습성이 낮은 특성을 갖는다.A pre-metal dielectric layer (PMD layer) is defined as an interlayer insulating layer that separates a gate structure and a metal wiring, and has excellent gap fill performance, gathering performance, and flattening. It should be easy and has low hygroscopic properties.
갭필 성능이란 반도체 소자의 패턴에 의하여 형성된 단차를 충분히 메울 수 있는 특성을 의미하며, 개더링 성능은 디바이스의 특성을 저하시키는 모바일 이온(mobile ion), 예를 들어 나트륨 이온 또는 기타 금속 이온을 트랩(trap)하는 능력을 의미한다.Gap fill performance is a property that can sufficiently fill the step formed by the pattern of the semiconductor device, Gathering performance traps mobile ions, such as sodium ions or other metal ions that degrade the characteristics of the device Means the ability to
절연막으로 많이 사용되는 실리콘 산화막은 게이트 구조물에 의하여 형성된 단차를 메우는 능력이 부족하다. 따라서, 실리콘 산화막으로 형성된 PMD막에는 보이드(void)가 형성될 수 있기 때문에 반도체 소자의 특성을 저하시킬 뿐만 아니라 보이드에 의하여 콘택간에 쇼트(short)를 유발시켜 반도체 소자의 생산 수율이 크게 저하되고 있다.Silicon oxide films, which are frequently used as insulating films, lack the ability to fill in the steps formed by the gate structure. Therefore, since voids may be formed in the PMD film formed of the silicon oxide film, not only the characteristics of the semiconductor device are degraded, but also shorts between the contacts are caused by the voids, which greatly reduces the production yield of the semiconductor devices. .
따라서, 최근에는 실리콘 산화막을 대신하여 보로포스포실리케이트글래스(Borophosphosilicate Glass, 이하 BPSG)막, 포스포실리케이트글래스(Phosphosilicate Glass, 이하 PSG) 또는 HDP CVD(High Density Plasma - Chemical Vapor Deposition) 장비를 이용하여 형성된 HDP-USG막 등이 널리 사용되고 있다.Therefore, in recent years, instead of silicon oxide, Borophosphosilicate Glass (BPSG) film, Phosphosilicate Glass (PSG) or HDP CVD (High Density Plasma-Chemical Vapor Deposition) equipment is used. The formed HDP-USG film and the like are widely used.
한편, 인접한 게이트 구조물들을 보호하기 위하여 한 쌍의 게이트 구조물들에 질화막(silicon nitride)을 형성한 후, 질화막 상에 HDP-USG막을 형성할 경우 게이트 구조물들 사이에 보이드가 발생되는 문제점을 갖는다.Meanwhile, after forming a nitride film on a pair of gate structures to protect adjacent gate structures, a void is generated between the gate structures when the HDP-USG film is formed on the nitride film.
따라서, 본 발명의 하나의 목적은 좁은 간격으로 이격된 게이트 구조물들 사이에 보이드가 발생되는 것을 방지한 반도체 소자를 제공한다.Accordingly, one object of the present invention is to provide a semiconductor device in which voids are prevented from occurring between gate structures spaced at narrow intervals.
본 발명의 다른 목적은 상기 반도체 소자의 제조 방법을 제공한다.Another object of the present invention is to provide a method of manufacturing the semiconductor device.
이와 같은 본 발명의 하나의 목적을 구현하기 위한 반도체 소자는 반도체 기판상에 상호 이격 되어 형성된 적어도 2 개의 게이트 구조물들, 상기 반도체 기판 및 상기 게이트 구조물을 덮어 보호하는 질화막, 상기 질화막을 덮는 O3 TEOS막, 상기 O3 TEOS막을 덮는 SOG(Spin On Glass)막, 상기 SOG막을 덮으며 평탄한 상면을 갖는 층간 절연막을 갖다.The semiconductor device for implementing one object of the present invention includes at least two gate structures spaced apart from each other on a semiconductor substrate, a nitride film covering and protecting the semiconductor substrate and the gate structure, and an O 3 TEOS covering the nitride film. A film, a spin on glass (SOG) film covering the O 3 TEOS film, and an interlayer insulating film covering the SOG film and having a flat top surface.
본 발명의 다른 목적을 구현하기 위한 반도체 소자의 제조 방법은 반도체 기판상에 상호 이격 되어 형성된 적어도 2 개의 게이트 구조물들을 형성하는 단계, 상기 반도체 기판 및 상기 게이트 구조물을 덮는 질화막을 형성하는 단계, 상기 질화막의 표면을 따라 형성되는 O3 TEOS막을 형성하는 단계, 상기 O3 TEOS막의 표면을 따라 형성되는 SOG막을 형성하는 단계 및 상기 SOG막 상에 층간 절연막을 형성하는 단계를 포함한다.In another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming at least two gate structures spaced apart from each other on a semiconductor substrate; forming a nitride film covering the semiconductor substrate and the gate structure; Forming an O 3 TEOS film formed along the surface of the film, forming an SOG film formed along the surface of the O 3 TEOS film, and forming an interlayer insulating film on the SOG film.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 의하 여 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, a semiconductor device and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below. Those skilled in the art will be able to implement the invention in various other forms without departing from the spirit of the invention.
반도체 소자Semiconductor device
도 1은 본 발명의 일실시예에 의한 반도체 소자를 개략적으로 도시한 단면도이다.1 is a cross-sectional view schematically showing a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 반도체 소자(semiconductor device;100)는 반도체 기판(semiconductor substrate;10), 게이트 구조물(gate structure;20), 질화막(silicon nitride layer;30), O3 TEOS막(40), SOG막(50) 및 층간 절연막(inter layer dielectric,ILD, 60)을 포함한다.Referring to FIG. 1, a semiconductor device 100 includes a
게이트 구조물(20)은 반도체 기판(10) 상에 배치된다. 본 실시예에 의한 게이트 구조물(20)은 터널 산화막(12), 플로팅 게이트(14), ONO 패턴(16) 및 콘트롤 게이트(18) 및 게이트 스페이서(19)를 포함한다.The
터널 산화막(12)은 반도체 기판(10) 상에 배치되고, 터널 산화막(12) 상에는 플로팅 게이트(14)가 형성된다. 본 실시예에서, 플로팅 게이트(14)는 폴리 실리콘을 포함한다. 플로팅 게이트(14) 상에는 ONO 패턴(16)이 배치된다. ONO 패턴(16)은 산화막-질화막-산화막으로 이루어진다. 콘트롤 게이트(18)는 ONO 패턴(16) 상에 배치되며, 폴리 실리콘을 포함한다.The
본 실시예에서, 인접한 한 쌍의 게이트 구조물(20)들 사이의 폭은, 예를 들어, 약 1,700Å 내지 약 1,900Å일 수 있다.In this embodiment, the width between the adjacent pair of
본 실시예에서 게이트 구조물(20)은 휘발성 메모리의 게이트 구조물 또는 비휘발성 메모리 장치의 스플릿 게이트 구조물 등에 적용할 수 있으며, 본 실시예에서 게이트 구조물의 구성 및 구조는 다양하게 변경되어도 무방하다.In the present embodiment, the
질화막(30)은 게이트 구조물(20) 및 반도체 기판(10)을 덮도록 반도체 기판(10) 상에 배치된다. 본 실시예에서, 질화막(30)은 게이트 구조물(20)이 식각 되는 것을 방지하는 식각 저지막(etching preventng layer) 및/또는 게이트 구조물(20)을 보호하는 보호막(passivation layer) 역할을 할 수 있다. 본 실시예에서, 질화막(30)은 약 200Å 내지 약 300Å의 얇은 두께로 형성될 수 있다.The
한편, 질화막(30)의 상부에는 O3 TEOS막(40)이 배치된다. 본 실시예에서, O3 TEOS 막(40)의 두께가 두꺼울 경우, 게이트 구조물(20)들 사이에 보이드가 발생될 수 있음으로, 질화막(30) 상에 형성되는 O3 TEOS막(40)은 약 150Å 내지 약 450Å의 두께로 형성되는 것이 바람직하다. O3 TEOS막(40)의 두께가 약 450Å 이상일 경우 게이트 구조물(20)들 사이에 보이드가 발생된다.On the other hand, the O 3 TEOS
게이트 구조물(20)을 덮는 질화막(30) 및 O3 TEOS막(40) 상에는 SOG막(50)이 형성된다. 본 실시예에서, SOG막(50)은 게이트 구조물(20)들 사이의 보이드 발생을 억제한다. 본 실시예에서, SOG막(50)은 약 1000Å 내지 약 1500Å의 두께로 형성된다.The SOG
본 실시예에서, SOG막(50)의 하부에 O3 TEOS막(40)을 형성하는 이유는 SOG막(50)을 형성하는 SOG 물질에는 금속을 손상시킬 수 있는 용매인 MIBK(Methyllsobuthylketon)이 녹아 있기 때문이다.In the present embodiment, the reason for forming the O 3 TEOS
따라서, SOG막(50)의 하부에는 O3 TEOS막(40)을 얇은 두께로 형성하고, SOG막(50)의 상부에는 층간 절연막(60)을 형성한다. 본 실시예에서, 층간 절연막(60)은 HDP-SiH4 USG를 사용할 수 있다. 본 실시예에서, 층간 절연막(60)은 7000Å 내지 8000Å의 두께로 형성된다.Accordingly, a thin film of O 3 TEOS
본 실시예에서는 좁은 간격을 갖는 게이트 구조물(20)들 사이에 보이드가 발생되는 것을 억제하기 위해 게이트 구조물(20)을 SOG막(50)으로 덮고, SOG막(50)에 의한 게이트 구조물(20)이 손상되는 것을 방지하기 위해 SOG막(50)의 상부 및 하부에 각각 O3 TEOS막(40) 및 층간 절연막(60)을 형성한다.In this embodiment, in order to suppress the generation of voids between the
반도체 소자의 제조 방법Manufacturing Method of Semiconductor Device
도 2는 본 발명의 일실시예에 의하여 반도체 기판상에 게이트 구조물 및 O3 TEOS막을 형성하는 것을 도시한 단면도이다.2 is a cross-sectional view illustrating the formation of a gate structure and an O 3 TEOS film on a semiconductor substrate according to an embodiment of the present invention.
도 2를 참조하면, 반도체 기판(10)상에 통상의 웰을 형성하기 위해 이온 임플랜트 공정(ion implantating process)을 수행하고 반도체 기판(10) 상에 터널 산화막(미도시)을 형성한다.Referring to FIG. 2, an ion implantation process is performed to form a conventional well on the
이어서, 터널 산화막 상에 게이트로 사용하기 위한 하부 폴리실리콘막(polysilicon layer), ONO막(미도시) 및 상부 폴리실리콘막(미도시)을 순차적으로 형성하고, 상부 폴리실리콘막 상에 하드 마스크막(미도시)을 형성한다.Subsequently, a lower polysilicon layer, an ONO film (not shown), and an upper polysilicon film (not shown) are sequentially formed on the tunnel oxide film for use as a gate, and a hard mask film is formed on the upper polysilicon film. (Not shown) is formed.
이후, 하드 마스크막 상에는 스핀 코팅 공정(spin coating process)에 의하여 포토레지스트 필름(photoresist film)을 형성하고, 포토레지스트 필름을 사진-식각 공정에 의하여 식각하여 하드 마스크막 상에 포토레지스트 패턴(photoresist pattern)을 형성한다.Thereafter, a photoresist film is formed on the hard mask film by a spin coating process, and the photoresist film is etched by a photo-etch process to form a photoresist pattern on the hard mask film. ).
본 실시예에서, 포토레지스트 필름은 ArF 광원에 사용하기 적합한 ArF용 포토레지스트 필름을 사용하는 것이 바람직하며, ArF용 포토레지스트 필름의 얇은 두께를 감안하여 하드 마스크막이 사용된다.In this embodiment, it is preferable to use an ArF photoresist film suitable for use in an ArF light source, and a hard mask film is used in view of the thin thickness of the ArF photoresist film.
하드 마스크막은 포토레지스트 패턴을 식각 마스크로 이용하여 하드 마스크막은 식각되어 하드 마스크 패턴(미도시)이 형성된다.The hard mask layer is etched using the photoresist pattern as an etching mask to form a hard mask pattern (not shown).
이어서, 하드 마스크 패턴 상에 형성된 포토레지스트 패턴은 산소 플라즈마를 이용한 애싱 공정(ashing process)에 의하여 하드 마스크 패턴으로부터 제거된다.The photoresist pattern formed on the hard mask pattern is then removed from the hard mask pattern by an ashing process using an oxygen plasma.
하드 마스크 패턴이 형성된 후, 하드 마스크 패턴을 식각 마스크로 이용하여 상부 폴리실리콘막, ONO막, 하부 폴리실리콘막 및 터널 산화막은 순차적으로 식각되어 터널 산화막 패턴(12), 플로팅 게이트(14), ONO 패턴(16) 및 콘트롤 게이트(18)를 포함하는 게이트 구조물(20)이 형성된다.After the hard mask pattern is formed, the upper polysilicon film, the ONO film, the lower polysilicon film, and the tunnel oxide film are sequentially etched using the hard mask pattern as an etching mask, thereby tunneling the
이후, 반도체 기판(10) 상에는 실리콘 질화막(또는 산화막)이 형성되고, 실 리콘 질화막은 에치백(etch back) 공정에 의하여 식각되어 게이트 구조물(20)의 측벽에는 스페이서(18)가 형성된다.Thereafter, a silicon nitride film (or an oxide film) is formed on the
본 실시예에서, 게이트 구조물(20)은 반도체 기판(10) 상에 적어도 2 개가 배치되고, 각 게이트 구조물(20)은 약 1,700Å 내지 약 1,900Å의 폭으로 상호 이격되어 배치될 수 있다.In the present exemplary embodiment, at least two
게이트 구조물(20)이 형성된 후, 반도체 기판(10) 및 게이트 구조물(20)을 덮는 질화막(30)이 형성된다.After the
도 3은 도 2에 도시된 질화막 상에 O3 TEOS막을 형성한 것을 도시한 단면도이다.3 is a cross-sectional view illustrating the formation of an O 3 TEOS film on the nitride film shown in FIG. 2.
도 3을 참조하면, 질화막(30) 상에는 O3 TEOS막(40)이 형성된다. 본 실시예에서, O3 TEOS막(40)은 약 150Å 내지 약 450Å의 두께를 가질 수 있다. 본 실시예에서, O3 TEOS막(40)은 후술될 SOG막에 의한 반도체 소자의 손상을 방지하는 베리어막 역할을 한다. O3 TEOS막(40)은 테오스 가스(Tetra Ethyl Ortho Silicate gas,TEOS)를 오존을 촉매로 반응시켜 형성된 O3-USG 물질을 질화막(30)상에 증착하여 형성할 수 있다.Referring to FIG. 3, an O 3 TEOS film 40 is formed on the
도 4는 도 3에 도시된 O3 TEOS막 상에 SOG막을 형성한 것을 도시한 단면도이다.4 is a cross-sectional view illustrating the formation of an SOG film on the O 3 TEOS film shown in FIG. 3.
도 4를 참조하면, O3 TEOS막(40)이 형성된 후, O3 TEOS막(40) 상면에는 SOG 막(50)이 형성된다. 본 실시예에서, SOG막(50)은 약 1,000Å 내지 약 1,500Å의 두께로 형성된다.Referring to FIG. 4, after the O 3 TEOS film 40 is formed, an
SOG막(50)은 좁은 간격을 갖는 게이트 구조물(20) 사이에 형성되어도 보이드를 발생시키지 않는다.The
SOG막(50)은 점도를 갖는 솔(SOL) 상태의 레진을 고속으로 회전하는 반도체 기판(10)의 중앙에 분사하여 반도체 기판(10)의 원심력에 의하여 퍼지는 방식으로 형성한다. SOG막(50)을 이루는 SOG 물질은 MIBK 용매에 녹아 있기 때문에 SOG막(50)을 형성하기 위해 베리어막인 O3 TEOS막(40)을 형성한다.The
이후, 도 1에 도시된 바와 같이 SOG막(50) 상에 층간 절연막을 형성한다.Thereafter, an interlayer insulating film is formed on the
본 실시예에서, 층간 절연막은 HDP-SiH4 USG막일 수 있다. 본 실시예에서, HDP-SiH4 USG막으로 사용되는 층간 절연막(60)은 HDP CVD 공정에 의하여 형성될 수 있다.In this embodiment, the interlayer insulating film may be an HDP-SiH 4 USG film. In this embodiment, the
이상에서 상세하게 설명한 바에 의하면, 좁은 간격을 갖는 게이트 구조물들 사이에 보이드가 형성되는 것을 방지하기 위해, 게이트 구조물을 덮는 SOG막을 형성하기 이전에 O3 TEOS막을 형성하고, SOG막을 형성한 후 SOG막에 층간 절연막을 형성하여, 보이드 발생을 억제할 뿐만 아니라 SOG막에 의한 반도체 소자의 손상도 방지할 수 있는 효과를 갖는다.As described above in detail, in order to prevent voids from forming between the gate structures having a narrow gap, an O 3 TEOS film is formed before forming an SOG film covering the gate structure, and an SOG film is formed after the SOG film is formed. The interlayer insulating film is formed in the film, thereby not only suppressing the generation of voids but also preventing damage to the semiconductor element caused by the SOG film.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the detailed description of the present invention has been described with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art will have the spirit and scope of the present invention as set forth in the claims below. It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060135642A KR100781885B1 (en) | 2006-12-27 | 2006-12-27 | Semiconductor device and method of manufacturing the semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060135642A KR100781885B1 (en) | 2006-12-27 | 2006-12-27 | Semiconductor device and method of manufacturing the semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100781885B1 true KR100781885B1 (en) | 2007-12-05 |
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ID=39139511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060135642A KR100781885B1 (en) | 2006-12-27 | 2006-12-27 | Semiconductor device and method of manufacturing the semiconductor device |
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Citations (1)
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|---|---|---|---|---|
| KR19980024163A (en) * | 1996-09-13 | 1998-07-06 | 윤종용 | SOW layer curing method and insulating film manufacturing method of semiconductor device using same |
-
2006
- 2006-12-27 KR KR1020060135642A patent/KR100781885B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| KR19980024163A (en) * | 1996-09-13 | 1998-07-06 | 윤종용 | SOW layer curing method and insulating film manufacturing method of semiconductor device using same |
Non-Patent Citations (1)
| Title |
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| 한국공개특허번호 10-1998-0024163 |
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