KR100386454B1 - Method for forming the semiconductor device - Google Patents
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Abstract
본 발명은 커패시터 상부 전극을 형성하기 위한 플레이트 폴리층의 식각시에 셀/주변 경계 영역에서 완만한 경사를 갖도록 하여 단차 발생을 억제할 수 있도록한 반도체 소자의 제조 방법에 관한 것으로, 셀 영역과 주변 회로 영역을 갖는 반도체 기판상에 게이트 라인과 비트 라인을 형성한후 스토리지 노드 콘택 공정을 진행하는 단계;전면에 베리어 나이트라이드층,스토리지 노드를 정의하기 위한 커패시터 산화막을 차례로 형성하는 단계;상기 커패시터 산화막을 선택적으로 패터닝하고 스토리지 노드,유전체층,플레이트 폴리층을 형성하는 단계;상기 플레이트 폴리층상에 포토레지스트 패턴층을 형성하고 플로우 공정을 진행하여 에지 부분에서 경사를 갖는 경사 포토레지스트 패턴층을 형성하는 단계;상기 노출된 플레이트 폴리층을 에지 부분에서 경사를 갖도록 선택적으로 식각하는 단계;전면에 산화막(ILD3)층을 형성하고 메탈 콘택 마스크를 사용하여 메탈 콘택 플러그층을 형성하는 단계를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for fabricating a semiconductor device in which a stepped portion can be suppressed by having a gentle slope in a cell / peripheral boundary region during etching of a plate poly layer for forming a capacitor upper electrode. Forming a gate line and a bit line on a semiconductor substrate having a circuit region, and then performing a storage node contact process; forming a barrier nitride layer on a front surface thereof, and sequentially forming a capacitor oxide layer to define a storage node; Selectively patterning and forming a storage node, a dielectric layer, and a plate poly layer; forming a photoresist pattern layer on the plate poly layer and performing a flow process to form an inclined photoresist pattern layer having an inclination at an edge portion thereof; The exposed plate poly layer on the edge portion; Selective etching so as to have an inclination; form an oxide film (ILD3) on the front layer, and forming a metal contact plug layer using a metal contact mask.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 커패시터 상부 전극을 형성하기 위한 플레이트 폴리층의 식각시에 셀/주변 경계 영역에서 완만한 경사를 갖도록 하여 단차 발생을 억제할 수 있도록한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the fabrication of semiconductor devices, and in particular, to fabricate semiconductor devices having a gentle inclination at the cell / peripheral boundary region during etching of the plate poly layer for forming the capacitor upper electrode, thereby suppressing step generation. It is about a method.
커패시터 상부 전극을 형성하기 위한 플레이트 폴리 식각에서 식각 프로파일(Profile)이 수직이기 때문에 산화막(ILD3) 증착 프로파일도 수직하게 되었다.The oxide film (ILD3) deposition profile is also vertical because the etch profile is vertical in the plate poly etching to form the capacitor upper electrode.
산화막(ILD3) 증착 후 셀/주변 경계 지역에서 수직인 프로파일이 M1 콘택 식각과 M1 W 에치백시에도 유지된다.After deposition of the oxide film (ILD3), the profile perpendicular to the cell / peripheral boundary region is maintained during M1 contact etching and M1 W etchback.
이하, 첨부된 도면을 참고하여 종래 기술의 셀/주변 경계 부분에서의 커패시터 형성 공정에 관하여 설명하면 다음과 같다.Hereinafter, a capacitor forming process at a cell / peripheral boundary portion of the prior art will be described with reference to the accompanying drawings.
도 1a내지 도 1e는 종래 기술의 셀/주변 경계 부분에서의 커패시터 형성을 위한 공정 단면도이다.1A-1E are cross-sectional views of a process for capacitor formation at the cell / peripheral boundary portion of the prior art.
먼저, 도 1a에서와 같이, 반도체 기판(1)상에 게이트 라인(Gate Line)(2)과 비트 라인(Bit Line)(3)을 형성한 후 커패시터(Capacitor)의 하부 전극을 형성하기 위하여 다음과 같은 공정을 진행한다.First, as shown in FIG. 1A, a gate line 2 and a bit line 3 are formed on a semiconductor substrate 1, and then to form a lower electrode of a capacitor. Proceed with the same process.
층간 절연층 및 스토리지 노드 콘택 공정을 진행하고 전면에 베리어 나이트라이드층(4)을 형성한다.The interlayer insulating layer and the storage node contact process are performed, and the barrier nitride layer 4 is formed on the entire surface.
이어, 상기 베리어 나이트라이드층(4)상에 스토리지 노드를 정의하기 위한 커패시터 산화막(5)을 형성한다.Subsequently, a capacitor oxide layer 5 is formed on the barrier nitride layer 4 to define a storage node.
상기 커패시터 산화막(5)을 스토리지 노드 마스크를 사용하여 선택적으로 패터닝하고 스토리지 노드(6),유전체층,플레이트 폴리층(7)을 형성하고 플레이트 폴리층을 식각하기 위한 포토레지스트 패턴층(8)을 형성한다.The capacitor oxide layer 5 is selectively patterned using a storage node mask to form a storage node 6, a dielectric layer, a plate poly layer 7, and a photoresist pattern layer 8 for etching the plate poly layer. do.
그리고 도 1b에서와 같이, 상기 포토레지스트 패턴층(8)을 마스크로 하여 노출된 플레이트 폴리층(7)을 선택적으로 식각하여 플레이트 전극(7a)을 형성한다.As shown in FIG. 1B, the exposed plate poly layer 7 is selectively etched using the photoresist pattern layer 8 as a mask to form a plate electrode 7a.
이어, 도 1c에서와 같이, 전면에 산화막(ILD3)(9)을 형성하고 도 1d에서와 같이, 메탈콘택 마스크를 사용하여 선택적으로 콘택홀을 형성하고 콘택홀내에 베리어 금속층(10)을 형성하고 콘택홀이 매립되도록 W등을 사용하여 금속층(11)을 형성한다.Next, as shown in FIG. 1C, an oxide film (ILD3) 9 is formed on the entire surface, and as shown in FIG. 1D, a contact hole is selectively formed using a metal contact mask, and the barrier metal layer 10 is formed in the contact hole. The metal layer 11 is formed using W or the like so that the contact hole is filled.
그리고 도 1e에서와 같이, 상기 금속층(11)을 에치백하여 플러그층(11a)을 형성한다.1E, the metal layer 11 is etched back to form a plug layer 11a.
이와 같은 공정 진행시에 셀 영역과 주변 회로 영역간의 수직 단차 때문에 그 경계 부분에 텅스텐 잔류물(12)이 남는다.During this process, tungsten residue 12 remains at the boundary due to the vertical step between the cell region and the peripheral circuit region.
이는 플레이트 폴리층의 식각 프로파일이 수직이어서 후속되는 산화막(ILD3)층의 형성 및 금속층의 증착 프로파일이 계속 수직하기 때문에 발생하는 것이다.This occurs because the etching profile of the plate poly layer is vertical so that the formation of the subsequent oxide film (ILD3) layer and the deposition profile of the metal layer continue to be vertical.
이와 같은 텅스텐 잔류물은 메탈 식각 후에도 존재하여 메탈 브릿지(Metal Bridge)를 유발 할 수 있다.Such a tungsten residue may be present even after metal etching to cause a metal bridge.
그러나 이와 같은 종래 기술의 셀/주변 경계 부분에서의 커패시터 형성 공정은 다음과 같은 문제가 있다.However, such a capacitor formation process in the cell / peripheral boundary portion of the prior art has the following problems.
커패시터의 상부 전극을 형성하기 위한 플레이트 폴리층의 식각 프로파일이 수직하여 후속되는 절연층 및 금속층의 증착 프로파일이 계속 수직하게 유지되어 텅스텐 플러그 형성 공정시에 셀 영역과 주변 회로 영역의 경계 부분에 텅스텐 레지듀(Tungsten Residue)가 발생한다.The etch profile of the plate poly layer to form the upper electrode of the capacitor is vertical so that the subsequent deposition profile of the insulating layer and the metal layer remains vertical so that the tungsten resist is formed at the boundary between the cell region and the peripheral circuit region during the tungsten plug forming process. Tungsten Residue occurs.
이는 금속 배선 형성용 물질인 알루미늄(A1) 식각 공정에서 식각 기체가 텅스텐이 식각되지 않는 클로오린(Chlorine Base)이기 때문에 제거되지 않아 금속 배선의 브릿지를 유발한다.In the aluminum (A1) etching process, which is a material for forming a metal wiring, the etching gas is not removed because it is a chlorine base in which tungsten is not etched, thereby causing a bridge of the metal wiring.
본 발명은 이와 같은 종래 기술의 셀/주변 경계 부분에서의 커패시터 형성 공정의 문제를 해결하기 위한 것으로, 커패시터 상부 전극을 형성하기 위한 플레이트 폴리층의 식각시에 셀/주변 경계 영역에서 완만한 경사를 갖도록 하여 단차 발생을 억제할 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention solves this problem of the capacitor formation process in the cell / peripheral boundary portion of the prior art, and has a gentle slope in the cell / peripheral boundary region during etching of the plate poly layer for forming the capacitor upper electrode. It is an object of the present invention to provide a method for manufacturing a semiconductor device, which is capable of suppressing step generation.
도 1a내지 도 1e는 종래 기술의 셀/주변 경계 부분에서의 커패시터 형성을 위한 공정 단면도1A-1E are cross-sectional views of a process for capacitor formation at the cell / peripheral boundary portion of the prior art.
도 2a내지 도 2g는 본 발명에 따른 셀/주변 경계 부분에서의 커패시터 형성을 위한 공정 단면도2A-2G are cross-sectional views of a process for capacitor formation at the cell / peripheral boundary portion in accordance with the present invention.
-- 도면의 주요 부분에 대한 부호의 설명 ---Explanation of symbols for the main parts of the drawing-
21. 반도체 기판 22. 게이트 라인21. Semiconductor Substrate 22. Gate Line
23. 비트 라인 24. 베리어 나이트라이드층23. Beat line 24. Barrier nitride layer
25. 커패시터 산화막 26. 스토리지 노드25. Capacitor oxide 26. Storage node
27. 플레이트 폴리층 27a. 플레이트 전극27. Plate polylayer 27a. Plate electrode
28. 포토레지스트 패턴층 28a. 경사 포토레지스트 패턴층28. Photoresist pattern layer 28a. Slant Photoresist Pattern Layer
29. 산화막 30. 베리어 금속층29. Oxide film 30. Barrier metal layer
31. 금속층 31a. 플러그층31. Metal layer 31a. Plug layer
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 셀 영역과 주변 회로 영역을 갖는 반도체 기판상에 게이트 라인과 비트 라인을 형성한후 스토리지 노드 콘택 공정을 진행하는 단계;전면에 베리어 나이트라이드층,스토리지 노드를 정의하기 위한 커패시터 산화막을 차례로 형성하는 단계;상기 커패시터 산화막을 선택적으로 패터닝하고 스토리지 노드,유전체층,플레이트 폴리층을 형성하는 단계;상기 플레이트 폴리층상에 포토레지스트 패턴층을 형성하고 플로우 공정을 진행하여 에지 부분에서 경사를 갖는 경사 포토레지스트 패턴층을 형성하는 단계;상기 노출된 플레이트 폴리층을 에지 부분에서 경사를 갖도록 선택적으로 식각하는 단계;전면에 산화막(ILD3)층을 형성하고 메탈 콘택 마스크를 사용하여 메탈 콘택 플러그층을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming a gate line and a bit line on a semiconductor substrate having a cell region and a peripheral circuit region, and then performing a storage node contact process; Forming a nitride layer and a capacitor oxide layer for defining a storage node in sequence; selectively patterning the capacitor oxide layer and forming a storage node, a dielectric layer, and a plate poly layer; forming a photoresist pattern layer on the plate poly layer And forming a gradient photoresist pattern layer having a slope at an edge portion by performing a flow process; selectively etching the exposed plate poly layer to have a slope at an edge portion; forming an oxide layer (ILD3) layer on a front surface thereof And metal contact plugs using a metal contact mask A characterized in that it comprises forming.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2g는 본 발명에 따른 셀/주변 경계 부분에서의 커패시터 형성을 위한 공정 단면도이다.2A-2G are cross-sectional views of a process for capacitor formation at the cell / peripheral boundary portion in accordance with the present invention.
본 발명은 텅스텐 레지듀의 발생을 방지하기 위하여 플레이트 폴리 식각 프로파일을 경사지게 하기 위한 방법으로써 플레이트 폴리 마스크 형성시에 포토레지스트 플로우 방법을 적용하여 플레이트 폴리 마스크 프로파일(Plate Poly Mask Profile)을 경사지게 한 것이다.The present invention is a method for inclining a plate poly etching profile to prevent the generation of tungsten residue is to incline the plate poly mask profile by applying a photoresist flow method when forming a plate poly mask.
플레이트 폴리 마스크 프로파일이 경사지면 식각 특성상 식각 프로파일은 마스크 프로파일을 따라가는 경향이 있기 때문에 플레이트 폴리 식각 프로파일을 용이하게 경사지게 만들 수 있다.When the plate poly mask profile is inclined, the etching profile tends to follow the mask profile because of the etching characteristics, so that the plate poly mask profile can be easily inclined.
이와 같은 경사진 플레이트 폴리 프로파일은 산화막(ILD3) 증착 프로파일을경사지게 하고 결국은 셀/주변 경계 지역 프로파일이 완만하게 되어 텅스텐 에치백시에 셀/주변 경계지역에서 텅스텐이 잔류하는 것을 막을 수 있다.Such an inclined plate poly profile can incline the oxide (ILD3) deposition profile and eventually smooth the cell / perimeter boundary area profile to prevent tungsten from remaining in the cell / perimeter boundary area during tungsten etchback.
공정 진행은 먼저, 도 2a에서와 같이, 반도체 기판(21)상에 게이트 라인(Gate Line)(22)과 비트 라인(Bit Line)(23)을 형성한 후 커패시터(Capacitor)의 하부 전극을 형성하기 위하여 다음과 같은 공정을 진행한다.As shown in FIG. 2A, first, as shown in FIG. 2A, a gate line 22 and a bit line 23 are formed on a semiconductor substrate 21, and then a lower electrode of a capacitor is formed. In order to proceed to the following process.
층간 절연층 및 스토리지 노드 콘택 공정을 진행하고 전면에 베리어 나이트라이드층(24)을 형성한다.The interlayer insulating layer and the storage node contact process are performed, and the barrier nitride layer 24 is formed on the entire surface.
이어, 상기 베리어 나이트라이드층(24)상에 스토리지 노드를 정의하기 위한 커패시터 산화막(25)을 형성한다.Subsequently, a capacitor oxide layer 25 for defining a storage node is formed on the barrier nitride layer 24.
상기 커패시터 산화막(25)을 스토리지 노드 마스크를 사용하여 선택적으로 패터닝하고 스토리지 노드(26),유전체층,플레이트 폴리층(27)을 형성하고 플레이트 폴리층을 식각하기 위한 경계 부분에서 수직한 형태의 포토레지스트 패턴층(28)을 형성한다.Selectively patterning the capacitor oxide layer 25 using a storage node mask, forming a storage node 26, a dielectric layer, a plate poly layer 27, and a photoresist perpendicular to the boundary portion for etching the plate poly layer. The pattern layer 28 is formed.
여기서, 플레이트 폴리층(27)의 두께를 500 ~ 3000Å의 두께로 형성한다.Here, the thickness of the plate poly layer 27 is formed to a thickness of 500 to 3000 mm 3.
그리고 도 2b에서와 같이, 상기 수직 프로파일을 갖는 포토레지스트 패턴층(28)을 120 ~ 200℃ 온도에서 플로우시켜 셀 영역과 주변 회로 영역의 경계 부분에서 완만한 경사(30 ~ 80°)를 갖는 경사 포토레지스트 패턴층(28a)을 형성한다.As shown in FIG. 2B, the photoresist pattern layer 28 having the vertical profile is flowed at a temperature of 120 ° C. to 200 ° C. to have a gentle slope (30 ° to 80 °) at the boundary between the cell area and the peripheral circuit area. The photoresist pattern layer 28a is formed.
이어, 도 2c에서와 같이, 상기 경사 포토레지스트 패턴층(28a)을 마스크로 하여 노출된 플레이트 폴리층(27)을 선택적으로 식각하여 플레이트 전극(27a)을 형성한다.2C, the exposed plate poly layer 27 is selectively etched using the inclined photoresist pattern layer 28a as a mask to form a plate electrode 27a.
여기서, 플레이트 폴리층(27)의 식각 공정을 플로오린,클로오린계의 가스와 BCl3, Ar,O2,N2등의 첨가 가스를 사용하여 10 ~ 500mT의 압력에서 진행한다.Here, the etching process of the plate poly layer 27 is performed at a pressure of 10 to 500 mT by using fluorine, chlorine-based gas and additive gas such as BCl 3 , Ar, O 2 , and N 2 .
이어, 도 2d에서와 같이, 상기 식각 공정에서 마스크로 사용된 경사 포토레지스트 패턴층(28a)을 제거한다.Next, as shown in FIG. 2D, the inclined photoresist pattern layer 28a used as a mask in the etching process is removed.
여기서, 경사 포토레지스트 패턴층(28a)에 의해 플레이트 전극(27a)의 에지 부분이 완만한 경사 프로파일(30 ~ 60°)을 갖는 것을 알 수 있다.Here, it can be seen that the edge portion of the plate electrode 27a has a gentle inclination profile (30 to 60 °) by the inclined photoresist pattern layer 28a.
그리고 도 2e에서와 같이, 전면에 산화막(ILD3)(29)을 500 ~ 5000Å의 두께로 형성하고 도 2f에서와 같이, 메탈 콘택 마스크를 사용하여 선택적으로 콘택홀을 형성하고 콘택홀내에 베리어 금속층(30)을 형성하고 콘택홀이 매립되도록 W등을 사용하여 금속층(31)을 형성한다.As shown in FIG. 2E, an oxide film (ILD3) 29 is formed on the entire surface to a thickness of 500 to 5000 kPa, and as shown in FIG. 2F, a contact hole is selectively formed using a metal contact mask and a barrier metal layer is formed in the contact hole ( 30) and the metal layer 31 is formed using W or the like so that the contact hole is filled.
여기서, 산화막(29)은 LPTEOS(Low Pressure Tetra-Ethyl-Ortho-Silicate) 또는 PETEOS(Plasma Enhanced TEOS) 또는 HDP(High Density Plasma)산화막 또는 실리콘 리치 산화막을 사용하여 형성한다.Here, the oxide film 29 is formed using a low pressure tetra-ethoxy-ortho-silicate (LPTEOS), a plasma enhanced TEOS (PETOS), a high density plasma (HDP) oxide film, or a silicon rich oxide film.
그리고 상기 금속층(31)을 2500 ~ 5000Å의 두께로 형성한다.And the metal layer 31 is formed to a thickness of 2500 ~ 5000Å.
이때, 금속층(31)으로는 W 또는 Al을 사용한다.At this time, W or Al is used as the metal layer 31.
그리고 도 2g에서와 같이, 상기 금속층(31)을 에치백하여 플러그층(31a)을 형성한다.As shown in FIG. 2G, the metal layer 31 is etched back to form a plug layer 31a.
이때, 에치백 공정은 식각 압력을 5 ~ 100mT로 하고, 금속층(31)으로 W을 사용하는 경우 식각 기체는 SF6베이스에 N2또는 Ar 가스를 첨가하여 사용하고, 금속층(31)으로 Al을 사용하는 경우 Cl 베이스에 Ar, N2, B, Cl3 가스를 첨가하여 사용한다.At this time, the etch back process is set to 5 ~ 100mT etching pressure, when using the W as the metal layer 31, the etching gas is used by adding N 2 or Ar gas to the SF 6 base, Al to the metal layer 31 In case of use, Ar, N2, B, Cl3 gas is added to Cl base.
이와 같은 공정 진행시에 셀 영역과 주변 회로 영역의 경계 부분이 완만한 경사를 갖고 있어 경계 부분에 텅스텐 잔류물이 남지 않는다.During this process, the boundary between the cell region and the peripheral circuit region has a gentle slope so that no tungsten residue remains on the boundary portion.
이와 같은 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.Such a method of manufacturing a semiconductor device according to the present invention has the following effects.
플레이트 폴리 식각에서 경사진 프로파일을 확보하여 후속되는 공정시에 셀/주변 경계 부분의 프로파일이 완만하여 텅스텐 에치백 공정시에 잔류물이 발생하지 않는다.An inclined profile is obtained in the plate poly etching so that the profile of the cell / peripheral boundary portion is gentle in the subsequent process so that no residue is generated in the tungsten etchback process.
이는 메탈 브릿지등의 문제를 억제하여 소자의 전기적 특성을 향상시키고 신뢰성을 높인다.This suppresses problems such as metal bridges to improve the electrical characteristics of the device and to increase the reliability.
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| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20110429 Year of fee payment: 9 |
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