KR20060072382A - Forming method of contact hole in semiconductor device - Google Patents

Forming method of contact hole in semiconductor device Download PDF

Info

Publication number
KR20060072382A
KR20060072382A KR1020040110983A KR20040110983A KR20060072382A KR 20060072382 A KR20060072382 A KR 20060072382A KR 1020040110983 A KR1020040110983 A KR 1020040110983A KR 20040110983 A KR20040110983 A KR 20040110983A KR 20060072382 A KR20060072382 A KR 20060072382A
Authority
KR
South Korea
Prior art keywords
film
forming
nitride film
contact hole
oxide film
Prior art date
Application number
KR1020040110983A
Other languages
Korean (ko)
Inventor
김종식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040110983A priority Critical patent/KR20060072382A/en
Publication of KR20060072382A publication Critical patent/KR20060072382A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 SAC 공정을 이용한 콘택홀 형성시 SAC 페일을 방지하는데 적합한 반도체 소자의 콘택홀 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 콘택홀 형성 방법은 반도체 기판 상에 다수의 게이트 패턴을 형성하는 단계; 상기 게이트 패턴의 프로파일을 따라 제 1산화막, 제 2산화막, 제 1질화막, 제 3산화막, 제 2질화막을 차례로 형성하는 단계; 결과물의 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 게이트 패턴 사이에 콘택홀을 형성하는 단계; 상기 결과물의 전면에 제 3질화막을 형성하는 단계; 상기 게이트 패턴 측면에만 상기 제 3질화막이 부착되도록 식각을 진행하는 단계; 및 상기 콘택홀에 전도막을 매립하는 단계를 포함한다.
The present invention is to provide a method for forming a contact hole of a semiconductor device suitable for preventing SAC fail when forming a contact hole using a SAC process, the method for forming a contact hole of a semiconductor device of the present invention for a plurality of gates on a semiconductor substrate Forming a pattern; Sequentially forming a first oxide film, a second oxide film, a first nitride film, a third oxide film, and a second nitride film along the profile of the gate pattern; Forming an interlayer insulating film on the entire surface of the resultant product; Etching the interlayer insulating layer to form contact holes between the gate patterns; Forming a third nitride film on the entire surface of the resultant product; Etching the third nitride film to be attached only to a side of the gate pattern; And embedding a conductive film in the contact hole.

셀 스페이서 질화막, 자기 정렬 콘택, 랜딩 플러그 콘택Cell Spacer Nitride, Self Aligning Contacts, Landing Plug Contacts

Description

반도체 소자의 콘택홀 형성 방법{FORMING METHOD OF CONTACT HOLE IN SEMICONDUCTOR DEVICE} Forming contact hole formation method of semiconductor device {FORMING METHOD OF CONTACT HOLE IN SEMICONDUCTOR DEVICE}             

도 1a 내지 도 1h은 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도,1A to 1H are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art;

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도.
2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 소자분리막31 semiconductor substrate 32 device isolation film

33 : 게이트 라인 34 : 제 1셀렉티브 산화막33: gate line 34: first selective oxide film

35 : 제 2셀렉티브 산화막 36 : 실링 질화막35 second selective oxide film 36 sealing nitride film

37 : 스페이서 버퍼 산화막 38 : 스페이서 질화막 37 spacer spacer oxide film 38 spacer nitride film

39 : 층간절연막 40 : 포토레지스트 패턴39: interlayer insulating film 40: photoresist pattern

41 : 랜딩 플러그 콘택홀 42 : 셀 측벽방어 질화막41: landing plug contact hole 42: cell sidewall protection nitride film

43 : 폴리플러그
43: polyplug

본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히, 자기정렬콘택(Self Align Contact; 이하 SAC라 함) 공정을 이용한 콘택홀 형성시 SAC 페일(Fail)을 방지하는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a method for forming a contact hole in a semiconductor device which prevents SAC fail when forming a contact hole using a Self Align Contact (SAC) process. will be.

일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.In general, a semiconductor device includes a plurality of unit devices therein. As semiconductor devices become highly integrated, devices must be formed at a high density on a predetermined cell area, thereby decreasing the size of unit devices such as transistors and capacitors. In particular, as the design rules decrease in semiconductor memory devices such as DRAM (Dynamic Random Access Memory), the size of semiconductor devices formed inside the cell is gradually decreasing. In fact, in recent years, the minimum line width of the semiconductor DRAM device is formed to 0.1㎛ or less, even up to 80nm is required. Therefore, many difficulties arise in the manufacturing process of the semiconductor elements forming the cell.

80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요 한 과제가 되었다.In the case of applying a photolithography process using ArF (argon fluoride) exposure having a wavelength of 193 nm in a semiconductor device having a line width of 80 nm or less, the etching process is performed in accordance with the conventional etching process concept (exact pattern formation and vertical etching profile, etc.). There is a need for additional requirements of suppression of deformation of the resulting photoresist. Accordingly, when manufacturing a semiconductor device of 80 nm or less, development of process conditions for simultaneously satisfying existing requirements and new requirements such as pattern deformation prevention has become a major problem in terms of etching.

한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.Meanwhile, as the high integration of semiconductor devices is accelerated, various elements of the semiconductor devices have a stacked structure, and thus, a contact plug (or pad) concept has been introduced.

이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 일명, 랜딩 플러그 콘택(Landing plug contact) 기술이 도입되어 통상적으로 사용되고 있다. In forming such a contact plug, a landing plug contact is known as having a larger area at the upper part than the lower part contacted to increase the contact area with a minimum area at the lower part and to increase the process margin for subsequent processes at the upper part. ) Technology has been introduced and commonly used.

또한, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC 공정이 도입되었다.In addition, in order to form such a contact, it is difficult to etch between structures having a high aspect ratio. In this case, an SAC process for obtaining an etching profile using an etching selectivity between two materials, for example, an oxide film and a nitride film, has been introduced.

SAC 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이 때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막과 스페이서 등이 필요하다.For the SAC process, CF and CHF-based gases are used, and an etch stop film and a spacer using a nitride film are required to prevent an attack on the conductive pattern below.

예컨대, 게이트 전극의 경우 그 상부 및 측면에 질화막 계열의 스페이서를 형성하고 있으며, 종횡비가 증가함에 따라 복수의 질화막이 적층된 구조로 스페이서를 이용하며, 이러한 질화막간 또는 질화막과 기판 간의 스트레스 발생으로 인한 크랙(Crack) 등의 문제와 소자의 신뢰성 측면을 고려하여 질화막 사이에 버퍼 산화막을 사용한다. 그 대표적인 예가 질화막/산화막/질화막의 3중 구조의 스페이서이다. 셀 콘택시 어택 방지를 위해 이러한 3중 구조의 상부에 질화막 계열의 식각정 지막을 추가로 형성하여 사용한다.For example, in the case of a gate electrode, spacers of nitride layers are formed on upper and side surfaces thereof, and spacers are used in a structure in which a plurality of nitride layers are stacked as the aspect ratio increases, and due to stress generation between the nitride layers or between the nitride layer and the substrate. A buffer oxide film is used between nitride films in consideration of cracks and the like and reliability of the device. A representative example thereof is a spacer having a triple structure of a nitride film / oxide film / nitride film. In order to prevent cell contact attack, an etch-stop film based on nitride is further formed on the triple structure.

한편, SAC 공정시 식각 타겟을 최소화하기 위해 층간절연막 증착 후 화학기계적연마(Chamical Mechanical Polishing; 이하 CMP라 함) 등의 평탄화 공정을 통해 게이트 하드마스크 상부까지 식각정지막과 스페이서 및 층간절연막을 제거하는 공정을 적용하고 있다.Meanwhile, in order to minimize the etching target during the SAC process, the etching stop layer, the spacer, and the interlayer dielectric layer are removed to the top of the gate hard mask through a planarization process such as chemical mechanical polishing (CMP) after deposition of the interlayer dielectric layer. The process is applied.

그러나, 이러한 SAC 형성 방법은 스페이서 형성 및 자기정렬 홀 형성을 위한 식각 공정시 기판이 노출되어 접합 손상을 초래하는 문제가 발생한다.However, this SAC formation method has a problem that the substrate is exposed during the etching process for the spacer formation and the self-aligning hole formation to cause the bonding damage.

도 1a 내지 도 1h은 종래 기술에 따른 반도체 소자의 콘택홀 제조 방법을 도시한 공정 단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a contact hole in a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 소자분리막(12)이 형성된 반도체 기판(11) 상에 게이트 절연막, 폴리실리콘막, 텅스텐막 및 하드마스크질화막의 순서로 적층된 게이트 패턴(13)을 형성한다. As shown in FIG. 1A, a gate pattern 13 stacked in the order of the gate insulating film, the polysilicon film, the tungsten film, and the hard mask nitride film is formed on the semiconductor substrate 11 on which the device isolation film 12 is formed.

이 때, 게이트 패턴(13) 형성 방법은 먼저 반도체 기판 상에 게이트 산화막을 형성한 후, 게이트 산화막 상에 폴리실리콘막, 텅스텐막 및 하드마스크질화막을 차례로 증착한다. 그리고 나서, 하드마스크질화막 상에 게이트 전극을 패터닝하기 위한 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각마스크로 하드마스크질화막을 식각한 후에, 포토레지스트 패턴을 제거하며, 하드마스크질화막을 식각마스크로 하여 텅스텐막, 폴리실리콘막 및 게이트 산화막을 동시에 패터닝한다.In this case, the gate pattern 13 formation method first forms a gate oxide film on the semiconductor substrate, and then deposits a polysilicon film, a tungsten film, and a hard mask nitride film on the gate oxide film in sequence. Then, a photoresist pattern for patterning the gate electrode is formed on the hard mask nitride film, the hard mask nitride film is etched using the photoresist pattern as an etch mask, the photoresist pattern is removed, and the hard mask nitride film is used as an etch mask. By simultaneously patterning the tungsten film, the polysilicon film and the gate oxide film.

다음으로, 도 1b에 도시된 바와 같이, 게이트 패턴을 포함하는 전면에 셀렉티브 산화막(14), 실링 질화막(15), 버퍼 산화막(16), 스페이서 질화막(17)을 차례 로 적층 형성하여 산화막/질화막/산화막/질화막 구조를 갖는 스페이서를 형성한다.Next, as illustrated in FIG. 1B, an oxide film / nitride film is formed by sequentially stacking a selective oxide film 14, a sealing nitride film 15, a buffer oxide film 16, and a spacer nitride film 17 on the entire surface including the gate pattern. A spacer having an oxide film / nitride film structure is formed.

이어서, 도 1c에 도시된 바와 같이, 전체 구조 상부에 산화막 계열의 층간절연막(18)을 형성한다.Subsequently, as shown in FIG. 1C, an oxide-based interlayer insulating film 18 is formed on the entire structure.

층간절연막(18)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.When the interlayer insulating film 18 is used as an oxide-based material film, a BSG (Boro-Silicate-Glass) film, BPSG (Boro-Phopho-Silicate-Glass) film, PSG (Phospho-Silicate-Glass) film, TEOS (Tetra) -Ethyl-Ortho-Silicate (HDP) film, HDP (High Density Plasma) film, SOG (Spin On Glass) film, or APL (Advanced Planarization Layer) film, etc. have.

계속해서, 도 1d에 도시된 바와 같이, 층간절연막(18) 상에 포토레지스트 패턴(19)을 증착한다. Subsequently, as shown in FIG. 1D, a photoresist pattern 19 is deposited on the interlayer insulating film 18.

이어서, 도 1e에 도시된 바와 같이, 도 1d의 공정 후, 포토레지스트 패턴(19)을 식각마스크로 층간절연막(18a)과 바텀부 스페이서(14∼17)를 식각하여 이웃하는 게이트 패턴 사이의 불순물 확산 영역을 노출시키는 랜딩 플러그 콘택홀(20)을 형성한다. 이러한 식각 공정에서는 주로 CF4 등의 CxFy(x, y는 1∼10) 가스와 CH2F2 등의 CaHbFc(a, b, c는 1∼10) 가스를 혼합하여 사용한다. 랜딩 플러그 콘택홀(20) 식각을 마친 후, 애싱(Ashing) 공정을 통해 포토레지스트 패턴(19)을 제거한다. 이 때, A 부분의 기판(11)이 노출됨을 알 수 있다.Subsequently, as shown in FIG. 1E, after the process of FIG. 1D, the interlayer insulating film 18a and the bottom spacers 14 to 17 are etched using the photoresist pattern 19 as an etch mask, and impurities between neighboring gate patterns are etched. A landing plug contact hole 20 is formed to expose the diffusion region. This etching process, CF 4, etc. mainly in the C x F y (x, y is 1 to 10) and the gas CH 2 F 2, etc. of C a H b F c (a , b, c is 1 to 10) mixed gas Use it. After etching the landing plug contact hole 20, the photoresist pattern 19 is removed through an ashing process. At this time, it can be seen that the substrate 11 of the A portion is exposed.

계속해서, 도 1f에 도시된 바와 같이, 결과물의 프로파일을 따라 셀 측벽 질화막(21)을 형성한다. 이 때, 셀 측벽 질화막(21)은 후속 식각 공정시 식각 방어층 (etch barrier)으로 이용하여 하부의 게이트와의 단락(short)을 방지하면서 후속 플러그가 스스로 게이트 패턴 사이에 형성되도록 하는 역할을 한다. Subsequently, as shown in FIG. 1F, the cell sidewall nitride film 21 is formed along the profile of the resulting product. In this case, the cell sidewall nitride layer 21 serves as an etch barrier during the subsequent etching process, thereby preventing the short-circuit with the gate below, so that the subsequent plug is formed between the gate patterns. .

이어서, 도 1g에 도시된 바와 같이, 전면에 에치백을 진행하여 게이트 패턴 측벽에 부착된 셀 측벽 질화막(21a)을 제외한 다른 영역의 셀 측벽 질화막(21)을 모두 제거한다. 이 때, A′부분의 기판이 노출됨을 알 수 있다.Next, as shown in FIG. 1G, the cell sidewall nitride film 21 in other regions except for the cell sidewall nitride film 21a attached to the gate pattern sidewall is removed by performing an etch back on the entire surface. At this time, it can be seen that the substrate of the A 'portion is exposed.

계속해서, 도 1h에 도시된 바와 같이, 랜딩 플러그 콘택홀(20)에 플러그 물질인 폴리실리콘을 매립하여 랜딩 플러그(22)를 형성한다. 이 때, A″부분의 플러그 폴리(22)와 반도체 기판(11)사이에 접합 손상이 발생함을 알 수 있다.Subsequently, as shown in FIG. 1H, polysilicon, which is a plug material, is embedded in the landing plug contact hole 20 to form the landing plug 22. At this time, it can be seen that bonding damage occurs between the plug poly 22 of the A ″ portion and the semiconductor substrate 11.

상술한 종래 기술은, 스페이서 형성 및 SAC 형성을 위한 시각 공정시, 반도체 기판이 노출되어 접합 손상을 초래하여 소자의 리프레시 특성을 저하하는 문제가 있다.
In the above-described prior art, there is a problem that the semiconductor substrate is exposed during the visual process for spacer formation and SAC formation, resulting in damage to the junction, thereby lowering the refresh characteristics of the device.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, SAC 공정을 이용한 콘택홀 형성시 SAC 페일을 방지할 수 있는 적합한 반도체 소자의 콘택플러그 형성 방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method for forming a contact plug of a semiconductor device capable of preventing SAC failing when forming a contact hole using a SAC process.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택홀 형성 방법은 반도체 기판 상에 다수의 게이트 패턴을 형성하는 단계, 상기 게이트 패턴의 프로파 일을 따라 제 1산화막, 제 2산화막, 제 1질화막, 제 3산화막, 제 2질화막을 차례로 형성하는 단계, 결과물의 전면에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 게이트 패턴 사이에 콘택홀을 형성하는 단계, 상기 결과물의 전면에 제 3질화막을 형성하는 단계, 상기 게이트 패턴 측면에만 상기 제 3질화막이 부착되도록 식각을 진행하는 단계, 및 상기 콘택홀에 전도막을 매립하는 단계를 포함한다.
In order to achieve the above object, a method of forming a contact hole in a semiconductor device may include forming a plurality of gate patterns on a semiconductor substrate, and forming a first oxide film, a second oxide film, and a first nitride film along a profile of the gate pattern. Forming a third oxide film and a second nitride film in order, forming an interlayer insulating film on the entire surface of the resultant, forming a contact hole between the gate patterns by etching the interlayer insulating film, and forming a contact hole between the gate pattern. Forming a nitride film, etching to attach the third nitride film only to the gate pattern side, and embedding a conductive film in the contact hole.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도이다.2A to 2H are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 소자분리막(32)이 형성된 반도체 기판(31) 상에 게이트 절연막, 폴리실리콘막, 텅스텐막 및 하드마스크질화막의 순서로 적층된 게이트 패턴(33)을 형성한다. As shown in FIG. 2A, a gate pattern 33 stacked in the order of a gate insulating film, a polysilicon film, a tungsten film, and a hard mask nitride film is formed on the semiconductor substrate 31 on which the device isolation film 32 is formed.

이 때, 게이트 패턴(33) 형성 방법은 먼저 반도체 기판 상에 게이트 산화막을 형성한 후, 게이트 산화막 상에 폴리실리콘막, 텅스텐막 및 하드마스크질화막을 차례로 증착한다. 그리고 나서, 하드마스크질화막 상에 게이트 전극을 패터닝하기 위한 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각마스크로 하드마스크질화막을 식각한 후에, 포토레지스트 패턴을 제거하며, 하드마스크질화막을 식각 마스크로 하여 텅스텐막, 폴리실리콘막 및 게이트 산화막을 동시에 패터닝한다.At this time, the gate pattern 33 forming method first forms a gate oxide film on the semiconductor substrate, and then deposits a polysilicon film, a tungsten film, and a hard mask nitride film on the gate oxide film in that order. Then, a photoresist pattern for patterning the gate electrode is formed on the hard mask nitride film, the hard mask nitride film is etched using the photoresist pattern as an etch mask, the photoresist pattern is removed, and the hard mask nitride film is used as an etch mask. By simultaneously patterning the tungsten film, the polysilicon film and the gate oxide film.

계속해서, 도 2b에 도시된 바와 같이, 게이트 패턴을 포함하는 전면에 1Å∼500Å의 두께를 갖는 제 1셀렉티브 산화막(34), 1Å∼500Å의 두께를 갖는 제 2셀렉티브 산화막(35), 1Å∼1000Å의 두께를 갖는 실링 질화막(36), 1Å∼1000Å의 두께를 갖는 버퍼 산화막(37), 1Å∼1000Å의 두께를 갖는 스페이서 질화막(38)을 차례로 적층 형성하여 산화막/질화막/산화막/질화막 구조를 갖는 스페이서(34∼38)를 형성한다. Subsequently, as shown in FIG. 2B, the first selective oxide film 34 having a thickness of 1 kPa to 500 kPa, the second selective oxide film 35 having a thickness of 1 kPa to 500 kPa, and 1 kPa to 1 k on the entire surface including the gate pattern. A sealing nitride film 36 having a thickness of 1000 mW, a buffer oxide film 37 having a thickness of 1 mW to 1000 mW, and a spacer nitride film 38 having a thickness of 1 mW to 1000 mW are stacked in this order to form an oxide / nitride film / oxide film / nitride film structure. The spacers 34 to 38 having are formed.

이 때, 게이트 패턴(33) 형성 후, 측벽 방어층에 대한 선택비가 다른 산화막을 제 1셀렉티브 산화막(34)과 제 2셀렉티브 산화막(35)의 이중 구조로 적층한 후, 기존의 방어층을 구성하면 랜딩 플러그 콘택홀 형성 식각 및 셀 측벽 질화막 식각 진행시 식각 손상을 감소시킬 수 있다.At this time, after the gate pattern 33 is formed, an oxide film having a different selectivity to the sidewall protective layer is stacked in a double structure of the first selective oxide film 34 and the second selective oxide film 35 to form an existing protective layer. The etching damage may be reduced during the landing plug contact hole forming etching and the cell sidewall nitride film etching.

이 때, 스페이서 질화막(38)은 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방식을 이용하여 증착하며, 실링 질화막(36)은 스페이서 질화막(38)에 비해 막 밀도가 높은 것을 이용하는 바, 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방식을 이용한다. 또한 실링 질화막(36)은 실리콘 질화막 또는 실리콘 산화질화막 등의 일반적인 질화막을 사용할 수 있다.In this case, the spacer nitride film 38 is deposited using a plasma enhanced chemical vapor deposition (PECVD) method, and the sealing nitride film 36 uses a higher film density than the spacer nitride film 38. Low Pressure Chemical Vapor Deposition (LPCVD) method is used. As the sealing nitride film 36, a general nitride film such as a silicon nitride film or a silicon oxynitride film may be used.

이어서, 도 2c에 도시된 바와 같이, 전체 구조 상부에 산화막 계열의 층간절연막(39)을 1000Å∼10000Å의 두께로 증착한다.Subsequently, as shown in FIG. 2C, an oxide-based interlayer insulating film 39 is deposited on the entire structure to a thickness of 1000 kPa to 10,000 kPa.

층간절연막(39)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro- Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다. When the interlayer insulating film 39 is used as an oxide-based material film, a BSG (Boro-Silicate-Glass) film, BPSG (Boro-Phospho-Silicate-Glass) film, PSG (Phospho-Silicate-Glass) film, TEOS (Tetra) -Ethyl-Ortho-Silicate (HDP) film, HDP (High Density Plasma) film, SOG (Spin On Glass) film, or APL (Advanced Planarization Layer) film, etc. have.

이어서, 층간절연막(39)을 증착한 후, 평탄도와 치밀도 향상을 위해 어닐링(annealing)한 후, CMP를 진행한다.Subsequently, after the interlayer insulating film 39 is deposited, annealing is performed to improve flatness and density, and then CMP is performed.

계속해서, 도 2d에 도시된 바와 같이, 층간절연막(39) 상에 셀 콘택 오픈 마스크인 포토레지스트 패턴(40)을 증착하고, 랜딩 플러그 콘택 마스킹 공정을 진행한다.Subsequently, as shown in FIG. 2D, a photoresist pattern 40, which is a cell contact open mask, is deposited on the interlayer insulating film 39, and a landing plug contact masking process is performed.

이어서, 도 2e에 도시된 바와 같이, 도 2d의 공정 후, 포토레지스트 패턴(40)을 식각마스크로 층간절연막(39a)과 바텀부 스페이서(34∼38)를 식각하여 이웃하는 게이트 패턴 사이의 불순물 확산 영역을 노출시키는 랜딩 플러그 콘택홀(41)을 형성한다. 이러한 식각 공정에서는 주로 CF4 등의 CxFy(x, y는 1∼10) 가스와 CH2F2 등의 CaHbFc(a, b, c는 1∼10) 가스를 혼합하여 사용한다. Subsequently, as shown in FIG. 2E, after the process of FIG. 2D, the interlayer insulating film 39a and the bottom spacers 34 to 38 are etched using the photoresist pattern 40 as an etch mask, and impurities between neighboring gate patterns are etched. A landing plug contact hole 41 exposing the diffusion region is formed. This etching process, CF 4, etc. mainly in the C x F y (x, y is 1 to 10) and the gas CH 2 F 2, etc. of C a H b F c (a , b, c is 1 to 10) mixed gas Use it.

이러한 식각 공정 후, 제 1셀렉티브 산화막(34)만 식각되고, 제 2셀렉티브 산화막에 의해서 기판이 식각되는 것을 막아준다. 랜딩 플러그 콘택홀(41) 식각을 마친 후, 애싱(Ashing) 공정을 통해 포토레지스트 패턴(40)을 제거한다. 이 때, B 부분이 이중 구조의 산화막이므로 SAC 형성 방법에서 스페이서 형성 및 SAC 형성을 위한 식각 공정시, 기판(31)이 노출되는 현상을 방지하여 접합 손상을 감소시킬 수 있다.After this etching process, only the first selective oxide film 34 is etched to prevent the substrate from being etched by the second selective oxide film. After etching the landing plug contact hole 41, the photoresist pattern 40 is removed through an ashing process. In this case, since the portion B is an oxide film having a double structure, the bonding damage may be reduced by preventing the substrate 31 from being exposed during the etching process for forming the spacer and forming the SAC in the SAC forming method.

계속해서, 도 2f에 도시된 바와 같이, 결과물의 프로파일을 따라 1Å∼1000Å 두께의 셀 측벽 질화막(42)을 형성한다. 이 때, 셀 측벽 질화막(42)은 후속 식각 공정시 식각 방어층(etch barrier)으로 이용하여 하부의 게이트와의 단락(short)을 방지하면서 후속 플러그가 스스로 게이트 패턴(33) 사이에 형성되도록 하는 역할을 한다. Subsequently, as shown in Fig. 2F, a cell sidewall nitride film 42 having a thickness of 1 to 1000 Å is formed along the profile of the resulting product. In this case, the cell sidewall nitride layer 42 may be used as an etch barrier during the subsequent etching process, so that the subsequent plugs may be formed between the gate patterns 33 by themselves while preventing a short with the lower gate. Play a role.

이어서, 도 2g에 도시된 바와 같이, 셀 측벽 질화막(42a)을 에치백 공정을 통해 플러그 홀의 하부의 셀 측벽 질화막(42)을 제거하여 랜딩 플러그 콘택홀(41)을 오픈시킨다. 이 때, B′부분의 식각 공정시 제 2셀렉티브 산화막(35)이 식각되면서 기판(31)이 식각되는 것을 방지한다. Subsequently, as shown in FIG. 2G, the cell sidewall nitride film 42a is removed through the etchback process to open the landing plug contact hole 41 by removing the cell sidewall nitride film 42 below the plug hole. At this time, the second selective oxide layer 35 is etched during the etching process of the B ′ portion, thereby preventing the substrate 31 from being etched.

계속해서, 도 2h에 도시된 바와 같이, 랜딩 플러그 콘택홀(41)에 플러그 물질인 폴리실리콘을 매립하여 콘택플러그(43)를 형성한다. B″부분에서 플러그 폴리(43)와 반도체 기판(31) 사이에 접합 손상이 감소한다. Subsequently, as shown in FIG. 2H, polysilicon, which is a plug material, is embedded in the landing plug contact hole 41 to form the contact plug 43. Bond damage between the plug poly 43 and the semiconductor substrate 31 is reduced in the B ″ portion.

따라서, 본 발명과 같이 SAC 형성시 스페이서 형성 및 SAC 형성을 위한 식각 공정시 스페이서 산화막을 제 1, 제 2산화막의 이중 적층구조로 형성하면 식각 공정시 기판이 노출되는 현성을 방지하여 접합 손상을 감소시킬 수 있다.Therefore, if the spacer oxide film is formed of a double stacked structure of the first and second oxide films during the spacer formation and the etching process for forming the SAC as in the present invention, the substrate is exposed during the etching process and thus the bonding damage is reduced. You can.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 선택비가 다른 산화막을 이중 구조로 적층하므로써 후속의 스페이서 형성 공정 및 SAC 형성 공정에서 이중 산화막에 의해 반도체 기판의 식각 손상을 방지하여 반도체 소자의 접합 누설 특성을 개선하여 소자의 리프레시 특성을 향상시킬 수 있는 효과가 있다.In the present invention described above, by stacking oxide films having different selectivity ratios in a double structure, the etching resistance of the semiconductor device is improved by preventing the etching damage of the semiconductor substrate by the double oxide film in the subsequent spacer formation process and the SAC formation process, thereby improving the junction leakage characteristics of the device. There is an effect to improve.

Claims (8)

반도체 기판 상에 다수의 게이트 패턴을 형성하는 단계;Forming a plurality of gate patterns on the semiconductor substrate; 상기 게이트 패턴의 프로파일을 따라 제 1산화막, 제 2산화막, 제 1질화막, 제 3산화막, 제 2질화막을 차례로 형성하는 단계;Sequentially forming a first oxide film, a second oxide film, a first nitride film, a third oxide film, and a second nitride film along the profile of the gate pattern; 결과물의 전면에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the entire surface of the resultant product; 상기 층간절연막을 식각하여 상기 게이트 패턴 사이에 콘택홀을 형성하는 단계; Etching the interlayer insulating layer to form contact holes between the gate patterns; 상기 결과물의 전면에 제 3질화막을 형성하는 단계;Forming a third nitride film on the entire surface of the resultant product; 상기 게이트 패턴 측면에만 상기 제 3질화막이 부착되도록 식각을 진행하는 단계; 및Etching the third nitride film to be attached only to a side of the gate pattern; And 상기 콘택홀에 전도막을 매립하는 단계Filling a conductive film in the contact hole 를 포함하는 반도체 소자의 콘택홀 형성 방법.Contact hole forming method of a semiconductor device comprising a. 제 1항에 있어서,The method of claim 1, 상기 제 1산화막은 제 1셀렉티브 산화막으로서 1Å∼500Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법.And the first oxide film is formed as a first selective oxide film with a thickness of 1 to 500 GPa. 제 1항에 있어서,The method of claim 1, 상기 제 2산화막은 제 2셀렉티브 산화막으로서 1Å∼500Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법.And the second oxide film is formed as a second selective oxide film in a thickness of 1 to 500 GPa. 제 1항에 있어서,The method of claim 1, 상기 제 1질화막은 실링 질화막으로서 1Å∼1000Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법.The first nitride film is a sealing nitride film, the contact hole forming method of a semiconductor element formed to a thickness of 1 ~ 1000Å. 제 1항에 있어서,The method of claim 1, 상기 제 3산화막은 버퍼 산화막으로서 1Å∼1000Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법.The third oxide film is a buffer oxide film, the contact hole forming method of a semiconductor element formed to a thickness of 1 ~ 1000Å. 제 1항에 있어서,The method of claim 1, 상기 제 2질화막은 스페이서 질화막으로서 1Å∼1000Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법,A method of forming a contact hole in a semiconductor device, wherein the second nitride film is formed as a spacer nitride film in a thickness of 1 to 1000,; 제 1항에 있어서,The method of claim 1, 상기 제 3질화막은 셀 측벽 질화막으로서 1Å∼1000Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법.And said third nitride film is formed as a cell sidewall nitride film in a thickness of 1 to 1000 Å. 제 1항에 있어서,The method of claim 1, 상기 층간절연막은 1000Å∼10000Å의 두께로 갖으며, 증착 후 화학적 기계적 연마 또는 전면 식각을 통해 평탄화되는 반도체 소자의 콘택홀 형성 방법.The interlayer insulating layer has a thickness of 1000 Å to 10000 Å and is planarized by chemical mechanical polishing or surface etching after deposition.
KR1020040110983A 2004-12-23 2004-12-23 Forming method of contact hole in semiconductor device KR20060072382A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040110983A KR20060072382A (en) 2004-12-23 2004-12-23 Forming method of contact hole in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040110983A KR20060072382A (en) 2004-12-23 2004-12-23 Forming method of contact hole in semiconductor device

Publications (1)

Publication Number Publication Date
KR20060072382A true KR20060072382A (en) 2006-06-28

Family

ID=37165581

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040110983A KR20060072382A (en) 2004-12-23 2004-12-23 Forming method of contact hole in semiconductor device

Country Status (1)

Country Link
KR (1) KR20060072382A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100875654B1 (en) * 2006-09-28 2008-12-26 주식회사 하이닉스반도체 Storage node contact formation method of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100875654B1 (en) * 2006-09-28 2008-12-26 주식회사 하이닉스반도체 Storage node contact formation method of semiconductor device

Similar Documents

Publication Publication Date Title
KR100652791B1 (en) Method for fabrication of semiconductor device
KR100744672B1 (en) Method for fabricating contact hole in semiconductor device
KR20100138199A (en) Method for fabricating semiconductoer device
US7582528B2 (en) Method of fabricating a flash memory device
KR100672780B1 (en) Semiconductor device and method for fabrication thereof
KR100652793B1 (en) Method for manufacturing semiconductor device
KR100546152B1 (en) Contact Forming Method of Semiconductor Device
US7678534B2 (en) Mask for forming landing plug contact hole and plug forming method using the same
KR20060072382A (en) Forming method of contact hole in semiconductor device
KR101062833B1 (en) Method of forming contact plug of semiconductor device
KR101043734B1 (en) Method for fabrication of semiconductor device
KR100701425B1 (en) Method for fabrication of semiconductor device
KR100670681B1 (en) Method for manufacturing semiconductor device
KR100906641B1 (en) Method of fabricating for semiconductor device with landing plug
KR100716651B1 (en) Method for fabrication of semiconductor device
KR100571627B1 (en) Method for fabrication of semiconductor device
KR20060023004A (en) Forming method of contact plug in semiconductor device
KR100965045B1 (en) Method of manufacturing a flash memory device
KR101035644B1 (en) Method for manufacturing semiconductor device
KR20050116483A (en) Forming method of contact hole in semiconductor device
KR20070002325A (en) Method for manufacturing a semiconductor device
KR20050116487A (en) Method for fabrication of semiconductor device
KR20060075947A (en) Method for manufacturing semiconductor device
KR20060038589A (en) Forming method of plug in semiconductor device
KR20060038242A (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination