KR100670681B1

KR100670681B1 - Method for manufacturing semiconductor device

Info

Publication number: KR100670681B1
Application number: KR1020050027610A
Authority: KR
Inventors: 남기원
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-04-01
Filing date: 2005-04-01
Publication date: 2007-01-17
Also published as: KR20060105174A

Abstract

본 발명은 자기 정렬 콘택홀 식각시 콘택마스크의 탑 어택을 방지하여 콘택플러그 간의 절연 마진을 개선하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴 사이를 채우면서 상기 게이트 패턴의 상부를 노출시키는 층간절연막을 형성하는 단계; 상기 층간절연막 상에 하드마스크를 형성하는 단계; 상기 하드마스크 상에 반사방지막과 콘택마스크를 적층 형성하는 단계; 상기 콘택마스크를 식각베리어로 상기 반사방지막을 식각하되, 폴리머를 발생시켜 식각 단면이 버티컬한 수직 형상을 갖도록 제 1가스를 이용하여 식각하는 단계; 상기 콘택마스크를 식각베리어로 상기 하드마스크를 식각하되, 상기 폴리머의 증착과 제거가 동시에 발생하는 조건으로 제 2가스를 이용하여 식각하는 단계; 잔류하는 상기 하드마스크는 상기 폴리머를 발생시켜 식각 단면이 버티컬한 수직 형상을 갖도록 제 1가스를 이용하여 제거하는 단계; 및 상기 콘택마스크를 식각베리어로 상기 층간절연막을 식각하여 상기 게이트 패턴 사이를 오픈시키는 콘택홀을 형성하는 단계를 포함한다.The present invention is to provide a method for manufacturing a semiconductor device suitable for improving the insulation margin between contact plugs by preventing a top attack of the contact mask during the self-aligned contact hole etching, the method for manufacturing a semiconductor device of the present invention for Forming a gate pattern; Forming an interlayer insulating layer filling the gap between the gate patterns and exposing an upper portion of the gate pattern; Forming a hard mask on the interlayer insulating film; Stacking an anti-reflection film and a contact mask on the hard mask; Etching the anti-reflection film using the contact mask as an etching barrier, and generating a polymer to etch using the first gas so that the etching cross section has a vertical vertical shape; Etching the hard mask with the contact mask as an etch barrier, and etching the second mask using a second gas under conditions in which deposition and removal of the polymer occur simultaneously; Generating the polymer to remove the remaining hard mask using a first gas such that an etched cross section has a vertical vertical shape; And forming a contact hole to etch the interlayer insulating layer using the contact mask as an etch barrier to open the gate patterns.

DRAM, 반도체 소자, 절연 특성 DRAM, semiconductor devices, insulation characteristics

Description

Semiconductor device manufacturing method {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1b 내지 도 1c는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도,1B to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art;

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도. 2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 소자분리막31 semiconductor substrate 32 device isolation film

33 : 게이트 전도막 34 : 게이트하드마스크 33: gate conductive film 34: gate hard mask

35 : 게이트 스페이서 36 : 층간절연막 35 gate spacer 36 interlayer insulating film

37 : 콘택마스크 38 : 반사방지막 37: contact mask 38: antireflection film

39 : 포토레지스트 패턴 40 : 랜딩 콘택 플러그39: photoresist pattern 40: landing contact plug

본 발명은 반도체 제조 기술에 관한 것으로, 특히, 자기 정렬 콘택(Self Align Contact)을 적용한 랜딩 플러그 콘택 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of forming a landing plug contact to which a self alignment contact is applied.

일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.In general, a semiconductor device includes a plurality of unit devices therein. As semiconductor devices become highly integrated, devices must be formed at a high density on a predetermined cell area, thereby decreasing the size of unit devices such as transistors and capacitors. In particular, as the design rules decrease in semiconductor memory devices such as DRAM (Dynamic Random Access Memory), the size of semiconductor devices formed inside the cell is gradually decreasing. In fact, in recent years, the minimum line width of the semiconductor DRAM device is formed to 0.1㎛ or less, even up to 80nm is required. Therefore, many difficulties arise in the manufacturing process of the semiconductor elements forming the cell.

80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.In the case of applying a photolithography process using ArF (argon fluoride) exposure having a wavelength of 193 nm in a semiconductor device having a line width of 80 nm or less, the etching process is performed in accordance with the conventional etching process concept (exact pattern formation and vertical etching profile, etc.). There is a need for additional requirements of suppression of deformation of the resulting photoresist. Accordingly, when manufacturing a semiconductor device of 80 nm or less, the development of process conditions for simultaneously satisfying the existing requirements and the new requirements of pattern deformation prevention has become a major problem in terms of etching.

한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.Meanwhile, as the high integration of semiconductor devices is accelerated, various elements of the semiconductor devices have a stacked structure, and thus, a contact plug (or pad) concept has been introduced.

이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 일명, 랜딩 플러그 콘택(Landing plug contact) 기술이 도입되어 통상적으로 사용되고 있다. In forming such a contact plug, a landing plug contact is known as having a larger area at the upper part than the lower part contacted to increase the contact area with a minimum area at the lower part and to increase the process margin for subsequent processes at the upper part. ) Technology has been introduced and commonly used.

랜딩 플러그 콘택 공정은 비트라인 콘택 및 스토리지노드 콘택이 형성된 게이트 패턴 사이의 간극에 미리 전도성 물질을 매립시킴으로써 후속 콘택 공정시 오버레이 마진을 확보하는 기술이다.The landing plug contact process is a technique of securing an overlay margin during a subsequent contact process by filling a conductive material in advance in a gap between a gate pattern on which a bit line contact and a storage node contact are formed.

한편, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC 공정이 도입되었다.Meanwhile, in order to form such a contact, it is difficult to etch between structures having a high aspect ratio. In this case, an SAC process for obtaining an etching profile using an etching selectivity between two materials, for example, an oxide film and a nitride film, has been introduced.

SAC 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이 때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막과 스페이서 등이 필요하다.For the SAC process, CF and CHF-based gases are used, and an etch stop film and a spacer using a nitride film are required to prevent an attack on the conductive pattern below.

예컨대, 게이트 전극의 경우 그 상부 및 측면에 질화막 계열의 스페이서를 형성하고 있으며, 종횡비가 증가함에 따라 복수의 질화막이 적층된 구조로 스페이서를 이용하며, 이러한 질화막간 또는 질화막과 기판 간의 스트레스 발생으로 인한 크랙(Crack) 등의 문제와 소자의 신뢰성 측면을 고려하여 질화막 사이에 버퍼 산화막을 사용한다. 그 대표적인 예가 질화막/산화막/질화막의 3중 구조의 스페이서이다. 셀 콘택시 어택 방지를 위해 이러한 3중 구조의 상부에 질화막 계열의 식각정지막을 추가로 형성하여 사용한다.For example, in the case of a gate electrode, spacers of nitride layers are formed on upper and side surfaces thereof, and spacers are used in a structure in which a plurality of nitride layers are stacked as the aspect ratio increases, and due to stress generation between the nitride layers or between the nitride layer and the substrate. A buffer oxide film is used between nitride films in consideration of cracks and the like and reliability of the device. A representative example thereof is a spacer having a triple structure of a nitride film / oxide film / nitride film. In order to prevent cell contact attack, an etch stop layer based on a nitride film is further formed on the triple structure.

한편, SAC 공정시 식각 타겟을 최소화하기 위해 층간절연막 증착 후 화학기계적연마(Chamical Mechanical Polishing; 이하 CMP라 함) 등의 평탄화 공정을 통해 게이트하드마스크 상부까지 콘택마스크와 스페이서 및 층간절연막을 제거하는 공정을 적용하고 있다.Meanwhile, in order to minimize the etching target during the SAC process, a process of removing contact masks, spacers, and interlayer dielectrics from the gate hard mask through a planarization process such as chemical mechanical polishing (CMP) after deposition of the interlayer dielectrics is performed. Is applying.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 제조 방법에 관한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 소자분리막(12)이 형성된 반도체 기판(11) 표면에 게이트 절연막(도시하지 않음)을 성장시킨다. As shown in FIG. 1A, a gate insulating film (not shown) is grown on the surface of the semiconductor substrate 11 on which the device isolation film 12 is formed.

이어서, 반도체 기판(11) 전면에 게이트 전도막(예컨대 폴리실리콘막 또는 금속막, 13)을 증착하고, 게이트 전도막(13) 상에 게이트 하드마스크(14)을 증착한다.Subsequently, a gate conductive film (eg, a polysilicon film or a metal film) 13 is deposited on the entire surface of the semiconductor substrate 11, and a gate hard mask 14 is deposited on the gate conductive film 13.

이어서, 게이트 전극용 포토마스크를 사용한 사진 및 식각 공정을 실시하여 게이트 하드마스크(14)을 패터닝하고, 패터닝된 게이트 하드마스크(14)을 식각마스크로 사용하여 게이트 전도막(13)와 게이트 절연막을 패터닝하여 게이트 전도막(13)과 게이트 하드마스크(14)가 적층된 게이트 패턴(13,14)을 형성한 후, 게이트 패턴 측벽에 스페이서(15)를 형성한다.Subsequently, the gate hard mask 14 is patterned by performing a photolithography and an etching process using a photomask for the gate electrode, and the gate conductive film 13 and the gate insulating film are formed using the patterned gate hard mask 14 as an etching mask. After patterning to form the gate patterns 13 and 14 on which the gate conductive layer 13 and the gate hard mask 14 are stacked, spacers 15 are formed on the sidewalls of the gate patterns.

계속해서, 게이트 패턴이 형성된 전체 구조 상에 층간절연막(16)을 증착하고, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 또는 전면 식각을 실시하여 층간절연막(16)을 평탄화시킨다. Subsequently, the interlayer insulating film 16 is deposited on the entire structure where the gate pattern is formed, and the interlayer insulating film 16 is planarized by performing chemical mechanical polishing (CMP) or full surface etching.

이어서, 평탄화된 층간절연막(16) 상에 랜딩 플러그 콘택홀 형성을 위한 콘 택마스크(17)를 증착한다.Subsequently, a contact mask 17 for forming a landing plug contact hole is deposited on the planarized interlayer insulating layer 16.

계속해서, 콘택마스크(17) 상에 유기 반사방지막(Organic Bottom Anti Reflection Coating, 18)을 증착하고, 상기 유기 반사방지막(18) 상에 포토레지스트 패턴(19)을 형성한다. Subsequently, an organic antireflection coating 18 is deposited on the contact mask 17, and a photoresist pattern 19 is formed on the organic antireflection coating 18.

이어서, 포토레지스트 패턴(19)을 식각베리어로 유기 반사방지막(18)을 식각한다.Subsequently, the organic antireflection film 18 is etched using the photoresist pattern 19 as an etching barrier.

도 1b에 도시된 바와 같이, 포토레지스트 패턴(19)을 식각베리어로 콘택마스크(18a)를 식각한다. 이 때, 콘택마스크(18a)를 식각하면서 포토레지스트 패턴(19a) 및 반사방지막(18a)의 식각 손실이 발생하고, 포토레지스트 패턴(19a)과 반사방지막(18a)의 프로파일(A)이 슬롭하게 되며, 게이트 하드마스크(15a)의 탑 어택(B)이 발생한다.As shown in FIG. 1B, the contact mask 18a is etched using the photoresist pattern 19 as an etch barrier. At this time, the etching loss of the photoresist pattern 19a and the antireflection film 18a occurs while the contact mask 18a is etched, so that the profile A of the photoresist pattern 19a and the antireflection film 18a is sloped. The top attack B of the gate hard mask 15a is generated.

계속해서, 포토레지스트 패턴(19a)를 식각베리어로 층간절연막(16)을 식각하고, 랜딩 콘택홀(20)이 형성된다.Subsequently, the interlayer insulating film 16 is etched using the photoresist pattern 19a as an etch barrier, and a landing contact hole 20 is formed.

도 1c에 도시된 바와 같이, 게이트 하드마스크(14a)의 탑 어택이 발생한 상태에서 진행된 자기 정렬 콘택 공정에 의해 게이트 하드마스크(15)의 탑부가 어택받게 되며, 이러한 탑 어택은 랜딩 플러그 콘택 패턴을 왜곡시킨다. As shown in FIG. 1C, the top portion of the gate hard mask 15 is attacked by the self-aligned contact process performed in the state where the top attack of the gate hard mask 14a occurs, and the top attack forms a landing plug contact pattern. Distort

이어서, 포토레지스트 패턴(19a) 및 콘택마스크(18a)를 스트립하고 기판 전면에 랜딩 플러그용 폴리실리콘을 증착하고, CMP 또는 전면 식각을 실시하여 폴리실리콘을 평탄화하여 랜딩 플러그(21)을 형성한다.Subsequently, the photoresist pattern 19a and the contact mask 18a are stripped, the polysilicon for landing plug is deposited on the entire surface of the substrate, and the polysilicon is flattened by CMP or full surface etching to form the landing plug 21.

상술한 바와 같이, 포토레지스트 패턴을 식각베리어로 콘택마스크와 층간절 연막을 한번에 식각함으로써, 포토레지스트 패턴의 손실 및 콘택마스크가 어택된 상태로 자기 정렬 콘택홀 식각을 실시하면 콘택마스크의 탑부가 과도하게 손실되어되어 게이트 패턴 사이에 위치하는 플러그 간의 절연 역할을 하지 못하게 된다.As described above, by etching the contact mask and the interlayer insulation film at once with the photoresist pattern as an etch barrier, the top portion of the contact mask is excessive when the self-aligned contact hole etching is performed with the loss of the photoresist pattern and the contact mask attacked. It is lost so that it does not serve as an insulation between the plugs located between the gate patterns.

따라서, 이를 해결하기 위해, PET(Post Etch Treatment) 공정을 실시하는데, PET 공정은 포토레지스트 패턴을 식각베리어로 랜딩 플러그 콘택홀 형성을 위한 콘택마스크를 식각한 후, 포토레지스트 패턴을 스트립하고, 콘택마스크를 식각베리어로 층간절연막을 식각하는 공정이다.Accordingly, in order to solve this problem, a PET (Post Etch Treatment) process is performed. The PET process etches a contact mask for forming a landing plug contact hole using a photoresist pattern as an etch barrier, strips the photoresist pattern, and contacts It is a process of etching the interlayer insulating film using a mask as an etching barrier.

그러나, PET 공정을 도입하므로써 공정 단계가 증가하고 비용이 추가되는 문제가 있으며, 종래 기술에 따라 PET 공정을 도입하여도 SAC 공정에 의한 어택이 발생하는 문제가 있다.However, there is a problem in that the process step is increased and the cost is added by introducing the PET process, and even if the PET process is introduced according to the prior art, there is a problem that an attack by the SAC process occurs.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 자기 정렬 콘택홀 식각시 콘택마스크의 탑 어택을 방지하여 콘택플러그 간의 절연 마진을 개선하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, to provide a method of manufacturing a semiconductor device suitable for improving the insulation margin between contact plugs by preventing the top attack of the contact mask during self-aligned contact hole etching. have.

상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴 사이를 채우면서 상기 게이트 패턴의 상부를 노출시키는 층간절연막을 형성하는 단계, 상기 층간 절연막 상에 하드마스크를 형성하는 단계, 상기 하드마스크 상에 반사방지막과 콘택마스크를 적층 형성하는 단계, 상기 콘택마스크를 식각베리어로 상기 반사방지막을 식각하되, 폴리머를 발생시켜 식각 단면이 버티컬한 수직 형상을 갖도록 제 1가스를 이용하여 식각하는 단계, 상기 콘택마스크를 식각베리어로 상기 하드마스크를 식각하되, 상기 폴리머의 증착과 제거가 동시에 발생하는 조건으로 제 2가스를 이용하여 식각하는 단계, 잔류하는 상기 하드마스크는 상기 폴리머를 발생시켜 식각 단면이 버티컬한 수직 형상을 갖도록 제 1가스를 이용하여 제거하는 단계, 및 상기 콘택마스크를 식각베리어로 상기 층간절연막을 식각하여 상기 게이트 패턴 사이를 오픈시키는 콘택홀을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming a gate pattern on a semiconductor substrate, forming an interlayer insulating layer exposing an upper portion of the gate pattern while filling between the gate patterns; Forming a hard mask on the interlayer insulating layer, laminating an anti-reflection film and a contact mask on the hard mask, etching the anti-reflection film by using the contact mask as an etching barrier, and generating a polymer to produce an etching cross-section vertical Etching using the first gas to have a vertical shape, etching the hard mask with the contact mask as an etching barrier, and etching using the second gas under conditions in which deposition and removal of the polymer occur simultaneously. The remaining hard mask generates the polymer so that the etching cross section is vertical. A step of vertically so as to have a shape removed using a first gas, and the contact mask as an etch barrier and forming a contact hole to open the gate between the patterns by etching the interlayer insulating film.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a에 도시된 바와 같이, 소자분리막(32)이 형성된 반도체 기판(31) 표면에 게이트 절연막(도시하지 않음)을 성장시킨다. As shown in FIG. 2A, a gate insulating film (not shown) is grown on the surface of the semiconductor substrate 31 on which the device isolation film 32 is formed.

이어서, 반도체 기판(31) 전면에 게이트 전도막(예컨대 폴리실리콘막 또는 금속막, 33)을 증착하고, 게이트 전도막(33) 상에 게이트 하드마스크(34)을 증착한다.Subsequently, a gate conductive film (eg, a polysilicon film or a metal film) 33 is deposited on the entire surface of the semiconductor substrate 31, and a gate hard mask 34 is deposited on the gate conductive film 33.

이어서, 게이트 전극용 포토마스크를 사용한 사진 및 식각 공정을 실시하여 게이트 하드마스크(34)을 패터닝하고, 패터닝된 게이트 하드마스크(34)을 식각마스크로 사용하여 게이트 전도막(33)와 게이트 절연막을 패터닝하여 게이트 전도막(33)과 게이트 하드마스크(34)가 적층된 게이트 패턴(33,34)을 형성한 후, 게이트 패턴 측벽에 스페이서(35)를 형성한다.Next, the gate hard mask 34 is patterned by performing a photolithography and an etching process using a photomask for the gate electrode, and the gate conductive film 33 and the gate insulating film are formed using the patterned gate hard mask 34 as an etching mask. After patterning to form the gate patterns 33 and 34 on which the gate conductive layer 33 and the gate hard mask 34 are stacked, the spacers 35 are formed on the sidewalls of the gate patterns.

계속해서, 게이트 패턴이 형성된 전체 구조 상에 층간절연막(36)을 증착하고, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 또는 전면 식각을 실시하여 층간절연막(36)을 평탄화시킨다. Subsequently, the interlayer insulating film 36 is deposited on the entire structure on which the gate pattern is formed, and the interlayer insulating film 36 is planarized by chemical mechanical polishing (CMP) or full surface etching.

한편, 층간절연막(36)으로는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다. Meanwhile, the interlayer insulating film 36 may include a BSG (Boro-Silicate-Glass) film, a BPSG (Boro-Phospho-Silicate-Glass) film, a PSG (Phospho-Silicate-Glass) film, and a TEOS (Tetra-Ethyl-Ortho-Silicate) film. ), A high density plasma (HDP) oxide film, a spin on glass (SOG) film, or an advanced planarization layer (APL) film, or an inorganic or organic low dielectric constant film in addition to the oxide film.

이어서, 평탄화된 층간절연막(36) 상에 랜딩 플러그 콘택홀 형성을 위한 콘택마스크(37)를 증착한다.Subsequently, a contact mask 37 for forming a landing plug contact hole is deposited on the planarized interlayer insulating layer 36.

계속해서, 콘택마스크(37) 상에 유기 반사방지막(38)을 증착하고, 상기 유기 반사방지막(38) 상에 포토레지스트 패턴(39)을 형성한다. Subsequently, an organic antireflection film 38 is deposited on the contact mask 37, and a photoresist pattern 39 is formed on the organic antireflection film 38.

도 2b에 도시된 바와 같이, 포토레지스트 패턴(39)을 식각베리어로 유기 반사방지막(38)을 식각한다.As shown in FIG. 2B, the organic antireflection film 38 is etched using the photoresist pattern 39 as an etch barrier.

이 때, 식각 가스로는 CHF₃, CH₂F₂와 같은 폴리머 부화가스(polymer rich gas)를 이용하여 포토레지스트 패턴(39)의 탑부와 유기 반사방지막(38a) 측면부에 폴리머(40)를 생성시켜 흡착시키므로써 초기 모양을 버티컬하게 형성할 수 있다.At this time, as the etching gas, the polymer 40 is formed on the top of the photoresist pattern 39 and the side surface of the organic antireflection film 38a by using a polymer rich gas such as CHF ₃ and CH ₂ F _2. By adsorbing, the initial shape can be vertically formed.

이 때, 식각가스는 폴리머 부화가스와 비활성가스와의 비율을 2:1 ∼ 4:1로 하고, 총유량은 50sccm∼200sccm, 챔버 압력은 50mT∼350mT 조건으로 실시한다. 폴리머 부화가스에 의해 발생된 폴리머(40)에 의해 식각에 의한 포토레지스트 패턴(39)의 손실을 최소화할 수 있다.At this time, the etching gas is performed at a ratio of 2: 1 to 4: 1 between the polymer enrichment gas and the inert gas, the total flow rate is 50 sccm to 200 sccm, and the chamber pressure is 50 mT to 350 mT. By the polymer 40 generated by the polymer enrichment gas, the loss of the photoresist pattern 39 due to etching may be minimized.

도 2c에 도시된 바와 같이, 포토레지스트 패턴(39)를 식각베리어로 콘택마스크(37a)을 식각한다.As shown in FIG. 2C, the contact mask 37a is etched using the photoresist pattern 39 as an etch barrier.

이 때, 콘택마스크(37a) 식각은 폴리머의 증착과 제거가 평형 상태가 되는 CF₄/CHF₃ 가스를 동일 비율로 플로우시킴으로써 과도한 폴리머 생성으로 인한 식각 단면이 슬롭한 모양이 되지 않게 한다. At this time, the etching of the contact mask 37a flows the CF ₄ / CHF ₃ gas at which the deposition and removal of the polymer are in equilibrium at the same rate so that the etching cross-section due to excessive polymer generation does not become a sloping shape.

이어서, 남아있는 콘택마스크(37a) 잔유물을 제거하기 위해 과도 식각을 실시한다. 과도식각시에도 식각 가스로는 CHF₃, CH₂F₂와 같은 폴리머 부화가스(polymer rich gas)를 이용한다.Subsequently, excessive etching is performed to remove the remaining contact mask 37a residue. Even during excessive etching, a polymer rich gas such as CHF ₃ and CH ₂ F ₂ is used as an etching gas.

이 때, 식각가스는 폴리머 부화가스와 비활성가스와의 비율을 2:1 ∼ 4:1로 하고, 총유량은 50sccm∼200sccm, 챔버 압력은 50mT∼350mT 조건으로 실시한다. At this time, the etching gas is performed at a ratio of 2: 1 to 4: 1 between the polymer enrichment gas and the inert gas, the total flow rate is 50 sccm to 200 sccm, and the chamber pressure is 50 mT to 350 mT.

랜딩 콘택홀 식각 공정이 끝나면, 세정을 실시하여 식각 부산물 및 폴리머를 제거한다.After the landing contact hole etching process is completed, cleaning is performed to remove the etch by-products and the polymer.

도 2d에 도시된 바와 같이, 랜딩 콘택홀이 형성된 기판 전면에 플러그 물질을 증착한 후, CMP 또는 전면 식각을 실시하여 플러그 물질을 평탄화시켜 랜딩 플러그(40)를 형성한다.As shown in FIG. 2D, the plug material is deposited on the entire surface of the substrate on which the landing contact hole is formed, and then the plug material is planarized by CMP or front surface etching to form the landing plug 40.

상술한 바와 같이, PET 공정을 실시하지 않고, 각 막별로 다른 식각 조건을 적용하여 마스크 패턴의 식각 손실 및 그로 인한 하부 구조의 디펙 없이 식각을 진행하여 랜딩 콘택홀에 플러그 물질을 매립하여 랜딩 플러그 간의 절연 특성을 향상시켜 결과적으로 소자의 특성을 개선할 수 있다.As described above, without performing the PET process, by applying different etching conditions for each film, the etching process is performed without etching loss of the mask pattern and the defect of the underlying structure, thereby filling the plug material in the landing contact hole, and between the landing plugs. Insulation properties can be improved, resulting in improved device characteristics.

본 발명은 기타 유사한 반도체 공정에 모두 적용할 수 있다.The present invention can be applied to all other similar semiconductor processes.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 반사방지막 및 콘택마스크 식각시 각 막별로 식각 조건을 다르게 하여 포토레지스트 패턴의 이상 왜곡을 방지하여 PET 단계를 생략하고, 콘택마스크와 포토레지스트 패턴이 적층된 마스크 패턴이 존재하는 상태에서 자기 정렬 콘택 식각을 진행하여 콘택마스크 및 게이트 패턴의 페일 없이 콘택홀을 형성하여 콘택 플러그의 절연 효과를 개선할 수 있다.In the present invention described above, the anti-reflection film and the contact mask are etched by different layers to prevent abnormal distortion of the photoresist pattern, thereby eliminating the PET step, and the mask pattern in which the contact mask and the photoresist pattern are stacked is present. The self-aligned contact is etched to form a contact hole without failing the contact mask and the gate pattern to improve the insulation effect of the contact plug.

Claims

Forming a gate pattern on the semiconductor substrate;

Forming an interlayer insulating layer filling the gap between the gate patterns and exposing an upper portion of the gate pattern;

Forming a hard mask on the interlayer insulating film;

Stacking an anti-reflection film and a contact mask on the hard mask;

Etching the anti-reflection film using the contact mask as an etching barrier, and generating a polymer to etch using the first gas so that the etching cross section has a vertical vertical shape;

Etching the hard mask with the contact mask as an etch barrier, and etching the second mask using a second gas under conditions in which deposition and removal of the polymer occur simultaneously;

Generating the polymer to remove the remaining hard mask using a first gas such that an etched cross section has a vertical vertical shape; And

Forming a contact hole to etch the interlayer insulating layer using the contact mask as an etch barrier to open the gate patterns.

Semiconductor device manufacturing method comprising a.

The method of claim 1,

The first gas is a polymer enrichment gas, which uses a CHF-based gas.

The method of claim 2,

The polymer enrichment gas is CHF ₃ or CH ₂ F ₂ gas using a semiconductor device manufacturing method.

The method of claim 1,

The anti-reflection film etching is performed in the ratio of the first gas and the inert gas is 2: 1 to 4: 1, the total flow rate is 50sccm ~ 200sccm, chamber pressure is 50mT ~ 350mT conditions.

The method of claim 1,

The second gas is a semiconductor device manufacturing method for flowing the CF-based gas and CHF-based gas in the same ratio so that the adsorption and removal of the polymer is in equilibrium.

The method of claim 5,

The second gas is a semiconductor device manufacturing method using a CF ₄ , C ₄ F ₈ gas and CHF ₃ gas.

The method of claim 1,

The hard mask etching method is a ratio of the first gas and the inert gas is 2: 1 to 4: 1, the total flow rate is 50sccm ~ 200sccm, chamber pressure is 50mT ~ 350mT conditions.