KR20060095324A - Method for manufacturing semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims description 23
- 238000005530 etching Methods 0.000 claims abstract description 41
- 239000010410 layer Substances 0.000 claims abstract description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 24
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 229920000642 polymer Polymers 0.000 claims abstract description 11
- 230000004888 barrier function Effects 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000007789 gas Substances 0.000 claims description 8
- 239000011261 inert gas Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 230000008707 rearrangement Effects 0.000 abstract description 3
- 150000004767 nitrides Chemical class 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 8
- 239000000463 material Substances 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 239000006117 anti-reflective coating Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- ISQINHMJILFLAQ-UHFFFAOYSA-N argon hydrofluoride Chemical compound F.[Ar] ISQINHMJILFLAQ-UHFFFAOYSA-N 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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Abstract
본 발명은 플러그 패턴의 어택 및 패턴 재배열을 방지하여 절연 특성을 개선하는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 최상부 층에 하드마스크층을 갖는 게이트 패턴을 기판 상에 형성하는 단계; 상기 게이트 패턴 사이를 채우면서 상기 게이트 패턴의 상부를 노출시키는 층간절연막을 형성하는 단계; 상기 층간절연막 상에 반사방지막을 형성하는 단계; 상기 반사방지막 상에 콘택마스크를 형성하는 단계; 상기 콘택마스크를 식각베리어로 상기 반사방지막을 식각하되, 폴리머의 발생에 의해 상기 식각베리어 두께를 증가시키는 단계; 및 상기 층간절연막을 식각하여 상기 게이트 패턴 사이를 오픈시키는 콘택홀을 형성하는 단계를 포함한다.The present invention is to provide a semiconductor device manufacturing method for improving the insulating properties by preventing the plug pattern attack and pattern rearrangement, the semiconductor device manufacturing method of the present invention to provide a gate pattern having a hard mask layer on the top layer Forming on a substrate; Forming an interlayer insulating layer filling the gap between the gate patterns and exposing an upper portion of the gate pattern; Forming an anti-reflection film on the interlayer insulating film; Forming a contact mask on the anti-reflection film; Etching the anti-reflection film by using the contact mask as an etching barrier, and increasing the etching barrier thickness by generation of a polymer; And forming a contact hole for etching the interlayer insulating layer to open the gate pattern.
랜딩 플러그, 포토레지스트 패턴, 폴리머 Landing Plug, Photoresist Pattern, Polymer
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도와 SEM 사진,1A to 1C are cross-sectional views and SEM photographs showing a method of manufacturing a semiconductor device according to the prior art;
도 2는 종래 기술에 따른 반도체 소자의 SEM 사진,2 is a SEM photograph of a semiconductor device according to the prior art,
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도와 SEM 사진,3A to 3C are cross-sectional views and SEM photographs showing a method of manufacturing a semiconductor device according to an embodiment of the present invention;
도 4는 본 발명에 따른 반도체 소자의 SEM 사진.4 is a SEM photograph of a semiconductor device according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 소자분리막31
32 : 게이트 전도막 34 : 게이트하드마스크 32: gate conductive film 34: gate hard mask
35 : 게이트 스페이서 36 : 층간절연막 35
37 : 반사방지막 38 : 포토레지스트 패턴 37 antireflection film 38 photoresist pattern
39 : 폴리머 40 : 랜딩 콘택 플러그 39
본 발명은 반도체 제조 기술에 관한 것으로, 특히 랜딩 플러그 콘택(Landing Plug Contact) 형성에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor manufacturing technology, and more particularly, to forming a landing plug contact.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.In general, a semiconductor device includes a plurality of unit devices therein. As semiconductor devices become highly integrated, devices must be formed at a high density on a predetermined cell area, thereby decreasing the size of unit devices such as transistors and capacitors. In particular, as the design rules decrease in semiconductor memory devices such as DRAM (Dynamic Random Access Memory), the size of semiconductor devices formed inside the cell is gradually decreasing. In fact, in recent years, the minimum line width of the semiconductor DRAM device is formed to 0.1㎛ or less, even up to 80nm is required. Therefore, many difficulties arise in the manufacturing process of the semiconductor elements forming the cell.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.In the case of applying a photolithography process using ArF (argon fluoride) exposure having a wavelength of 193 nm in a semiconductor device having a line width of 80 nm or less, the etching process is performed in accordance with the conventional etching process concept (exact pattern formation and vertical etching profile, etc.). There is a need for additional requirements of suppression of deformation of the resulting photoresist. Accordingly, when manufacturing a semiconductor device of 80 nm or less, the development of process conditions for simultaneously satisfying the existing requirements and the new requirements of pattern deformation prevention has become a major problem in terms of etching.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여 러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.Meanwhile, as the integration of semiconductor devices is accelerated, various elements constituting the semiconductor devices have a stacked structure, and thus, a contact plug (or pad) concept is introduced.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 일명, 랜딩 플러그 콘택(Landing plug contact) 기술이 도입되어 통상적으로 사용되고 있다. In forming such a contact plug, a landing plug contact is known as having a larger area at the upper part than the lower part contacted to increase the contact area with a minimum area at the lower part and to increase the process margin for subsequent processes at the upper part. ) Technology has been introduced and commonly used.
랜딩 플러그 콘택 공정은 비트라인 콘택 및 스토리지노드 콘택이 형성된 게이트 패턴 사이의 간극에 미리 전도성 물질을 매립시킴으로써 후속 콘택 공정시 오버레이 마진을 확보하는 기술이다.The landing plug contact process is a technique of securing an overlay margin during a subsequent contact process by filling a conductive material in advance in a gap between a gate pattern on which a bit line contact and a storage node contact are formed.
한편, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC 공정이 도입되었다.Meanwhile, in order to form such a contact, it is difficult to etch between structures having a high aspect ratio. In this case, an SAC process for obtaining an etching profile using an etching selectivity between two materials, for example, an oxide film and a nitride film, has been introduced.
SAC 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이 때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막과 스페이서 등이 필요하다.For the SAC process, CF and CHF-based gases are used, and an etch stop film and a spacer using a nitride film are required to prevent an attack on the conductive pattern below.
예컨대, 게이트 전극의 경우 그 상부 및 측면에 질화막 계열의 스페이서를 형성하고 있으며, 종횡비가 증가함에 따라 복수의 질화막이 적층된 구조로 스페이서를 이용하며, 이러한 질화막간 또는 질화막과 기판 간의 스트레스 발생으로 인한 크랙(Crack) 등의 문제와 소자의 신뢰성 측면을 고려하여 질화막 사이에 버퍼 산화막을 사용한다. 그 대표적인 예가 질화막/산화막/질화막의 3중 구조의 스페이서이 다. 셀 콘택시 어택 방지를 위해 이러한 3중 구조의 상부에 질화막 계열의 식각정지막을 추가로 형성하여 사용한다.For example, in the case of a gate electrode, spacers of nitride layers are formed on upper and side surfaces thereof, and spacers are used in a structure in which a plurality of nitride layers are stacked as the aspect ratio increases, and due to stress generation between the nitride layers or between the nitride layer and the substrate. A buffer oxide film is used between nitride films in consideration of cracks and the like and reliability of the device. A representative example is a spacer having a triple structure of nitride film, oxide film and nitride film. In order to prevent cell contact attack, an etch stop layer based on a nitride film is further formed on the triple structure.
한편, SAC 공정시 식각 타겟을 최소화하기 위해 층간절연막 증착 후 화학기계적연마(Chamical Mechanical Polishing; 이하 CMP라 함) 등의 평탄화 공정을 통해 게이트하드마스크 상부까지 콘택마스크와 스페이서 및 층간절연막을 제거하는 공정을 적용하고 있다.Meanwhile, in order to minimize the etching target during the SAC process, a process of removing contact masks, spacers, and interlayer dielectrics from the gate hard mask through a planarization process such as chemical mechanical polishing (CMP) after deposition of the interlayer dielectrics is performed. Is applying.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도와 SEM 사진이다.1A to 1C are cross-sectional views and SEM photographs showing a method of manufacturing a semiconductor device according to the prior art.
도 1a에 도시된 바와 같이, 소자분리막(12)이 형성된 반도체 기판(11) 표면에 게이트 절연막(도시하지 않음)을 성장시킨다. As shown in FIG. 1A, a gate insulating film (not shown) is grown on the surface of the
이어서, 반도체 기판(11) 전면에 게이트 전도막(예컨대 폴리실리콘막 또는 금속막, 13)을 증착하고, 게이트 전도막(13) 상에 게이트 하드마스크(14)을 증착한다.Subsequently, a gate conductive film (eg, a polysilicon film or a metal film) 13 is deposited on the entire surface of the
이어서, 게이트 전극용 포토마스크를 사용한 사진 및 식각 공정을 실시하여 게이트 하드마스크(14)을 패터닝하고, 패터닝된 게이트 하드마스크(14)을 식각마스크로 사용하여 게이트 전도막(13)와 게이트 절연막을 패터닝하여 게이트 전도막(13)과 게이트 하드마스크(14)가 적층된 게이트 패턴(13,14)을 형성한 후, 게이트 패턴 측벽에 스페이서(15)를 형성한다.Subsequently, the gate
계속해서, 게이트 패턴이 형성된 전체 구조 상에 층간절연막(16)을 증착하고, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 또는 전면 식각을 실시하여 층간절연막(16)을 평탄화시킨다. Subsequently, the interlayer
이어서, 평탄화된 층간절연막(16) 상에 콘택마스크로 유기 반사방지막(Organic Bottom Anti Reflection Coating, 17)을 전면에 증착하고, 유기 반사방지막(17) 상에 포토레지스트 패턴(18)을 형성한다.Subsequently, an organic bottom
이어서, 포토레지스트 패턴(18)을 식각베리어로 유기 반사방지막(17)을 식각한다. 유기 반사방지막(17) 식각시 CF4/O2/Ar 케미컬을 이용하여 식각하는데, 이는 포토레지스트 패턴(18)과 유기 반사방지막(17)은 유사한 식각 특성을 갖고 있으므로, 식각 선택비(1∼1.5 : 1)가 낮기 때문이고, 유기 반사방지막(17) 식각시 포토레지스트 패턴(18)의 손실을 발생시켜 패턴 어택을 심화시킨다.Subsequently, the
도 1b에 도시된 바와 같이, 포토레지스트 패턴(18)을 식각베리어로 층간절연막(16)을 식각하여 랜딩 콘택홀을 형성한 후, 포토레지스트 패턴(18)을 스트립한다.As shown in FIG. 1B, the
이어서, 콘택 플러그 물질을 도포한 후, CMP 또는 전면 식각을 실시하여 플러그 물질을 평탄화켜 콘택 플러그(19)를 형성한다. Subsequently, after applying the contact plug material, CMP or full surface etching is performed to planarize the plug material to form the
그러나, 포토레지스트 패턴(18)이 손실이 발생한 상태에서 층간절연막(16)을 식각하므로써, 게이트 패턴에 디펙트가 발생하고 이로 인해 콘택 플러그(20)의 절연 특성이 저하된다.However, when the
도 1c는, 종래 방법으로 랜딩 플러그 콘택홀을 형성한 후 탑 뷰 SEM 사진으로 게이트 패턴(A) 사이에 형성된 랜딩 콘택홀(C)의 찌그러짐을 볼 수 있다. In FIG. 1C, after forming the landing plug contact hole by the conventional method, the top view SEM photograph shows that the landing contact hole C formed between the gate patterns A is crushed.
도 2는 유기 반사방지막 식각 후 (a) 탑 뷰(top view) 사진이며, (b)는 포토레지스트 패턴(P)의 프로파일의 단면 사진으로서, 포토레지스트 패턴(P)에 손실(loss)이 발생하여 프로파일이 슬롭 형태를 갖는 것을 볼 수 있다.2 is (a) a top view photograph after the organic anti-reflective coating is etched, (b) is a cross-sectional photograph of the profile of the photoresist pattern (P), the loss occurs in the photoresist pattern (P) You can see that the profile has a slop shape.
상술한 바와 같이, 유기 반사방지막 식각시 CF4/O2/Ar 케미컬을 이용하여 식각하는데, 이는 포토레지스트 패턴과 유기 반사방지막의 식각 선택비가 낮기 때문이고, 유기 반사방지막 식각시 포토레지스트 패턴의 손실을 발생시켜 패턴 어택을 심화시키는 문제가 있다.As described above, the etching of the organic anti-reflective coating is performed using CF 4 / O 2 / Ar chemical because the etching selectivity of the photoresist pattern and the organic anti-reflective coating is low, and the loss of the photoresist pattern during the organic anti-reflection coating is etched. There is a problem that deepens the pattern attack by generating a.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 플러그 패턴의 어택 및 패턴 재배열을 방지하여 절연 특성을 개선하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method of manufacturing a semiconductor device to improve the insulating properties by preventing attack and pattern rearrangement of the plug pattern.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자 제조 방법은 최상부 층에 하드마스크층을 갖는 게이트 패턴을 기판 상에 형성하는 단계, 상기 게이트 패턴 사이를 채우면서 상기 게이트 패턴의 상부를 노출시키는 층간절연막을 형성하는 단계, 상기 층간절연막 상에 반사방지막을 형성하는 단계, 상기 반사방지막 상에 콘택마스크를 형성하는 단계, 상기 콘택마스크를 식각베리어로 상기 반사 방지막을 식각하되, 폴리머의 발생에 의해 상기 식각베리어 두께를 증가시키는 단계, 및 상기 층간절연막을 식각하여 상기 게이트 패턴 사이를 오픈시키는 콘택홀을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including forming a gate pattern having a hard mask layer on a top layer on a substrate, and exposing an upper portion of the gate pattern while filling between the gate patterns. Forming an interlayer insulating film, forming an antireflection film on the interlayer insulating film, forming a contact mask on the antireflection film, and etching the antireflection film using the contact mask as an etch barrier, by generating a polymer Increasing the etch barrier thickness, and forming a contact hole for etching the interlayer insulating layer to open the gate pattern.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도와 SEM 사진이다.3A to 3C are cross-sectional views and SEM photographs showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 3a에 도시된 바와 같이, 소자분리막(32)이 형성된 반도체 기판(31) 표면에 게이트 절연막(도시하지 않음)을 성장시킨다. As shown in FIG. 3A, a gate insulating film (not shown) is grown on the surface of the
이어서, 반도체 기판(31) 전면에 게이트 전도막(예컨대 폴리실리콘막 또는 금속막, 33)을 증착하고, 게이트 전도막(33) 상에 게이트 하드마스크(34)을 증착한다. 이 때, 게이트 하드마스크(34)는 통상 실리콘 질화막이 사용된다.Subsequently, a gate conductive film (eg, a polysilicon film or a metal film) 33 is deposited on the entire surface of the
이어서, 게이트 전극용 포토마스크를 사용한 사진 및 식각 공정을 실시하여 게이트 하드마스크(34)을 패터닝하고, 패터닝된 게이트 하드마스크(34)을 식각마스크로 사용하여 게이트 전도막(33)와 게이트 절연막을 패터닝하여 게이트 전도막(33)과 게이트 하드마스크(34)가 적층된 게이트 패턴(33,34)을 형성한 후, 게이트 패턴 측벽에 스페이서(35)를 형성한다.Next, the gate
계속해서, 게이트 패턴이 형성된 전체 구조 상에 층간절연막(36)을 증착하 고, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 또는 전면 식각을 실시하여 층간절연막(36)을 평탄화시킨다. Subsequently, the
한편, 층간절연막(36)으로는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다. Meanwhile, the
이어서, 평탄화된 층간절연막(36) 상에 유기 반사방지막(38)을 증착하고, 상기 유기 반사방지막(38) 상에 포토레지스트 패턴(39)을 형성한다. Subsequently, an organic antireflection film 38 is deposited on the planarized
이어서, 유기 반사방지막(38)은 SiON 물질이며, HBr 가스를 사용하여 식각한다. 이 때, HBr의 유량은 40sccm∼100sccm, 5mT∼15mT의 저압 상태에서, 일반적으로 메인 식각 가스에 첨가하는 희석 가스로 사용하는 비활성가스(예컨대 Ar)는 첨가하지 않고 식각을 실시한다. 이는 Ar 가스와 같은 비활성 가스의 경우 스퍼터링(sputtering) 효과에 의한 포토레지스트 패턴(39)의 손실이 발생하기 때문이다. Subsequently, the organic antireflection film 38 is a SiON material and is etched using HBr gas. At this time, the flow rate of HBr is 40 sccm to 100 sccm, and 5 mT to 15 mT in a low pressure state, etching is generally performed without adding an inert gas (for example, Ar) used as a diluent gas to be added to the main etching gas. This is because the loss of the
한편, 유기 반사방지막(38)을 식각하는 HBr 가스와 게이트 패턴의 게이트 하드마스크(34)가 반응하여 폴리머(39)를 발생시킨다. 이 폴리머(39)는 과도 식각에 의해 게이트 하드마스크(34)와 층간절연막(36) 상에는 증착되지 않고, 포토레지스트 패턴(38)과 유기 반사방지막(37)의 측벽 및 포토레지스트 패턴(38)의 탑부에만 증착된다.On the other hand, the HBr gas for etching the organic anti-reflection film 38 and the gate
도 3b에 도시된 바와 같이, 폴리머(39)가 증착된 포토레지스트 패턴(38)을 식각베리어로 층간절연막(36)을 식각하여 랜딩 콘택홀을 형성한 후, 포토레지스트 패턴(38)을 스트립한다. 세정을 진행하여 식각 부산물 및 폴리머를 제거한다.As shown in FIG. 3B, the
이어서, 랜딩 콘택홀을 포함하는 결과물의 전면에 콘택 플러그 물질을 증착하고 CMP 또는 전면 식각을 실시하여 플러그 물질을 평탄화하여 랜딩 플러그(40)를 형성한다.Subsequently, the contact plug material is deposited on the entire surface of the resultant product including the landing contact hole, and the plug material is planarized by performing CMP or front etching to form the
도 3c는, 본 발명을 적용하여 랜딩 플러그 콘택홀을 형성한 후 탑 뷰 SEM 사진으로 게이트 패턴(G) 사이에 형성된 랜딩 콘택홀(C)이 디펙 없이 형성된 것을 볼 수 있다. FIG. 3C illustrates that the landing contact hole C formed between the gate patterns G is formed without a defect, after forming the landing plug contact hole by applying the present invention.
도 4는 유기 반사방지막 식각 후 구조의 사진으로 (a)는 탑 뷰 사진이며 (b)는 포토레지스트 패턴(P)의 프로파일의 단면 사진으로서, 포토레지스트 패턴(P)의 손실 없이 프로파일이 버티컬한 형태를 갖는 것을 볼 수 있다.4 is a photograph of the structure after etching the organic anti-reflective coating, (a) is a top view photograph (b) is a cross-sectional photograph of the profile of the photoresist pattern (P), the profile is vertical without loss of the photoresist pattern (P) It can be seen that it has a shape.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 HBr 케미컬을 사용하여 유기 반사방지막을 식각하는 동시에 게이트 하드마스크와 반응하여 발생하는 폴리머에 의해 랜딩 플러크 콘택 마스크의 포토레지스트 패턴 높이가 증가하므로써, 식각 베리어로써의 역할을 충분히 하게 되어 패턴 어택 및 패턴 재배열을 방지하는 효과를 얻을 수 있다.The present invention described above increases the height of the photoresist pattern of the landing plug contact mask by the polymer generated by etching the organic antireflection film using HBr chemical and reacting with the gate hard mask, thereby sufficiently serving as an etching barrier. The effect of preventing the pattern attack and the pattern rearrangement can be obtained.
또한, 랜딩 플러그 콘택 패턴 이상에 의해 발생하는 플러그와 플러그 간의 브릿지를 방지하여 듀얼/싱글 비트 페일을 방지할 수 있다.In addition, dual / single bit fail may be prevented by preventing a bridge between the plug and the plug caused by the landing plug contact pattern abnormality.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050016850A KR20060095324A (en) | 2005-02-28 | 2005-02-28 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020050016850A KR20060095324A (en) | 2005-02-28 | 2005-02-28 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060095324A true KR20060095324A (en) | 2006-08-31 |
Family
ID=37625048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050016850A KR20060095324A (en) | 2005-02-28 | 2005-02-28 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060095324A (en) |
-
2005
- 2005-02-28 KR KR1020050016850A patent/KR20060095324A/en not_active Application Discontinuation
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