KR101035644B1 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
KR101035644B1
KR101035644B1 KR1020040035227A KR20040035227A KR101035644B1 KR 101035644 B1 KR101035644 B1 KR 101035644B1 KR 1020040035227 A KR1020040035227 A KR 1020040035227A KR 20040035227 A KR20040035227 A KR 20040035227A KR 101035644 B1 KR101035644 B1 KR 101035644B1
Authority
KR
South Korea
Prior art keywords
film
forming
etch stop
layer
semiconductor device
Prior art date
Application number
KR1020040035227A
Other languages
Korean (ko)
Other versions
KR20050110274A (en
Inventor
류상욱
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040035227A priority Critical patent/KR101035644B1/en
Publication of KR20050110274A publication Critical patent/KR20050110274A/en
Application granted granted Critical
Publication of KR101035644B1 publication Critical patent/KR101035644B1/en

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65B—MACHINES, APPARATUS OR DEVICES FOR, OR METHODS OF, PACKAGING ARTICLES OR MATERIALS; UNPACKING
    • B65B43/00—Forming, feeding, opening or setting-up containers or receptacles in association with packaging
    • B65B43/26—Opening or distending bags; Opening, erecting, or setting-up boxes, cartons, or carton blanks
    • B65B43/34—Opening or distending bags; Opening, erecting, or setting-up boxes, cartons, or carton blanks by internal pressure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65B—MACHINES, APPARATUS OR DEVICES FOR, OR METHODS OF, PACKAGING ARTICLES OR MATERIALS; UNPACKING
    • B65B31/00—Packaging articles or materials under special atmospheric or gaseous conditions; Adding propellants to aerosol containers
    • B65B31/02—Filling, closing, or filling and closing, containers or wrappers in chambers maintained under vacuum or superatmospheric pressure or containing a special atmosphere, e.g. of inert gas
    • B65B31/024—Filling, closing, or filling and closing, containers or wrappers in chambers maintained under vacuum or superatmospheric pressure or containing a special atmosphere, e.g. of inert gas specially adapted for wrappers or bags
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65B—MACHINES, APPARATUS OR DEVICES FOR, OR METHODS OF, PACKAGING ARTICLES OR MATERIALS; UNPACKING
    • B65B51/00—Devices for, or methods of, sealing or securing package folds or closures; Devices for gathering or twisting wrappers, or necks of bags
    • B65B51/10—Applying or generating heat or pressure or combinations thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 콘택홀 및 비아홀을 형성할 때 오버랩 마진이 부족하더라도 배선의 신뢰성을 확보할 수 있는 반도체 소자의 제조방법을 제공한다. The present invention relates to a method for manufacturing a semiconductor device, and provides a method for manufacturing a semiconductor device capable of securing wiring reliability even when overlap margin is insufficient when forming contact holes and via holes.

비아홀, 보더레스(borderless) 실리콘 질화막, 식각정지막, 금속배선Via hole, borderless silicon nitride film, etch stop film, metallization

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device} Method for manufacturing semiconductor device             

도 1은 비아홀과 하부 금속배선간의 오버랩 마진(overlap margin)을 보여주는 도면이다.FIG. 1 is a view showing an overlap margin between a via hole and a lower metal wiring.

도 2는 비아홀과 하부 금속배선간의 오버랩 마진이 작은 경우 과도 식각이 발생한 모습을 보여주는 SEM(scanning elecron microscope) 사진이다.FIG. 2 is a scanning elecron microscope (SEM) photograph showing the occurrence of excessive etching when the overlap margin between the via hole and the lower metal wiring is small.

도 3은 도 2의 'A ' 부분을 확대한 평면도이다.3 is an enlarged plan view of a portion 'A' of FIG. 2.

도 4는 비아홀과 하부 금속배선간에 0.06㎛ 오버레이 쉬프트(overlay shift)가 이루어진 경우의 식각 프로파일 모습을 보여주는 SEM 사진이다.FIG. 4 is an SEM image showing an etching profile when a 0.06 μm overlay shift is performed between a via hole and a lower metal wiring.

도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
5 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

<도면의 주요 부분에 부호의 설명><Description of the symbols in the main part of the drawing>

100: 반도체 기판 110: 보더레스 실리콘 질화막100 semiconductor substrate 110 borderless silicon nitride film

112: 제1 층간절연막 114, 136: 식각정지막112: first interlayer insulating film 114, 136: etch stop film

116, 138: 캡핑막 120: 콘택홀116 and 138: capping film 120: contact hole

131: 금속배선 134: 제2 층간절연막 131: metal wiring 134: second interlayer insulating film                 

142: 비아홀
142: Via Hole

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 콘택홀 및 비아홀을 형성할 때 오버랩 마진이 부족하더라도 배선의 신뢰성을 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device that can ensure the reliability of the wiring even when the overlap margin is insufficient when forming contact holes and via holes.

반도체 제조기술은 점점 고집적화와 고성능화되고 있다. 반도체 제조기술은 게이트 선폭의 축소 및 구리배선 공정의 채택 등 많은 발전이 있어 왔다. 그러나, 금속배선간의 연결부분인 비아 형성공정은 도 1에서 보는 바와 같이 하부 금속배선과의 오버랩 마진(overlap margin)이 0.01㎛ 정도인 부분이 0.18㎛ 기술(technology) 이하에서는 존재하게 되며, 이러한 부분에서의 건식 식각 모양은 도 2 및 도 3에 도시된 형태와 같은 모양을 하게 된다. 이러한 비아홀은 마이크로-로딩 효과와 층간절연막 두께의 불균일도(non-uniformity)를 극복하기 위하여 과도 식각(over etch)을 실시하게 되는데, 동일 조건임에도 불구하고 하부의 금속배선과의 오버레이 쉬프트(overlay shift)를 점차적으로 크게 하여 0.06㎛가 쉬프트(shift)될 경우(도 4 참조)는 하부 금속배선보다 더 깊이 형성될 수도 있으며, 이러한 부분은 응력(stress) 집중 및 크랙(crack) 등에 의한 배선공정의 안정성 저하 요소를 항상 내포하게 되므로 반도체 소자의 배선 신뢰성에 큰 문제점을 초래하게 된다.
Semiconductor manufacturing technology is becoming increasingly integrated and high performance. Semiconductor manufacturing technology has developed a lot, such as the reduction of gate line width and the adoption of copper wiring process. However, in the via forming process, which is a connection portion between the metal wirings, as shown in FIG. 1, a portion having an overlap margin of about 0.01 μm with the lower metal wires is present at 0.18 μm or less. The dry etching shape in Equation 2 is the same as the shape shown in FIGS. 2 and 3. Such via holes are subjected to overetch to overcome the micro-loading effect and non-uniformity of the interlayer dielectric thickness, and despite the same conditions, overlay shift with the underlying metal wiring ) Is gradually increased to 0.06 μm (see FIG. 4), so that it may be formed deeper than the lower metal wiring, and this part may be formed in the wiring process by stress concentration and cracking. Since the stability deterioration factor is always included, a big problem arises in the wiring reliability of a semiconductor element.

본 발명이 이루고자 하는 기술적 과제는 콘택홀 및 비아홀을 형성할 때 오버랩 마진이 부족하더라도 배선의 신뢰성을 확보할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
An object of the present invention is to provide a method for manufacturing a semiconductor device that can ensure the reliability of the wiring even when the overlap margin is insufficient when forming the contact hole and the via hole.

본 발명은, 반도체 기판에 소자분리막, 소오스, 드레인 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 반도체 기판 상에 단차를 따라 보더레스 실리콘 질화막을 형성하는 단계와, 상기 보더레스 실리콘 질화막이 형성된 반도체 기판 상에 제1 층간절연막, 제1 식각정지막을 형성한 후 상기 소오스/드레인을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 매립하는 콘택 플러그와 상기 콘택 플러그와 연결되는 금속배선을 형성하는 단계와, 상기 금속배선이 형성된 반도체 기판 상에 제2 층간절연막, 제2 식각정지막을 형성한 후 상기 금속배선을 노출시키는 비아홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
According to an embodiment of the present invention, a device isolation layer, a source, a drain, and a gate electrode are formed on a semiconductor substrate, and a borderless silicon nitride film is formed on a semiconductor substrate on which the gate electrode is formed along a step. Forming a first interlayer insulating layer and a first etch stop layer on the formed semiconductor substrate, and forming a contact hole exposing the source / drain, a contact plug filling the contact hole and a metal wiring connected to the contact plug And forming a via hole exposing the metal wiring after forming a second interlayer insulating film and a second etch stop film on the semiconductor substrate on which the metal wiring is formed. .

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It doesn't happen. In the following description, when a layer is described as being on top of another layer, it may be present directly on top of another layer, with a third layer interposed therebetween. Like numbers refer to like elements in the figures.

도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.5 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

도 5를 참조하면, 반도체 기판(100) 내에 얕은 트렌치 소자분리(Shallow Trench Isolation; STI)막(102)을 형성하여 액티브 영역 및 소자분리 영역을 정의한다. 다음에, 반도체 기판(100) 내에 웰(미도시)을 형성한다. 이어서,반도체 기판(100) 상에 소오스(미도시), 드레인(미도시), 게이트 산화막(104) 및 게이트 전극(106)으로 이루어진 트랜지스터를 형성한다. 다음에, 게이트 전극(106) 측벽에 스페이서(108)를 형성한다. Referring to FIG. 5, a shallow trench isolation (STI) film 102 is formed in the semiconductor substrate 100 to define an active region and an isolation region. Next, a well (not shown) is formed in the semiconductor substrate 100. Subsequently, a transistor including a source (not shown), a drain (not shown), a gate oxide film 104, and a gate electrode 106 is formed on the semiconductor substrate 100. Next, a spacer 108 is formed on the sidewall of the gate electrode 106.

이어서, 스페이서(108)가 형성된 반도체 기판(100) 상에 보더레스(borderless) 실리콘 질화막(110)을 형성한다. 상기 보더레스 실리콘 질화막(110)은 150~500Å 정도의 두께로 형성한다. Subsequently, a borderless silicon nitride film 110 is formed on the semiconductor substrate 100 on which the spacers 108 are formed. The borderless silicon nitride film 110 is formed to a thickness of about 150 ~ 500Å.

보더레스 실리콘 질화막(110)이 형성된 반도체 기판(100) 상에 제1 층간절연막(112)을 증착한 후, 평탄화한다. 제1 층간절연막(112)은 USG(Un-doped Silicate Glass)막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Orthod Silicate)막, F-TEOS(Fluorine doped Tetra Ethyl Orthod Silicate)막, PSG(Phosphorus Silicate Glass)막, BPSG(Boro Phosphorus Silicate Glass)막 등으로 형성한다. The first interlayer insulating film 112 is deposited on the semiconductor substrate 100 on which the borderless silicon nitride film 110 is formed, and then planarized. The first interlayer insulating layer 112 may include an un-doped silicate glass (USG) film, a spin on glass (SOG) film, a tetra ethyl orthod silicate (TEOS) film, a fluorine doped tetra ethyl orthod silicate (F-TEOS) film, and a PSG (PSG) film. It is formed of a Phosphorus Silicate Glass (BOSG) film, BPSG (Boro Phosphorus Silicate Glass) film, or the like.

제1 층간절연막(112) 상에 후속의 식각 공정으로 인하여 하부층을 손상되는 것을 막기 위하여 식각정지막(114)을 형성한다. 식각정지막(114)은 실리콘 질화막으로 형성할 수 있으며, 100~2000Å 정도의 두께로 형성한다. An etch stop layer 114 is formed on the first interlayer insulating layer 112 to prevent the underlying layer from being damaged by a subsequent etching process. The etch stop film 114 may be formed of a silicon nitride film, and may be formed to a thickness of about 100 to about 2000 microseconds.

식각정지막(114) 상에 캡핑막(116)을 증착한다. 캡핑막(116)은 PE-TEOS(plasma enhanced tetra ethyl ortho silicate)막으로 형성할 수 있으며, 50~2000Å 정도의 두께로 형성한다. 캡핑막(116)은 배리어막과의 접착(adhesion), 금속배선과 식각정지막간의 열 팽창(thermal expansion) 차이 등에 의한 전자 이동(electro migration) 및 응력 이동(stress migration) 등의 발생 가능성을 줄이기 위한 역할을 한다. The capping layer 116 is deposited on the etch stop layer 114. The capping layer 116 may be formed of a plasma enhanced tetra ethyl ortho silicate (PE-TEOS) layer, and may be formed to a thickness of about 50˜2000 μs. The capping layer 116 reduces the possibility of occurrence of electron migration and stress migration due to adhesion between the barrier layer, thermal expansion difference between the metallization line and the etch stop layer, and the like. Play a role.

사진식각 공정을 이용하여 콘택홀 형성을 위한 포토레지스트 패턴(118)을 형성한다. A photoresist pattern 118 for forming a contact hole is formed using a photolithography process.

도 6을 참조하면, 포토레지스트 패턴(118)을 식각 마스크로 하여 콘택홀(120)을 형성한다. 즉, 포토레지스트 패턴(118)을 식각 마스크로 하여 캡핑막(116), 식각 정지막(114), 제1 층간절연막(112) 및 보더레스 실리콘 질화막(110)을 식각하여 소오스/드레인을 노출시키는 콘택홀(120)을 형성한다. 식각 가스로는 CxHyFz(x,y,z는 0 또는 자연수) 계열의 가스를 사용하고, 분위기 가스로는 산소(O2), 질소(N2), 아르곤(Ar), 헬륨(He) 등을 사용한다. 식각 가스로 사용하는 CxHyFz(x,y,z는 0 또는 자연수) 계열의 가스는 x에 대한 y 또는 z의 비율을 증가시 키면 산화막(제1 층간절연막)과 질화막의 선택비가 증가하게 되며, x에 대한 y 또는 z의 비율을 감소시키면 산화막과 질화막의 선택비가 감소하게 된다. x, y 및 z의 비율을 적절히 조절하여 식각 정지막(114), 제1 층간절연막(112) 및 보더레스 실리콘 질화막(110)을 식각하여 콘택홀(120)을 형성한다. 얕은 트렌치 소자분리막(shallow trench isolation)(102)과 콘택홀(120) 간의 오버랩 마진이 부족한 경우에도 보더레스 실리콘 질화막(110)이 형성되어 있기 때문에, 웰(well)(미도시)과 소오스/드레인 간의 브릿지(bridge)를 방지할 수 있고 접합 누설(junction leakage) 전류를 억제할 수 있다. 이어서, 포토레지스트 패턴(118)을 제거한다.Referring to FIG. 6, the contact hole 120 is formed using the photoresist pattern 118 as an etching mask. That is, the capping layer 116, the etch stop layer 114, the first interlayer dielectric layer 112, and the borderless silicon nitride layer 110 are etched using the photoresist pattern 118 as an etch mask to expose the source / drain. The contact hole 120 is formed. As the etching gas, CxHyFz (x, y, z is 0 or natural water) type gas is used, and the atmosphere gas is oxygen (O 2 ), nitrogen (N 2 ), argon (Ar), helium (He), and the like. . In the case of CxHyFz (x, y, z is 0 or natural number) gas used as an etching gas, increasing the ratio of y to z to x increases the selectivity between the oxide film (first interlayer insulating film) and the nitride film. Reducing the ratio of y or z to the ratio decreases the selectivity of the oxide film and the nitride film. The contact hole 120 is formed by etching the etch stop layer 114, the first interlayer dielectric layer 112, and the borderless silicon nitride layer 110 by appropriately adjusting the ratios of x, y, and z. Since the borderless silicon nitride film 110 is formed even when the overlap margin between the shallow trench isolation layer 102 and the contact hole 120 is insufficient, a well (not shown) and a source / drain are formed. It is possible to prevent bridges between and to suppress junction leakage currents. Next, the photoresist pattern 118 is removed.

도 7을 참조하면, 콘택홀(120)이 형성된 반도체 기판(100) 상에 배리어막(122)을 형성한다. 배리어막(122)은 Ti막, TiN막, Ta막, TaN막 또는 이들의 조합막으로 형성할 수 있다. Referring to FIG. 7, the barrier layer 122 is formed on the semiconductor substrate 100 on which the contact hole 120 is formed. The barrier film 122 may be formed of a Ti film, a TiN film, a Ta film, a TaN film, or a combination thereof.

콘택홀(120)을 매립하기 위하여 금속물질, 예컨대 텅스텐(W)을 증착한 후, 화학기계적 연마(chemical mechanical polishing)하여 콘택 플러그(124)를 형성한다. A metal material, for example, tungsten (W) is deposited to fill the contact hole 120, and then chemical contact is mechanically polished to form the contact plug 124.

알루미늄막(128)이 콘택 플러그(124) 또는 캡핑막(116)과의 접착이 용이하도록 글루층(glue layer)(126)을 형성하고, 금속배선으로 사용될 알루미늄막(128)을 증착한다. 알루미늄막(128) 상에는 배리어막(130)을 형성한다. 글루층(126)은 Ti막, TiN막, Ta막, TaN막 또는 이들의 조합막으로 형성할 수 있다. 배리어막(130)은 Ti막, TiN막, Ta막, TaN막 또는 이들의 조합막으로 형성할 수 있다. A glue layer 126 is formed to facilitate adhesion of the aluminum film 128 to the contact plug 124 or the capping film 116, and an aluminum film 128 to be used as a metal wiring is deposited. The barrier film 130 is formed on the aluminum film 128. The glue layer 126 may be formed of a Ti film, a TiN film, a Ta film, a TaN film, or a combination thereof. The barrier film 130 may be formed of a Ti film, a TiN film, a Ta film, a TaN film, or a combination thereof.

도 8을 참조하면, 배리어막(130) 상에 금속배선의 패턴을 정의하는 포토레지 스트 패턴(132)을 형성한 후, 포토레지스트 패턴(132)을 식각 마스크로 하여 배리어막(130), 알루미늄막(128) 및 글루층(126)을 패터닝하여 금속배선(131)을 형성한다. 이때, 식각 가스로는 Cl2 가스 또는 BCl3 가스 또는 이들의 조합 가스를 사용하고, 분위기 가스로는 산소(O2), 질소(N2), 아르곤(Ar), 헬륨(He) 등을 사용한다. 이어서, 포토레지스트 패턴(132)을 제거한다.Referring to FIG. 8, after the photoresist pattern 132 defining the pattern of the metallization is formed on the barrier layer 130, the barrier layer 130 and aluminum may be formed using the photoresist pattern 132 as an etching mask. The film 128 and the glue layer 126 are patterned to form the metal wiring 131. At this time, Cl 2 gas or BCl 3 gas or a combination thereof is used as the etching gas, and oxygen (O 2 ), nitrogen (N 2 ), argon (Ar), helium (He), and the like are used as the atmosphere gas. Next, the photoresist pattern 132 is removed.

도 9를 참조하면, 금속배선(131)이 형성된 반도체 기판(100) 상에 제2 층간절연막(134)을 증착한 후, 평탄화한다. 제2 층간절연막(134)은 USG(Un-doped Silicate Glass)막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Orthod Silicate)막, F-TEOS(Fluorine doped Tetra Ethyl Orthod Silicate)막, PSG(Phosphorus Silicate Glass)막, BPSG(Boro Phosphorus Silicate Glass)막 등으로 형성한다. Referring to FIG. 9, the second interlayer insulating film 134 is deposited on the semiconductor substrate 100 on which the metal wiring 131 is formed, and then planarized. The second interlayer insulating layer 134 may include an un-doped silicate glass (USG) film, a spin on glass (SOG) film, a tetra ethyl orthod silicate (TEOS) film, a fluorine doped tetra ethyl orthod silicate (F-TEOS) film, and a PSG (PSG) film. It is formed of a Phosphorus Silicate Glass (BOSG) film, BPSG (Boro Phosphorus Silicate Glass) film, or the like.

제2 층간절연막(134) 상에 후속의 식각 공정으로 인하여 하부층을 손상되는 것을 막기 위하여 식각정지막(136)을 형성한다. 식각정지막(136)은 실리콘 질화막으로 형성할 수 있으며, 100~2000Å 정도의 두께로 형성한다. An etch stop layer 136 is formed on the second interlayer insulating layer 134 to prevent the underlying layer from being damaged by a subsequent etching process. The etch stop layer 136 may be formed of a silicon nitride layer, and may be formed to a thickness of about 100 to about 2000 microns.

식각정지막(136) 상에 캡핑막(138)을 증착한다. 캡핑막(138)은 PE-TEOS(plasma enhanced tetra ethyl ortho silicate)막으로 형성할 수 있으며, 50~2000Å 정도의 두께로 형성한다. 캡핑막(138)은 후속 공정에서 형성되는 금속배선과 식각정지막(136)간의 열 팽창(thermal expansion) 차이 등에 의한 전자 이동(electro migration) 및 응력 이동(stress migration) 등의 발생 가능성을 줄이기 위한 역할을 한다. The capping layer 138 is deposited on the etch stop layer 136. The capping film 138 may be formed of a plasma enhanced tetra ethyl ortho silicate (PE-TEOS) film, and may be formed to a thickness of about 50 to 2000 microns. The capping layer 138 may reduce the possibility of electron migration and stress migration due to a difference in thermal expansion between the metallization line formed in a subsequent process and the etch stop layer 136. Play a role.                     

사진식각 공정을 이용하여 비아홀 형성을 위한 포토레지스트 패턴(140)을 형성한다. A photoresist pattern 140 for forming a via hole is formed using a photolithography process.

도 10을 참조하면, 포토레지스트 패턴(140)을 식각 마스크로 하여 비아홀(142)을 형성한다. 즉, 포토레지스트 패턴(140)을 식각 마스크로 하여 캡핑막(138), 식각 정지막(136), 제2 층간절연막(134)을 식각하여 금속배선(131)을 노출시키는 비아홀(142)을 형성한다. 식각 가스로는 CxHyFz(x,y,z는 0 또는 자연수) 계열의 가스를 사용하고, 분위기 가스로는 산소(O2), 질소(N2), 아르곤(Ar), 헬륨(He) 등을 사용한다. 식각 가스로 사용하는 CxHyFz(x,y,z는 0 또는 자연수) 계열의 가스는 x에 대한 y 또는 z의 비율을 증가시키면 산화막(제2 층간절연막)과 질화막의 선택비가 증가하게 되며, x에 대한 y 또는 z의 비율을 감소시키면 산화막과 질화막의 선택비가 감소하게 된다. x, y 및 z의 비율을 적절히 조절하여 식각 정지막(136), 제2 층간절연막(134)을 식각하여 비아홀(142)을 형성한다. 일반적으로 비아홀 형성을 위한 건식 식각시, 마이크로 로딩 효과, 층간절연막 증착의 불균일성, 화학기계적 연마 공정의 불균일성, 비아홀 형성을 위한 포토레지스트 패턴 형성시의 DICD(development inspection critical dimension) 불균일성 등을 극복하기 위하여 과도 식각을 실시하는데, 특히 금속배선(131)의 측벽을 따라서 과도 식각이 심하게 일어나게 된다. 그러나, 본 발명의 경우 하부에 식각 정지막(114)이 형성되어 있으므로 금속배선(131)의 측벽을 따라 과도 식각이 일어나는 것을 억제할 수 있으며, 또한 하부의 콘택 플러그(124)가 식각되는 것을 방지할 수 있으므로 배선 의 신뢰성을 높일 수 있다. Referring to FIG. 10, the via hole 142 is formed using the photoresist pattern 140 as an etching mask. That is, the via hole 142 exposing the metal wiring 131 is formed by etching the capping layer 138, the etch stop layer 136, and the second interlayer insulating layer 134 using the photoresist pattern 140 as an etching mask. do. As the etching gas, CxHyFz (x, y, z is 0 or natural water) type gas is used, and the atmosphere gas is oxygen (O 2 ), nitrogen (N 2 ), argon (Ar), helium (He), and the like. . In the case of CxHyFz (x, y, z is 0 or natural number) gas used as an etching gas, increasing the ratio of y or z to x increases the selectivity of oxide film (second interlayer insulating film) and nitride film. Reducing the ratio of y to z reduces the selectivity of oxide and nitride films. The via hole 142 is formed by etching the etch stop layer 136 and the second interlayer insulating layer 134 by appropriately adjusting the ratios of x, y, and z. Generally, in order to overcome the micro-loading effect, the non-uniformity of the deposition of the interlayer insulating film, the non-uniformity of the chemical mechanical polishing process, and the development inspection critical dimension (DICD) non-uniformity in the formation of the photoresist pattern for the via hole formation. Transient etching is performed, in particular, excessive etching occurs along the sidewall of the metal wiring 131. However, in the case of the present invention, since the etch stop layer 114 is formed in the lower portion, it is possible to suppress excessive etching along the sidewalls of the metal wiring 131 and also prevent the lower contact plug 124 from being etched. This can increase the reliability of the wiring.

이어서, 비아홀(142)을 매립하기 위하여 금속물질, 예컨대 텅스텐(W)을 증착한 후, 화학기계적 연마(chemical mechanical polishing)하여 비아 플러그(미도시)를 형성하고, 금속배선(미도시)을 형성한다.
Subsequently, a metal material, such as tungsten (W), is deposited to fill the via hole 142, and then chemical mechanical polishing to form a via plug (not shown), and metal wiring (not shown). do.

본 발명에 의한 금속배선 형성방법에 의하면, 얕은 트렌치 소자분리막(shallow trench isolation)과 콘택홀 간의 오버랩 마진이 부족한 경우에도 보더레스 실리콘 질화막이 형성되어 있기 때문에, 웰(well)과 소오스/드레인 간의 브릿지(bridge)를 방지할 수 있고 접합 누설(junction leakage) 전류를 억제할 수 있다. According to the method for forming a metal wiring according to the present invention, since a borderless silicon nitride film is formed even when there is a lack of overlap margin between a shallow trench isolation and a contact hole, a bridge between a well and a source / drain The bridge can be prevented and the junction leakage current can be suppressed.

또한, 본 발명에 의하면, 하부에 식각 정지막(114)이 형성되어 있으므로 비아홀을 형성할 때에 금속배선(131)의 측벽을 따라 과도 식각이 일어나는 것을 억제할 수 있으며, 하부의 콘택 플러그(124)가 식각되는 것을 방지할 수 있으므로 배선의 신뢰성을 높일 수 있다. In addition, according to the present invention, since the etch stop layer 114 is formed in the lower portion, the excessive etching along the sidewall of the metal wiring 131 can be suppressed when the via hole is formed, and the contact plug 124 in the lower portion is formed. Can be prevented from being etched, thereby increasing the reliability of the wiring.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
As mentioned above, although the preferred embodiment of this invention was described in detail, this invention is not limited to the said embodiment, A various deformation | transformation by a person of ordinary skill in the art within the scope of the technical idea of this invention is carried out. This is possible.

Claims (5)

반도체 기판에 소자분리막, 소오스, 드레인 및 게이트 전극을 형성하는 단계;Forming an isolation layer, a source, a drain, and a gate electrode on the semiconductor substrate; 상기 게이트 전극이 형성된 반도체 기판 상에 단차를 따라 보더레스 실리콘 질화막을 형성하는 단계;Forming a borderless silicon nitride film along a step on the semiconductor substrate on which the gate electrode is formed; 상기 보더레스 실리콘 질화막이 형성된 반도체 기판 상에 제1 층간절연막과 제1 식각정지막을 차례로 형성한 후, 상기 소오스/드레인을 노출시키는 콘택홀을 형성하는 단계;Forming a first interlayer insulating film and a first etch stop film on the semiconductor substrate on which the borderless silicon nitride film is formed, and then forming a contact hole exposing the source / drain; 상기 콘택홀을 매립하는 콘택 플러그와 상기 콘택 플러그와 연결되는 금속배선을 형성하는 단계; 및Forming a contact plug filling the contact hole and a metal wiring connected to the contact plug; And 상기 금속배선이 형성된 반도체 기판 상에 제2 층간절연막과 제2 식각정지막을 차례로 형성한 후, 상기 금속배선을 노출시키는 비아홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법.And sequentially forming a second interlayer insulating film and a second etch stop film on the semiconductor substrate on which the metal wiring is formed, and then forming via holes exposing the metal wiring. 제1항에 있어서, 상기 제1 식각정지막 상에 상기 제1 식각 정지막과 상기 금속배선간의 열 팽창 차이를 완충할 수 있는 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The semiconductor device of claim 1, further comprising forming a capping layer on the first etch stop layer to buffer a difference in thermal expansion between the first etch stop layer and the metal interconnection. Way. 제1항에 있어서, 상기 콘택홀을 형성하는 단계는, The method of claim 1, wherein the forming of the contact hole comprises: 식각 가스로 CxHyFz(x,y,z는 0 또는 자연수) 계열의 가스를 사용하고, x, y 및 z의 비율을 조절하여 상기 제1 층간절연막, 상기 식각정지막 및 상기 보더레스 실리콘 질화막의 식각 선택비를 조절하여 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.CxHyFz (x, y, z is 0 or natural number) gas is used as an etching gas, and the ratio of x, y and z is controlled to etch the first interlayer insulating film, the etch stop film and the borderless silicon nitride film. A method of manufacturing a semiconductor device, characterized in that the etching by adjusting the selectivity. 제1항에 있어서, 상기 비아홀을 형성하는 단계는, The method of claim 1, wherein the forming of the via hole comprises: 식각 가스로 CxHyFz(x,y,z는 0 또는 자연수) 계열의 가스를 사용하고, x, y 및 z의 비율을 조절하여 상기 제2 층간절연막과 상기 식각정지막의 식각 선택비를 조절하여 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.CxHyFz (x, y, z is 0 or a natural number) gas is used as an etching gas, and the ratio of x, y and z is adjusted to control the etching selectivity of the second interlayer dielectric layer and the etch stop layer. A method of manufacturing a semiconductor device, characterized in that. 제1항에 있어서, 상기 제2 식각정지막 상에 상기 제2 식각 정지막과 후속 공정에서 형성될 금속배선간의 열 팽창 차이를 완충할 수 있는 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, further comprising: forming a capping layer on the second etch stop layer to buffer a difference in thermal expansion between the second etch stop layer and a metal wiring to be formed in a subsequent process. Method of manufacturing a semiconductor device.
KR1020040035227A 2004-05-18 2004-05-18 Method for manufacturing semiconductor device KR101035644B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040035227A KR101035644B1 (en) 2004-05-18 2004-05-18 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040035227A KR101035644B1 (en) 2004-05-18 2004-05-18 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
KR20050110274A KR20050110274A (en) 2005-11-23
KR101035644B1 true KR101035644B1 (en) 2011-05-19

Family

ID=37309300

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040035227A KR101035644B1 (en) 2004-05-18 2004-05-18 Method for manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR101035644B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710413B2 (en) 2000-02-07 2004-03-23 Taiwan Semiconductor Manufacturing Company Salicide field effect transistors with improved borderless contact structures and a method of fabrication
KR20040040685A (en) * 2002-11-07 2004-05-13 삼성전자주식회사 Method of local salicidation for semiconductor device
KR100844935B1 (en) * 2002-07-19 2008-07-09 주식회사 하이닉스반도체 Method for fabricating semiconductor device with landing plug contact structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710413B2 (en) 2000-02-07 2004-03-23 Taiwan Semiconductor Manufacturing Company Salicide field effect transistors with improved borderless contact structures and a method of fabrication
KR100844935B1 (en) * 2002-07-19 2008-07-09 주식회사 하이닉스반도체 Method for fabricating semiconductor device with landing plug contact structure
KR20040040685A (en) * 2002-11-07 2004-05-13 삼성전자주식회사 Method of local salicidation for semiconductor device

Also Published As

Publication number Publication date
KR20050110274A (en) 2005-11-23

Similar Documents

Publication Publication Date Title
KR100652791B1 (en) Method for fabrication of semiconductor device
KR100672780B1 (en) Semiconductor device and method for fabrication thereof
KR101035644B1 (en) Method for manufacturing semiconductor device
KR101062833B1 (en) Method of forming contact plug of semiconductor device
KR100807596B1 (en) Method for fabricaiting semiconductor device
KR101043734B1 (en) Method for fabrication of semiconductor device
KR100695514B1 (en) Method for forming metal line in semiconductor device
KR100537187B1 (en) Method for fabrication of semiconductor device
KR100307968B1 (en) Method of forming interlevel dielectric layers of semiconductor device provided with plug-poly
KR100235960B1 (en) Method of forming conducting line in semiconductor device
KR100386454B1 (en) Method for forming the semiconductor device
KR100701425B1 (en) Method for fabrication of semiconductor device
KR100745058B1 (en) Method for forming self align contact hole of semiconductor device
KR101044611B1 (en) Method of forming a metal line in a semiconductor device
JP3196847B2 (en) Wiring structure and method of manufacturing the same
KR20060023004A (en) Forming method of contact plug in semiconductor device
KR20050116483A (en) Forming method of contact hole in semiconductor device
US7943053B2 (en) Method of forming a micro pattern in semiconductor device
KR100965045B1 (en) Method of manufacturing a flash memory device
KR20060072382A (en) Forming method of contact hole in semiconductor device
KR20060010894A (en) Forming method of contact plug in semiconductor device
KR20060038589A (en) Forming method of plug in semiconductor device
KR20080001865A (en) Method for forming storage node in semiconductor memory device
KR20030002530A (en) Method for forming a metal line
TW200428582A (en) Semiconductor fabrication method

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170418

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180418

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 9