KR20110080783A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 소자의 특성이 향상된 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device with improved device characteristics.
소자의 크기가 축소됨에 따라 트랜지스터의 채널 길이가 짧아지게 되었다. 이에 따라 트랜지스터 특성을 확보하기 위하여 높은 채널 도핑을 실시하는 방법이 제안되었으나, 높은 채널 도핑으로 인해 리프레쉬 특성이 열화되었다. 이를 제점을 해결하기 위한 방법으로 게이트가 비트라인 하부에 배열되는 매립 게이트 구조가 제안되었다. 이러한 매립 게이트 구조는 워드라인과 비트라인간의 캐패시턴스와 비트라인 전체 캐패시턴스를 감소시킬 수 있어 기생 개패시턴스를 감소시킬 수 있었다. As the device size shrinks, the channel length of the transistors becomes shorter. Accordingly, a method of performing high channel doping has been proposed in order to secure transistor characteristics, but the refresh characteristic is degraded due to high channel doping. As a method to solve this problem, a buried gate structure in which the gate is arranged under the bit line has been proposed. Such a buried gate structure can reduce the capacitance between the word line and the bit line and the overall capacitance of the bit line, thereby reducing parasitic capacitance.
종래에는, 셀 영역에서는 매립 게이트를 형성하고, 주변 회로영역에서는 스택 게이트를 형성하였다. 주변 회로영역에서 폴리 실리콘막을 2번에 걸쳐 증착하여 스택 게이트를 형성하였다. 즉, 주변 회로영역에 게이트 절연막을 보호하기 위한 제1폴리실리콘막을 1차로 증착하고, 매립 게이트와 비트라인 콘택을 형성한 후 주변 회로영역에 제2폴리실리콘막을 2차로 증착하였다.Conventionally, a buried gate is formed in a cell region, and a stack gate is formed in a peripheral circuit region. A polysilicon film was deposited twice in the peripheral circuit region to form a stack gate. That is, the first polysilicon film is first deposited in the peripheral circuit region to protect the gate insulating film, the buried gate and the bit line contact are formed, and the second polysilicon film is secondly deposited in the peripheral circuit region.
그러나, 종래의 스택 게이트 형성방법은 매립 게이트를 형성하는 과정에서 제1폴리실리콘막상에 이상층(abnormal layer)가 형성되는데, 상기 이상층은 후속의 세정공정을 진행한 후에도 완전히 제거되지 않는다. 따라서, 상기 이상층상에 제2폴리실리콘막이 증착되므로, 스택 게이트용 제1 및 제2폴리실리콘막간의 계면에 이상층이 존재하게 되었다.However, in the conventional stack gate forming method, an abnormal layer is formed on the first polysilicon layer in the process of forming the buried gate, which is not completely removed even after the subsequent cleaning process. Therefore, since the second polysilicon film is deposited on the abnormal layer, the abnormal layer is present at the interface between the first and second polysilicon films for the stack gate.
이러한 이상층에 의해 딜레이 특성이 열화되고, 온전류가 감소하여 소자 특성이 열화되게 된다. 이러한 문제점을 해결하기 위하여 비정상층을 제거하는 공정을 진행하는 경우에는 추가의 공정이 필요하게 되어 공정이 복잡해진다. 또한, 종래에는 셀 영역의 비트라인 콘택 플러그와 주변회로영역의 게이트 폴리 실리콘막을 별도로 증착하였기 때문에 공정이 복잡한 문제점이 있었다. Due to such an abnormal layer, the delay characteristic is deteriorated, the on-current is reduced, and the device characteristic is deteriorated. In order to solve such a problem, when the process of removing the abnormal layer is performed, an additional process is required and the process becomes complicated. In addition, the conventional process is complicated because the bit line contact plugs of the cell region and the gate polysilicon layer of the peripheral circuit region are separately deposited.
본 발명은 주변 회로영역에서 게이트 폴리실리콘막들간의 계면에 이상층을 제거하여 소자의 특성을 향성시킬 수 있는 반도체 소자의 제조방법을 제공하고자 한다.The present invention is to provide a method of manufacturing a semiconductor device that can improve the characteristics of the device by removing the abnormal layer at the interface between the gate polysilicon films in the peripheral circuit region.
또한, 본 발명은 셀 영역의 비트라인 콘택과 주변회로영역의 게이트 폴리 실리콘막을 한번의 증착 공정을 통해 형성하므로써 공정을 단순화할 수 있는 반도체 소자의 제조방법을 제공하고자 한다. In addition, the present invention is to provide a method for manufacturing a semiconductor device that can simplify the process by forming the bit line contact of the cell region and the gate polysilicon film of the peripheral circuit region through a single deposition process.
본 발명의 실시예에 따른 반도체 장치의 제조방법은 다음과 같다. 먼저 셀 영역과 주변 회로영역을 구비하는 반도체 기판상에 게이트 절연막을 형성한다. 상기 주변 회로영역의 상기 반도체 기판상에 보호막을 형성한다. 상기 셀 영역의 반도체 기판에 매립 게이트를 형성한다. 상기 매립 게이트 일측의 상기 반도체 기판의 일부분을 노출시켜 주는 비트라인 콘택홀과 상기 주변 회로영역의 상기 반도체 기판을 노출시켜 주는 오픈 영역을 구비하는 절연막을 형성한다. 상기 비트라인 콘택홀에 매립되는 비트라인 콘택물질을 형성하며, 상기 오픈 영역에 매립되는 게이트 전극물질을 형성한다. 상기 셀 영역에 비트라인 구조물을 형성하고, 상기 주변 회로영역에 스택 게이트 구조물을 형성한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention is as follows. First, a gate insulating film is formed on a semiconductor substrate having a cell region and a peripheral circuit region. A protective film is formed on the semiconductor substrate in the peripheral circuit region. A buried gate is formed in the semiconductor substrate of the cell region. An insulating layer having a bit line contact hole for exposing a portion of the semiconductor substrate on one side of the buried gate and an open region for exposing the semiconductor substrate in the peripheral circuit region is formed. A bit line contact material is formed in the bit line contact hole, and a gate electrode material is formed in the open area. A bit line structure is formed in the cell region, and a stack gate structure is formed in the peripheral circuit region.
상기 보호막을 형성하는 것은 상기 게이트 절연막상에 폴리 실리콘막을 증착하고, 상기 셀 영역 오픈 마스크를 이용하여 상기 폴리 실리콘막을 식각하여 상기 주변 회로영역에만 남겨두는 것을 포함할 수 있다.The forming of the passivation layer may include depositing a polysilicon layer on the gate insulating layer and etching the polysilicon layer using the cell region open mask to leave only the peripheral circuit region.
상기 매립 게이트를 형성하는 것은 상기 보호막을 포함하는 기판 전면상에 하드 마스크층을 형성하고, 상기 하드 마스층을 패터닝하여 상기 셀 영역의 상기 반도체 기판의 상기 매립 게이트가 형성될 부분을 노출시켜 주며, 상기 반도에 기판의 상기 노출된 부분을 상기 하드 마스크층을 이용하여 일정 깊이만큼 식각하여 트렌치를 형성하고, 상기 트렌치의 내측면에 게이트 절연막을 형성하며, 상기 트렌치의 저부에 게이트 전극을 형성하고, 상기 트렌치의 상기 게이트 전극상에 캡핑층을 형성하는 것을 포함할 수 있다. The forming of the buried gate may include forming a hard mask layer on the entire surface of the substrate including the passivation layer, and patterning the hard mask layer to expose a portion of the cell substrate in which the buried gate is to be formed. Forming a trench by etching the exposed portion of the substrate on the peninsula by a predetermined depth using the hard mask layer, forming a gate insulating layer on the inner side of the trench, and forming a gate electrode on the bottom of the trench, The method may include forming a capping layer on the gate electrode of the trench.
상기 절연막을 형성하는 것은 상기 매립 게이트가 형성된 기판 전면에 절연막을 형성하고, 상기 절연막과 상기 게이트 절연막을 식각하여 상기 셀 영역에 상기 비트라인 콘택홀을 형성하며, 주변 회로 영역 오픈 마스크를 이용하여 상기 절연막을 식각하여 상기 주변 회로영역에 상기 오픈 영역을 형성하는 포함할 수 있다. 상기 절연막은 산화막을 포함할 수 있다.The forming of the insulating layer may include forming an insulating layer on the entire surface of the buried gate, forming the bit line contact hole in the cell region by etching the insulating layer and the gate insulating layer, and using a peripheral circuit region open mask. The insulating layer may be etched to form the open region in the peripheral circuit region. The insulating film may include an oxide film.
상기 오픈 영역을 형성하는 것은 상기 절연막을 식각할 때 상기 주변 회로영역의 상기 보호막과 상기 보호막상의 이상층을 함께 식각하는 것을 포함할수 있다.The forming of the open region may include etching the passivation layer and the abnormal layer on the passivation layer together in the peripheral circuit region when the insulating layer is etched.
상기 비트라인 콘택물질과 상기 게이트 전극물질을 형성하는 것은 상기 절연막을 포함하는 기판 전면 기판상에 폴리 실리콘막을 형성하고, 상기 폴리 실리콘막을 에치백 또는 CMP 공정을 통해 평탄화시키는 포함할 수 있다.Forming the bit line contact material and the gate electrode material may include forming a polysilicon film on the front substrate of the substrate including the insulating film, and planarizing the polysilicon film through an etch back or CMP process.
상기 비트라인 구조물과 스택 게이트 구조물을 형성하는 것은 기판 전면상에 배리어 물질막, 도전막 및 캡핑 절연막을 순차 형성하고, 상기 캡핑 절연막, 도전막 및 배리어 물질막을 순차 식각하여, 상기 비트라인 콘택상에 상기 비트라인 구조물을 형성하고, 상기 게이트 전극물질상에 상기 스택 게이트 구조물을 형성하는 것을 포함할 수 있다. 상기 식각 공정시 상기 비트라인 콘택과 상기 게이트 전극물질을 더 식각할 수 있다. The forming of the bit line structure and the stack gate structure may include sequentially forming a barrier material layer, a conductive layer, and a capping insulating layer on the entire surface of the substrate, and sequentially etching the capping insulating layer, the conductive layer, and the barrier material layer to form a structure on the bit line contact. And forming the bit line structure, and forming the stack gate structure on the gate electrode material. The bit line contact and the gate electrode material may be further etched during the etching process.
본 발명의 반도체 장치의 제조방법에 따르면, 셀 영역에 매립 게이트 형성시 주변 회로영역의 게이트 절연막을 보호하는 폴리실리콘막상에 형성되는 이상층을 제거하여 줌으로써, 온전류의 감소를 방지하여 소자 특성을 향상시켜 줄 수 있다. 또한, 상기 이상층을 주변 회로영역의 반도체 기판을 노출시켜 주는 오픈 영역 형성시 제거하여 줌으로써, 추가 공정이 필요하지 않아 공정을 단순화할 수 있다.According to the manufacturing method of the semiconductor device of the present invention, by removing the abnormal layer formed on the polysilicon film that protects the gate insulating film of the peripheral circuit area when forming the buried gate in the cell region, it is possible to prevent the reduction of the on-current to improve the device characteristics You can improve it. In addition, by removing the abnormal layer when forming an open region exposing the semiconductor substrate of the peripheral circuit region, an additional process is not necessary, thereby simplifying the process.
게다가, 본원 발명은 비트라인 콘택물질과 게이트 전극물질을 동시에 형성하여 줌으로써, 공정을 단순화할 수 있다. In addition, the present invention can simplify the process by simultaneously forming the bit line contact material and the gate electrode material.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.1 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다. 1 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 1을 참조하면, 반도체 기판(100) 상부에 패드 산화막(미도시) 및 하드 스크층을 순차적으로 형성한다. 상기 반도체 기판(100)은 메모리 셀들이 배열되는 셀 영역(101)과 구동 회로 등이 배열되는 주변 회로영역(105)을 포함할 수 있다. 상기 하드 마스크층으로 비정질 탄소층(amourphoud carbon layer)을 사용할 수 있다. 이어서 반도체 기판(100)의 소정 부분이 노출될 때까지 하드마스크층 및 패드 산화막을 패터닝하여, 하드마스크층 및 패드 산화막이 적층된 소자분리용 마스크 패턴(미도시)을 형성한다.Referring to FIG. 1, a pad oxide layer (not shown) and a hard disk layer are sequentially formed on the
상기 소자분리용 마스크 패턴을 식각 마스크로 하여, 상기 반도체 기판(100)의 노출된 소정 부분을 일정 깊이만큼 식각하여 트렌치를 형성한다. 다음, 상기 트렌치가 매립되도록 절연막을 형성한 다음, 패드 마스크 패턴이 노출될 때까지 절연막을 식각하여 액티브 영역을 한정하는 소자 분리막(115)을 형성한다. 상기 절연막은 산화막을 포함할 수 있다. 이때, 상기 소자 분리막(115)을 형성하기 전에, 트렌치의 내측면에 라이너 질화막과 라이너 산화막(110)을 더 형성할 수도 있다.The trench is formed by etching a predetermined portion of the
이어서, 액티브 영역상에 주변 회로영역의 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 산화막을 포함할 수 있다. 상기 게이트 절연막(120)을 포함하는 기판 전면상에 게이트 절연막(120)을 보호하기 위한 보호층(130)을 형성한다. 상기 보호층(130)은 폴리실리콘막을 포함할 수 있다.Subsequently, the
도 2를 참조하면, 셀 영역 오픈 마스크(미도시)을 이용하여 상기 보호층(130)을 식각하여 주변 영역(120)에만 상기 게이트 절연막(120)을 보호하도록 남겨두고, 셀 영역(101)의 반도체 기판을 노출시켜 준다.Referring to FIG. 2, the
도 3를 참조하면, 상기 보호막(130)이 형성된 상기 반도체 기판(100)상에 하드 마스크층(140)을 형성하고, 상기 셀 영역(101)의 액티브 영역, 즉 게이트 형성영역이 노출되도록 상기 하드 마스크층(140)을 패터닝한다. 상기 하드 마스크층(140)을 식각 마스크로 이용하여, 상기 액티브 영역의 상기 노출된 부분을 일정 깊이만큼 식각하여 게이트용 트렌치(150)를 형성한다. 이때, 게이트용 트렌치(150)는 소자 분리막(120)에도 형성될 수 있다. 상기 하드 마스크층(140)은 TEOS 산화막을 포함할 수 있다.Referring to FIG. 3, a
도 4을 참조하면, 상기 게이트용 트렌치(150)의 내측면에 게이트 절연막(155)을 형성한다. 상기 게이트 절연막(155)은 상기 게이트용 트렌치(150)의 상기 내측면을 산화시켜 형성한 산화막을 포함할 수 있다. 이경우, 상기 게이트 절연막(155)은 상기 하드 마스크층(140)의 측벽에는 형성되지 않고 상기 트렌치(150)의 내측면에만 배열될 수 있다.Referring to FIG. 4, a
이어서, 상기 게이트용 트렌치(150)가 매립되도록 상기 반도체 기판(100)상에 게이트 전극물질(미도시)을 매립하고, 에치백하여 상기 게이트용 트렌치(150)의 저부에 게이트 전극(160)을 형성한다. 이때 게이트 전극(160)은 TiN과 같은 배리어막과 텅스텐막과 같은 메탈막의 적층막을 포함할 수 있다.Subsequently, a gate electrode material (not shown) is embedded on the
다음, 상기 게이트용 트렌치(150)가 매립되도록 상기 반도체 기판(100)상에 절연막(미도시)을 형성하고, 에치백하여 상기 게이트용 트렌치(150)내의 상기 게이트 전극(160)상에 캡핑막(165)을 형성한다. 이때, 상기 절연막은 상기 하드 마스크층(140)이 노출된 후에도 오버 에치백되어, 상기 캡핑막(165)이 상기 트렌치(150)내에만 배열될 수도 있다. Next, an insulating film (not shown) is formed on the
따라서, 상기 게이트용 트렌치(150)내에 매립된 게이트 절연막(155), 게이트 전극(160) 및 캡핑막(165)으로 된 매립 게이트 구조물을 형성한다. 한편, 상기 매립 게이트 구조물을 형성하게 되면, 상기 보호막(130)의 상면에 이상층(135)이 형성되게 된다.Accordingly, a buried gate structure including the
도 5을 참조하면, 상기 매립 게이트 구조물이 배열된 상기 반도체 기판(100)의 전면상에 절연막(170)을 형성한다. 상기 절연막(170)은 고밀도 플라즈마(HDP) 산화막을 포함할 수 있다. 상기 절연막(170)을 패터닝하여 상기 셀 영역(101)의 상기 매립 게이트 구조물사이의 액티브 영역을 노출시켜 주는 비트라인 콘택홀(171)을 형성한다. 이어서, 주변 회로영역 오픈 마스크(미도시)을 이용하여 상기 주변 회로영역(105)에서 상기 절연막(170)을 제거하여 상기 주변 회로영역(105)의 노출시켜 주는 오픈 영역(175)을 형성한다. Referring to FIG. 5, an insulating
한편, 상기 주변 회로영역(105)에서 상기 절연막(170)의 식각시 그 하부의 이상층(135)과 보호막(130)도 제거되어, 상기 주변 회로영역(105)의 상기 게이트 절연막(120)이 노출되어진다.Meanwhile, when the insulating
이어서, 상기 비트라인 콘택(171) 및 상기 주변 회로영역(105)의 상기 오픈영역(185)이 매립되도록 상기 절연막(170)상에 도전막(180)을 형성한다. 상기 도전막은 폴리실리콘막을 포함할 수 있다. 상기 폴리 실리콘막은 상기 주변 회로영역(105)의 게이트 전극물질과 상기 셀 영역(101)의 비트라인 콘택물질로 사용될 수 있다.Subsequently, a
도 6을 참조하면, 화학 기계적 연마(CMP) 공정 또는 에치백 공정 등을 통해 상기 도전막(180)을 상기 절연막(170)의 상면이 노출될 때가지 식각하여 상기 셀 영역(101)에서는 상기 비트라인 콘택홀(171)내에 비트라인 콘택물질(181)을 형성하고, 상기 주변 회로영역(105)에서는 상기 게이트 절연막(120)상에 게이트 전극물질(185)을 형성한다.Referring to FIG. 6, the
도 7을 참조하면, 기판 전면에 걸쳐 배리어 물질막(190), 도전막(200) 및 절연막(210)을 순차 형성한다. 상기 도전막(200)은 상기 셀 영역(101)의 비트라인 물질과 상기 주변 회로영역(105)의 게이트 전극을 위한 것이다. 상기 도전막(200)은 폴리실리콘막을 포함할 수 있다. 상기 절연막(210)은 질화막을 포함할 수 있다.Referring to FIG. 7, the
도 8을 참조하면, 상기 절연막(210), 도전막(200) 및 배리어막(190)을 패터닝하여, 상기 셀 영역(101)에 배리어막(191), 비트라인(201) 및 캡핑막(211)을 구비하는 비트라인 구조물을 형성하고, 상기 주변 회로영역(105)에 배리어막(195), 게이트 전극(205) 및 캡핑막(215)을 구비하는 스택 게이트 구조물을 형성한다. Referring to FIG. 8, the insulating
이때, 상기 셀 영역(101)에서는 상기 비트라인 콘택물질(181)과 상기 게이트 전극물질(185)도 함께 패터닝되어질 수 있다. 또한, 상기 절연막(170)도 더 식각되어 상기 보호막(130)상에 남아있던 상기 이상층(135)의 잔존물을 완전히 제거할 수 있다.In this case, the bit
이후, 도면상에는 도시되지 않았으나, 상기 셀 영역(101)에는 상기 매립 게이트 구조물의 타측 액티브 영역과 콘택되는 스토리지 노드 콘택을 형성하고, 상기 스토리지 노드 콘택에 연결되는 캐패시터를 형성할 수 있다. Subsequently, although not shown in the drawing, a storage node contact may be formed in the
상술한 본 발명의 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.Embodiment of the present invention described above is for the purpose of illustration, those skilled in the art will be capable of various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
100: 반도체 기판 101: 셀 영역
105: 주변 회로영역 110: 라이너
115: 소자 분리막 120: 게이트 절연막
130: 보호막 135: 이상층
140: 하드 마스크층 150: 트렌치
155: 게이트 절연막 160: 게이트 전극
165: 캡핑막 170, 210: 절연막
180, 200: 도전막 181: 비트라인 콘택물질
185: 게이트 전극물질 190: 배리어 물질막100: semiconductor substrate 101: cell region
105: peripheral circuit area 110: liner
115: device isolation layer 120: gate insulating film
130: protective film 135: ideal layer
140: hard mask layer 150: trench
155: gate insulating film 160: gate electrode
165: capping
180, 200: conductive film 181: bit line contact material
185: gate electrode material 190: barrier material film
Claims (9)
상기 주변 회로영역 상에 보호막을 형성하는 단계;
상기 셀 영역에 매립 게이트를 형성하는 단계;
상기 매립 게이트 일측의 상기 반도체 기판의 일부분을 노출시켜 주는 비트라인 콘택홀과 상기 주변 회로영역의 상기 반도체 기판을 노출시켜 주는 오픈 영역을 구비하는 절연막을 형성하는 단계;
상기 비트라인 콘택홀에 매립되는 비트라인 콘택물질을 형성하며, 상기 오픈 영역에 매립되는 게이트 전극물질을 형성하는 단계; 및
상기 셀 영역에 비트라인 구조물을 형성하고, 상기 주변 회로영역에 스택 게이트 구조물을 형성하는 단계를 포함하는 반도체 소자의 제조방법.Forming a gate insulating film on a semiconductor substrate having a cell region and a peripheral circuit region;
Forming a protective film on the peripheral circuit area;
Forming a buried gate in the cell region;
Forming an insulating film having a bit line contact hole exposing a portion of the semiconductor substrate on one side of the buried gate and an open region exposing the semiconductor substrate in the peripheral circuit region;
Forming a bit line contact material buried in the bit line contact hole and forming a gate electrode material buried in the open area; And
Forming a bit line structure in the cell region and forming a stack gate structure in the peripheral circuit region.
상기 게이트 절연막상에 폴리 실리콘막을 증착하는 단계; 및
상기 셀 영역 오픈 마스크를 이용하여 상기 폴리 실리콘막을 식각하여 상기 주변 회로영역에만 남겨두는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the protective film forming step
Depositing a polysilicon film on the gate insulating film; And
And etching the polysilicon layer using only the cell region open mask to leave only the peripheral circuit region.
상기 보호막을 포함하는 기판 전면상에 하드 마스크층을 형성하는 단계;
상기 하드 마스층을 패터닝하여 상기 셀 영역의 상기 반도체 기판의 상기 매립 게이트가 형성될 부분을 노출시키는 단계;
상기 반도에 기판의 상기 노출된 부분을 상기 하드 마스크층을 이용하여 일정 깊이만큼 식각하여 트렌치를 형성하는 단계;
상기 트렌치의 내측면에 게이트 절연막을 형성하는 단계;
상기 트렌치의 저부에 게이트 전극을 형성하는 단계; 및
상기 트렌치의 상기 게이트 전극상에 캡핑층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the buried gate forming step
Forming a hard mask layer on an entire surface of the substrate including the passivation layer;
Patterning the hard mask layer to expose a portion where the buried gate of the semiconductor substrate of the cell region is to be formed;
Etching the exposed portion of the substrate on the peninsula by a predetermined depth using the hard mask layer to form a trench;
Forming a gate insulating film on an inner surface of the trench;
Forming a gate electrode at a bottom of the trench; And
And forming a capping layer on the gate electrode of the trench.
상기 매립 게이트가 형성된 기판 전면에 절연막을 형성하는 단계;
상기 절연막과 상기 게이트 절연막을 식각하여 상기 셀 영역에 상기 비트라인 콘택홀을 형성하는 단계; 및
주변 회로 영역 오픈 마스크를 이용하여 상기 절연막을 식각하여 상기 주변 회로영역에 상기 오픈 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the insulating film forming step
Forming an insulating film on an entire surface of the substrate on which the buried gate is formed;
Etching the insulating film and the gate insulating film to form the bit line contact hole in the cell region; And
And forming the open region in the peripheral circuit region by etching the insulating layer by using a peripheral circuit region open mask.
상기 절연막을 식각할 때 상기 주변 회로영역의 상기 보호막과 상기 보호막상의 이상층을 함께 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 4, wherein the forming of the open area is performed.
And etching the protective layer of the peripheral circuit region together with the abnormal layer on the protective layer when the insulating layer is etched.
상기 절연막을 포함하는 기판 전면 기판상에 폴리 실리콘막을 형성하는 단계; 및
상기 폴리 실리콘막을 에치백 또는 CMP 공정을 통해 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the forming of the bit line contact material and the gate electrode material is performed.
Forming a polysilicon film on a substrate front substrate including the insulating film; And
And planarizing the polysilicon film through an etch back or CMP process.
기판 전면상에 배리어 물질막, 도전막 및 캡핑 절연막을 순차 형성하는 단계; 및
상기 캡핑 절연막, 도전막 및 배리어 물질막을 순차 식각하여, 상기 비트라인 콘택상에 상기 비트라인 구조물을 형성하고, 상기 게이트 전극물질상에 상기 스택 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 1, wherein the forming of the bit line structure and the stack gate structure comprises:
Sequentially forming a barrier material film, a conductive film, and a capping insulating film on the entire surface of the substrate; And
And sequentially etching the capping insulating layer, the conductive layer, and the barrier material layer to form the bit line structure on the bit line contact and to form the stack gate structure on the gate electrode material. Method of manufacturing the device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100001186A KR20110080783A (en) | 2010-01-07 | 2010-01-07 | Method of manufacturing semiconductor device |
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| KR20110080783A true KR20110080783A (en) | 2011-07-13 |
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ID=44919631
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| KR1020100001186A KR20110080783A (en) | 2010-01-07 | 2010-01-07 | Method of manufacturing semiconductor device |
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| KR (1) | KR20110080783A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8928073B2 (en) | 2012-03-20 | 2015-01-06 | Samsung Electronics Co., Ltd. | Semiconductor devices including guard ring structures |
| KR20150073605A (en) * | 2013-12-23 | 2015-07-01 | 삼성전자주식회사 | Semiconductor memory device and method of fabricating the same |
| KR20180070098A (en) * | 2016-12-16 | 2018-06-26 | 삼성전자주식회사 | Semiconductor device and method for fabricating the same |
-
2010
- 2010-01-07 KR KR1020100001186A patent/KR20110080783A/en not_active Application Discontinuation
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