KR20090105911A - 표면 거칠기화 방법 - Google Patents

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KR20090105911A
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oxidation
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KR1020097010770A
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Inventor
베르나르 아스파
블랑샤르 크리스텔레 라가헤
니콜라 수비
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에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
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Abstract

본 발명은 그 기판의 표면(4)상에 산화물 또는 산화될 수 있는 물질(6)상에 또는 그 내에 불규칙 영역(8)을 형성하는 단계; 이 물질 또는 이 산화물(6) 및 반도체 기판의 일부를 통해 또는 그의 열 산화에 의해 반도체 기판(2)상에 또는 그 내에 조도를 형성하는 단계;를 포함하는 반도체 기판(2)에서 거친 계면(12)를 형성하는 방법에 대한 것이다.
불규칙 영역, 조도, 계면

Description

표면 거칠기화 방법{Surface roughening process}
본 발명은 반도체 물질로 마이크로 구조물을 제조하는 방법 및 기판의 처리 분야에 대한 것이다.
마이크로전자부품들에서, 예를 들면 결합 작용들과 같은 특정 작용들은 결합되는 표면들이 가능한 평활할 것을 요구한다. 그러나, 특정 기구들의 제조, 특히 멤브레인 또는 모바일 부분을 만족하는 유형들은, 접하는 표면 상에 부적절한 시기에 멤브레인이 결합하는 것을 정확하게 방지할 수 있도록 하기 위해 및 이 멤브레인의 이동성능을 유지할 수 있도록 하기 위해, 서로 접하지만 서로 접착할 수는 없는 표면들에 대한 의존성을 갖는 것이 필요하다.
따라서, FR 2 857 953 문서는 또다른 표면으로 결합되는 것을 방지하도록 만들어진, 구조적 영역이라고 불리는 BSOI 유형의 구조물을 제조하는 방법을 개시한다. 이러한 유형의 구조물은 MEMS 분야에서 관심을 갖고 있는데, 더 상세하기로는 표면상의 실리콘 멤브레인이 센서를 제조하도록 방출되어야 하는 경우에 관심을 갖는다.
멤브레인 방출 단계, 예를 들면 하부 산화물 공격을 포함하는 단계 중에, 또는 센서 작용 중에, 멤브레인이 기판에 결합하여 부품들의 고장을 유도한다.
상기 문서에서 설명된 바와 같이, 거친 매립 계면을 포함하는 BSOI 기판은 이러한 문제들을 해결한다; 매립 계면의 조도(roughness)는 멤브레인과 기판 사이의 임의의 결합을 방지한다.
FR 2 857 953 문서에서는 표면의 거칠기화(roughening)가 다양한 기술에 의해서 수행되는데, 예를 들면, 기계적 및/또는 화학적 박화(thinning)(기계적-화학적 연마, 그라인딩, TMAH 또는 HF/HNO3 에칭)와 같은 기술이 있다. 이러한 기술들은 반도체 기판의 표면상에( 및 심지어는 그라인딩의 경우에는 기판의 깊은 곳에도) 결함을 형성할 수 있는데, 이는 제조 과정 중에 특정의 BSOI 내점착성 기판상에 결함을 형성할 수 있다(예를 들면, SOI 층에 결합 결함 또는 구조적 결함을 형성할 수 있다). 거칠어진 기판이 활성층이 되도록 박화된 경우에는, 이 결함들은 특정 종류의 부품의 제조를 저해할 수 있다.
거칠기화는 또한, 비-단결정성 물질을 증착하여 수행될 수 있는데, 이는 단결정 기판과는 상이하다. 증착된 물질은 출발 기판의 것과는 상이한, 예를 들면, 열적 및/또는 전기적 전도성과 같은 물리적 성질을 갖고, 이들은 또한, 소정의 응용제품들 저해할 수 있다.
따라서, 초기 기판상의 결함 밀도를 증가시키지 않고 그 주요한 물리적 특성을 변경하지 않으면서, 거친 계면을 기판상에 만들 수 있는 또 다른 방법을 찾아낼 필요가 있다.
발명의 개시
본 발명은 거칠어진 표면을 갖는 제 1 단결정성 반도체 기판을 제조할 수 있도록 한다. 이 제 1 거칠어진 기판은 매우 낮은 결함 밀도를 나타내는 균일한 물질이고, 출발 기판의 것과 동일하다(예를 들면 단결정성 Si).
그 다음, 이 거칠어진 기판을 내점착성 구조물, 즉, 거친 매립 계면을 갖는 BSOI 구조물을 제조하는 데에 사용할 수 있다.
본 발명은 특히, 다음을 포함하는, 반도체 기판에서 거친 계면 또는 토폴로지(topology)를 형성하는 방법에 대한 것이다:
- 상기 기판의 표면상에, 산화될 수 있는 및/또는 열 산화를 차폐하지 않는 물질로 불규칙 영역을 형성하는 단계,
- 열 산화에 의한 상기 반도체 기판에서, 또는 이 물질 및 상기 반도체 기판의 일부를 통해 거친 계면을 형성하는 단계.
본 발명에 따르면, 상기 기판 표면의 초기 토폴로지 또는 조도보다 더 큰 크기의 토폴리지 또는 조도를 갖는 물질을 제 1 기판의 표면상에 증착 또는 형성하고, 그 다음 이 물질 및 기판의 적어도 일부를 산화하거나 또는 이 물질을 통해 이 기판의 일부를 산화시킨다.
산화 단계는 950℃ 내지 1200℃의 온도에서 건식 또는 습식 산화 단계일 수 있다.
산화 단계의 조건은 상기 제 1 기판상에 부착된 상기 물질이 적어도 완전히 산화될 수 있도록 하는 방법으로 개조된다. 상기 산화 면 또한 기판에 닿는 것이 바람직하다.
일 실시예에 따르면, 동종의 또는 이종의 층을 제 1 기판상에 형성하는데, 이 층은 거칠고 예를 들면, 100nm 내지 1㎛의 범위 이내의 두께 d를 갖는다. 이 층은 산화 장벽은 아니다. 상기 기판은 예를 들면, 실리콘과 같은 반도체 물질이고, 상기 층은 예를 들면, 단결정성 실리콘이다.
상기 제 1 기판의 표면상에 형성된 물질 또는 층의 초기 기판 토폴로지 또는 조도는 이 물질 또는 이 층의 산화에 의해, 또는(만약, 이것이 예를 들어 산화물이라면) 이 물질을 통한 산화에 의해 기판으로 이송된다.
증착된 층의 산화에 의한 전체 소모는 결함, 특히 결정성 결함들이 증착된 p-Si 층으로부터 제거되도록 할 것이다. 그러면 산화면이 초기 기판에 닿는다. 따라서, (예를 들면 폴리-Si 물질 및 기판의 일부의 소모로부터의)표면 산화물 및 초기 Si 기판(바람직하게는 다결정성)의 결함의 밀도는 출발 기판의 것과 동일하거나 비슷하다. 산화물/실리콘 계면은 거칠고, 증착된 물질의 표면 조도는 산화물 면이 진행되는 중에 이송된다.
그러면 산화물은 가능한 제거될 수 있고 새로운 산화물 증착 또는 새로운 산화를 기판의 거친 표면상에 수행할 수 있다.
따라서, 초기 산화물 또는 새로운 산화물을 분자 접착에 의한 결합의 견지에서 기계-화학적 연마를 수행한다.
그 다음, 본 발명에 따라 수행된 처리를 한 또다른 기판 또는 처리되지 않은 벌크 기판과의 조립을 수행할 수 있다. 그 다음, 두 경우 모두에 있어서, 조립의 일부, 예를 들면, 조립된 두 기판 중 어느 하나를 예를 들면 박화(thinning) 처리할 수 있다.
조도 또는 토폴로지는 실리콘 산화물층 또는 폴리실리콘 또는 비정질 실리콘의 층의 증착으로 형성될 수 있다.
또다른 실시예에 따르면, 조도 또는 토폴로지는 기판의 표면상의 입자의 증착으로 유도될 수 있다.
도 1A 내지 1C는 본 발명의 일 실시예를 나타낸다.
도 2A 내지 2B 및 3A 내지 3B는 본 발명의 또다른 실시예를 나타낸다.
도 4A 내지 4C는 본 발명의 두 다른 실시예를 도시하고 있다.
도 5A 및 5B는 본 발명에 따른 기판과 또다른 기판의 조립품을 나타낸다.
도 6A 및 6B는 본 발명에 따른 두 기판의 조립품을 나타낸다.
도 7은 본 발명에 따른 기판에서 산화물층이 제거되고 다른 산화물층으로 대체된 것을 나타낸다.
도 8 및 9는 조도 및 대응하는 결합 문제를 갖지 않는(도 8) 기구를, 및 조도를 갖는(도 9) 기구를 나타낸다.
특정 실시예의 구체적 개시
본 발명에 따르면, 제 1 반도체 및 단결정성 물질에서 기판(2)을 선택하는데, 그 표면(4)은 R1과 같은 조도를 나타낸다(도 1A).
그 다음, 제2 물질(6)을 이 기판의 표면상에 형성하거나 증착한다. 이 물질의 표면은 증착되는 층의 종류 및 이용되는 증착 기술과 관련되는 조도 R2를 나타낸다. 이 조도 R2는 기판(2)의 조도 R1보다 크다. 조도는 제 2 물질(6)의 표면의 높은 영역과 낮은 영역 사이의 높이(altitude) 또는 수준(levels)의 차이로부터 기인한다(기판의 표면(4)에 수직인 z축을 따름). 조도가 동일한 파수(frequency)에서 비교될 때(높거나 낮은 파수), 조도는 최고 높이(예를 들면 특정 조도) R2가 기판(2)의 조도 R1보다 더 큰, 높이 프로파일을 나타낸다.
그 다음, 열 산화를 수행한다. 제 2 물질(6)의 성질에 따라, 산화면이 전체적으로 산화하거나 (이미 산화된 경우라면) 전체적으로 교차하며, 및 적어도 부분적으로 초기 벌크 기판(2)에 토폴로지 및 조도 프로파일을 이송한다.
이 산화의 마지막에, 기판(2)으로 이송된 제 2 물질(6)의 토폴로지 또는 조도를 유지하거나 또는 감소시키는데, 표면(4)의 초기 조도(R1)보다 더 크도록 유지한다.
이에 의해 열 산화에 의해 생성된 열 산화물(10)과 기판(2)사이의 거친 계면(12)을 연속적으로 생성하게 된다(도 1C).
만일 상기 층이 초기의 산화물이 아니라면, 기판(2)상에 증착되고 기판의 일부인 그 층(6)은 산화 중에 전체적으로 변형되어버릴 것이다. 층(6)이 산화물이라면(예를 들면, 실리콘 산화물), 산화는 기판(2)에 표면의 조도 또는 토폴로지를 이송하고, 또한, 후자의 일부가 산화된다.
도 1A 내지 1C에 도시된 본 발명의 일 실시예에 따르면, 예를 들면, 실리콘 에서 출발 기판(2)을 선택한다. 기판(2)의 표면상에 증착(6)을 형성한다. 이 증착은 예를 들면 폴리실리콘 또는 비정질 실리콘에서 된다. 이 증착(6)의 조도 R2는 약 수 nm의 AFM RMS로, 예를 들면, 1nm 내지 10nm, 더 예를 들면 5㎛×5㎛ 스캔 윈도우로, "내점착성" 구조물 제조용으로 개조된다.
그 다음, 산화 단계를 수행한다. 다결정성 또는 비정질 실리콘의 층(6)의 증착의 경우, 열 산화물(10)의 두께 e는 바람직하게는 E=d/0.44와 같거나 크도록 형성된다(도 1C).
이 두께는 열 산화물(10) 두께에 대응하며 표면(4)상에 증착된 모든 층(6)이 산화되도록 한다.
이 산화 단계의 마지막에, 산화면(12) 또는 산화-기판 계면이 실질적으로 표면(8) 아래 d/0.44 깊이에 있거나, 또는 기판(2) 그 자체 중에 있다(따라서, 표면(8) 아래의 깊이는 d/0.44보다 크다).
이 면 또는 계면은 실제로 R2보다 작거나 같지만, R1보다는 큰 표면 조도 R3 또는 최종 토폴로지를 갖는다. 멤브레인이 이러한 조도 표면 R3과 접하여 위치하고 표면과 접촉한다면, 이 조도 R3은 멤브레인의 이동성을 저해하는 표면상의 멤브레인의 접착성이 획득될 수 없기에 충분하다.
계면(12)의 조도 R3이 개조될 수 있다: 증착된 물질(6)의 표면 조도 R2는 증착된 두께가 크도록 최대한 높다. 또한, 더 높은 두께를 갖는 열 산화물의 생성은 산화면 앞의 조도를 감소시키는 경향이 있다.
따라서, 증착(6)의 두께 d 및 산화 두께인 2 파라미터를 이용하여 주어진 실 시예에서 매립 계면(12)의 최종 조도 R3, 산화물/실리콘 계면을 조절할 수 있다. 층(6)이 이미 산화물 층이라면 이 고려는 보류될 수 있다.
층(6)의 두께 d는 수 또는 수십 nm 내지 수 ㎛로 다양할 수 있는데, 예를 들면 5nm 내지 3㎛일 수 있다.
다음의 실험적 조건의 실시예가 가능하다:
- 다결정질 실리콘의 두께 d=400nm,
- e=1.2㎛,
- 산화 동안의 온도: 1100℃,
- 매립 계면의 최종 조도: 5 × 5㎛의 스캔에서 3nm RMS.
도 2A, 2B, 및 3A, 3B에 도시된 본 발명의 또다른 실시예에 따르면, 예를 들어 실리카 또는 실리콘인 비드 또는 입자의 증착물(14, 14')(반드시 구형일 필요는 없음)을 기판(2)의 표면상에 제조한다. 이 비드(bead)는 기판(2)의 표면상에 이미 상술한 것과 같은 토폴로지를 형성할 것이다. 이 토폴로지의 높이는 증착된 입자의, 축 z(기판(2)의 표면(4)에 수직함)를 따라 측정된 직경 d, 또는 최대 부피로 형성된다. 도 2A의 입자들은 직경 d1을 갖고; 도 3A의 입자들은 d1보다 작은 직경 d2를 갖는다.
산화 단계 동안에, 불규칙한 산화면이 생성되어, 다시 거친 계면(22, 22')을 형성하게 되거나, 비드 또는 입자(14, 14')에 의해 형성되는 초기 토폴로지를 재생할 것이다. 이 계면은 기판(2)의 실시예 중의 산화물/실리콘 형태이고 입자(14, 14')는 초기 실리콘 중의 것이다.
계면(22, 22')의 조도 또는 토폴로지의 높이는 증착된 입자(14, 14')의 z축에 따라 측정된 최대 부피(이 입자들의 부피는 수십 nm 내지 수 ㎛로 다양하며, 예를 들면 10nm 또는 20nm 내지 1㎛ 또는 10㎛) 및 열 산화물(20, 20')의 두께에 의존한다. 사실, 이 산화물이 더 두꺼울수록 계면(22, 22')의 토폴로지의 조도 또는 높이가 더 감소된다.
따라서, 증착된 입자(14, 14')의 밀도 및 크기에 따라, 높은 및/또는 낮은 파수 둘 다에서 조도 및/또는 토폴로지가 생성될 수 있다(이 파수는 기판 표면에서 불규칙한 분포의 공간 파수임). 입자가 Si인 경우에는, E=d/0.44보다 더 크거나 같은 열 산화물의 두께가 거의 대부분의 입자가 소모되도록 한다. 이 시간 d는 직경 또는 가장 큰 입자의 최대 크기에 대응한다.
이 기술은 또한 웨이퍼 상에 생성될 입자(14, 14')의 집중(concentration) 및 크기가 불균일하도록 하여, 동일한 웨이퍼상에 형성될 조도 및/또는 토폴로지의 다양한 형태가 가능하도록 한다: 이를 위해, 다양한 직경을 갖는 입자들(14, 14')이 증착되도록 하는데, 예를 들면 직경 d1을 갖는 입자 및 d1보다 작은 직경 d2를 갖는 입자가 증착되도록 한다.
도 4A 내지 4C와 관련하여 두 개의 다른 실시예를 설명하고자 한다.
본 발명의 실시예들 중 하나에 따르면, 기판(2)상에 산화물 또는 질화물의 거친 증착(36)을 (LPCVD 또는 PECVD 기술로) 제조한다.
이 증착의 표면(38)의 조도 R2는 기판(2)의 초기 표면의 조도 R1보다 크다(도 4A).
상술한 다른 경우들에서와 같이, 열 산화 동안, 불규칙한 산화면(31)이 생성된다(도 4B). 불규칙 특성은 증착된 층(36)의 표면 조도에 기인한다. 매립 거친 계면(32)가 또한 형성되는데, R2에 가까운, 더 상세히기로는 R2보다 약간 작은, 조도 R3을 갖는다.
산화 단계 동안, 산화면이 적어도 초기 기판(2)에 닿고 그 초기 표면(4)을 넘어, 가능한 기판(2)에서 전진한다.
산화층(36)의 경우에, 나아가서 기판을 산화시킬 산화면으로 교차된다. 산화는 기판에서 표면(38)의 조도의 이송을 가능하게 한다.
본 발명의 또다른 실시예에 따르면, 산화물(예를 들면 PECVD 또는 LPCVD 또는 열 산화)에서 또는 질화물(예를 들면 PECVD 또는 LPCVD)에서 층(36)을 제조하여, SiN에 대해 이 층을 거칠게 하거나 HF 공격(농도가 1% 내지 49%인 것으로)이나 H3PO4(오르소 인산)로 이 층의 조도를 증가시킬 수 있다. 이 공격은 기판(2)에 닿기 전에 멈춘다.
이미 상술한 바와 같이, 거칠기화 단계 이후에 제 2 산화가 수행된다면, 불규칙한 산화면이 기판(2)에 이송될 것이다. 여기서, 또한, 형성된 열 산화물 두께(40)(도 4C)는 산화면이 계면(4)을 교차하여 기판(2)으로 침투하도록 할 것이다. 계면(32)의 조도는 한편으로는 HF 공격(이는 표면(38)의 초기 조도를 이용할 것이다)의 파라미터(시간, 농도) 및 다른 한편으로는 산화 단계에 의해서 야기된 산화물(40)의 두께를 다양화하여 개조할 수 있다.
본 발명에 따른 방법에 의해 수득된 기판은 선택된 조도를 갖거나 또는 초기에 생성된 토폴로지에 유사한 토폴로지를 갖는 매립 계면(12, 22, 22', 32)을 포함하고, 다양한 응용품에 이용될 수 있다.
특히, "우수한"기판 및/또는 지지체에서, 내점착성의 BSOI 기판의 제조에 이용될 수 있다. 물질층(10, 20, 20', 40)을 제거할 수 있으며, 이에 따라 산화면(12, 22, 22', 32)을 필요한 조도 R2를 나타내게 할 수 있다. 매우 높은 품질의 실리콘 산화물을 생성하기 위해서 새로운 열 산화 단계를 수행할 수 있다.
산화된 기판을 거친 계면으로 결합시킬 수 있다. 그 다음, 기판을 준비하는 것이 바람직하다.
도 5A에서 도시한 바와 같이, 산화물층(10)의 우수한 표면 조도를 유지하기 위해서(즉, 직접 결합으로 조절된 조도) 기계적 화학적 연마 단계를 수행할 수 있다(도 5A 및 도 6A, 6B는 일 예로 층(10)을 나타내지만, 다른 층(20, 20', 40, 60) 또한 영향을 받는다).
도 5B에 도시한 바와 같이, 그 다음에, 결합, 예를 들면 분자간 접착에 의한 직접 결합을 제 2 기판(52), 예를 들면 벌크 실리콘상에 수행할 수 있다. 그 다음, 이 제 2 기판(52) 또는 제 1 기판을 박화할 수 있다.
임의의 박화 기술을 수행할 수 있는데, 예를 들면, 기계적, 화학적 또는 기계적 화학적 기술 또는 "스마트 컷TM" 방법이다.
그 다음, 직접 결합을 제 2 기판(102) 상에 수행할 수 있는데, 그 자체는 또 한 거친 매립 계면(112)을 갖는다(도 6A). 바람직하기로는 이 기판은 상술한 방법 중 어느 하나에 따라 수득된 것이다.
그 다음, 하나 또는 둘의 거친 산화물/실리콘 계면을 포함하는 조립된 구조물을 결합 계면을 강화하기 위해서 열 처리에 적용하고, SOI 구조물(105)를 얻을 때까지 하나 이상의 박화 단계를 수행한다. 도 6B는 두 거친 계면(12, 112) 및 제 2 기판의 하나의 잔여층(110)을 갖는 구조물을 나타낸다.
그 다음, 집적 센서 멤브레인 또는 모바일 부분의 생성 중에, 산화물(10)의 일부를 잔여층(110)의 오프닝(111, 113)을 통한 에칭으로 국부적으로 제거할 수 있다. 그 다음, 공동(cavity)들을 멤브레인 하부에 국부적으로 생성할 수 있다. 거친 계면(112)은 기판(2)상의 멤브레인의 불시의 결합 또는 접착을 방지한다.
본 발명에 따른 기판의 또다른 응용을 도 7에 도시하고 있다: 첫번째(예를 들면, 층(10))가 충분히 균일하지 않았다면, 산화물(10, 20, 20', 40)을 산화물층(60)으로 교체한다. 이를 위해, HF(불산) 용액으로 환원 단계를 수행하고, 이어서 기판(2)의 열 산화 단계를 수행하여, 산화물층(60)을 생성할 수 있다. 이에 따라 생성된 계면(12')은 제1 산화 이후에 수득된 거친 계면(12)의 조도인 R3의 것과 같거나 그 보다 작은 조도를 갖는다.
본 발명에 따른 제조 방법의 일 장점은 거친 산화물/실리콘 계면의 수득이 유연하다는 것이다: 조도의 파수가 이를 수 있는 범위는 크고, 기판은 결정질 물질로 보존되고 결함이 없다.
상술한 제조 방법의 또다른 장점은 이용된 불규칙한 층(6, 14, 36)이 조도 또는 토폴로지를 이송하는 산화물 생성 단계 중에 완전히 산화된다는 것이다. 이는 BSOI 구조물이 삽입 물질 없이 (결정질 실리콘 및 산화물 만으로) 제조될 수 있도록 한다.
개시된 다양한 실시예들은 단독으로, 연속적으로 또는 혼합하여 사용될 수 있다.
상술한 실시예들은 실리콘 기판 또는 기판들에 대해 수행한다. 그러나 본 발명은 산화될 수 있는 모든 반도체 기판들에 대해 적용할 수 있는데, 특히, 단결정성 Si, 다결정성 Si, 비정질 Si, SiC이다.
본 발명에 따라 거친 매립 계면을 설계하는 것은 특히 "내점착성" BSOI 형태의 기판을 제조하는 데 흥미로우며, 예를 들면 문서 FR2857953에 기재된 출원이다.
본 발명에 따른 방법에서, 수득된 조도는 예를 들면, TENCOR 6200(표면분석장치, Surfscan) 형태의 장비로 헤이즈(haze)를 측정하여 검사할 수 있다. 이 파라미터는 기판 표면의 전체에서 표면 조도에 대한 정보를 제공하는데("전체 웨이퍼" 매핑), F. Holsteynes 등이 저술한 "Seeing through the haze, Process monitoring and qualification using comprehensive surface date."(Yield Management solutions 출판, 2004년 봄, pp.50-54)에 설명되어 있다.
조도는 또한 통상 1㎛2 내지 10000㎛2 의 범위에 걸친 AFM(원자 현미경) 측정으로 검사할 수 있다.
도 8 및 9는 거친 계면을 갖지 않는 기구 및 거친 계면을 갖는 기구 사이의 행동의 차이를 도시한 것이다.
도 8에서, 멤브레인(110)을 산화물의 층(120)에서 오프닝(113)을 통하여 공동(111)을 에칭하여 얻었다. 조립품은 반도체 물질(예를 들면 실리콘)의 기판(2)상에 잔재한다. 하부 산화물의 에칭 동안에, 또는 그 후에, 완성된 부품의 실행과 연관된 이 멤브레인의 변형 동안에, 멤브레인(110)의 영역(107 및 109)들이 기판(2)의 상부 표면에 접착할 수 있다.
도 9는 다시 본 발명에 따른 기구를 나타내는데, 기판(2)의 상부면(12)에서 본 발명에 따른 방법에 의해 수득된 조도를 포함하며, 예를 들면, 상술한 도 6B와 연관된다.
이들 조도는 멤브레인(110)의 영역(107 및 109)들이 기판(2)의 상부 표면(12)에 접착하지 못하게 한다.
다양화하면, 이들은 본 발명에 따른 방법에 의해 얻은 조도를 포함하는 멤브레인(110)의 하부면(112)일 수 있는데, 예를 들면, 상술한 도 6B와 연관된다. 이들 조도는 멤브레인(110)의 영역(107 및 109)들이 기판(2)의 상부 표면(12)에 접착하지 못하도록 한다.

Claims (21)

  1. 기판의 표면(4)상에 산화될 수 있거나 및/또는 산화를 차폐하지 않는 물질(6,14,14',36)에서 불규칙 영역(8, 38)을 형성하는 단계;
    이 물질(6, 14, 14', 36) 및 반도체 기판의 일부를 통해, 또는 이들의 열 산화에 의해 상기 반도체 기판(2)에서 거친 계면을 형성하는 단계;
    를 포함하는 반도체 기판(2)에서 거친 계면(12, 22, 22', 32)을 형성하는 방법.
  2. 제 1항에 있어서,
    상기 불규칙 영역은 상기 기판의 표면의 초기 조도(R1)보다 더 큰 조도(R2)를 나타내는 부가적인 층(6, 36)을 포함하는 것인, 방법.
  3. 제 2항에 있어서,
    상기 부가적인 층은 10nm 내지 3㎛의 초기 두께를 갖는 것인, 방법.
  4. 제 2항 또는 제 3항에 있어서,
    상기 부가적인 층의 조도는 5㎛×5㎛ 스캔에서 1nm RMS 내지 10nm RMS인 것인, 방법.
  5. 제 2항 내지 제 4항 중 어느 한 항에 있어서,
    상기 부가적인 층(6, 36)의 조도(R2)는 부가적인 층(6, 36)의 선(prior) 화학적 공격에 의해 수득되고, 이 선 화학적 공격은 상기 기판(2)까지 이르지 않는 것인, 방법.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 불규칙 영역은 폴리실리콘 또는 비정질 실리콘의 층상에 형성되는 것인, 방법.
  7. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 불규칙 영역은 실리콘 산화물 또는 실리콘 질화물의 층상에 형성되는 것인, 방법.
  8. 제 5항에 있어서,
    상기 부가적인 층(6, 36)은 열 산화물 또는 질화물에 있고, 이 부가적인 층(6, 36)의 조도(R2)는 선 HF 또는 H3PO4 의 공격에 의해 수득되는 것인, 방법.
  9. 제 1항에 있어서,
    상기 불규칙 영역은 상기 기판의 표면(4)상에 증착된 입자(14, 14')들을 포 함하는 것인, 방법.
  10. 제 9항에 있어서,
    상기 입자들은 10nm 내지 10㎛의 기판에 수직인 축을 따라 측정된, 최대 직경 또는 크기를 갖는 것인, 방법.
  11. 제 10항에 있어서,
    상기 입자들은 상이한 직경 또는 상이한 크기를 갖고, 이들 크기들은 상기 기판에 수직인 축을 따라 측정되는 것인, 방법.
  12. 제 1항 내지 제 11항 중 어느 한 항에 있어서,
    상기 산화 단계는 950℃ 내지 1200℃의 범위 이내의 온도에서 건식 또는 습식 열 산화 단계인 것인, 방법.
  13. 제 1항 내지 제 12항 중 어느 한 항에 있어서,
    상기 거친 표면을 새롭게 하기 위해 상기 산화 단계에 이어 산화에 의해 형성된 산화물을 제거하는 단계가 있고, 그 다음 새로운 열 산화물 층을 형성하는 단계가 있는 것인, 방법.
  14. 제 1항 내지 제 13항 중 어느 한 항에 따른 제 1 반도체 기판에 거친 계 면(12, 22, 22', 32)을 형성하는 단계,
    제 2 기판(52, 102)과의 조립을 위해, 산화물 또는 산화된 물질(6, 14, 14', 36)의 표면을 준비하는 단계,
    상기 산화물 또는 산화된 물질(6, 14, 14', 36)의 표면과 상기 제 2 기판(52, 102)을 조립하는 단계,
    를 포함하는 매립된 거친 계면을 구비한 반도체 부품을 형성하는 방법.
  15. 제 14항에 있어서,
    상기 제 2 기판은 로(raw) 또는 벌크(bulk) 기판인 것인, 방법.
  16. 제15항에 있어서,
    상기 제 2 기판은 단결정성 또는 다결정성 또는 비정질 실리콘 기판, 또는 SiC인 것인, 방법.
  17. 제 14항에 있어서,
    상기 제 2 기판은 제 1항 내지 제 13항 중 어느 한 항에 따른 방법에 의해 수득된 것인, 방법.
  18. 제 14항 내지 제 17항 중 어느 한 항에 있어서,
    상기 두 기판 중 어느 하나가 그 후 박화(thinned)되는 것인, 방법.
  19. 제14항 내지 제 18항 중 어느 한 항에 있어서,
    산화물 또는 산화된 물질의 적어도 일 부위가 제거되는 것인, 방법.
  20. 제 19항에 있어서,
    상기 산화물의 일부의 제거는 상기 두 기판 중 어느 하나에서 만들어진 하나 이상의 오프닝(111, 113)을 통한 에칭에 의해 수행되는 것인, 방법.
  21. 제 1항 내지 제 20항 중 어느 한 항에 있어서,
    상기 제 1 기판은 단결정성 또는 다결정성 또는 비정질 실리콘 기판, 또는 SiC인 것인, 방법.
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