KR20090101103A - 헤테로에피텍셜 층을 지닌 반도체 웨이퍼 및 반도체 웨이퍼제조 방법 - Google Patents

헤테로에피텍셜 층을 지닌 반도체 웨이퍼 및 반도체 웨이퍼제조 방법 Download PDF

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Abstract

본 발명에 따른 반도체 웨이퍼는 제1 측면과 제2 측면을 지닌 기판과, 이 제1 기판의 제1 측면 상에 증착되는 완전히 또는 부분적으로 완화된 헤테로에피텍셜 층(heteroepitaxial layer), 그리고 상기 기판의 제2 측면 상에 증착되는 응력 상쇄층(stress compensating layer)을 포함한다. 웨이퍼는 증착 온도에서 기판의 제1 측면 상에 완전히 또는 부분적으로 완화된 헤테로에피텍셜 층을 증착하는 단계와, 웨이퍼를 증착 온도로부터 냉각하기 전에 기판의 제2 측면 상에 응력 상쇄층을 마련하는 단계를 포함하는 방법으로 제조된다.

Description

헤테로에피텍셜 층을 지닌 반도체 웨이퍼 및 반도체 웨이퍼 제조 방법{A SEMICONDUCTOR WAFER WITH A HETEROEPITAXIAL LAYER AND A METHOD FOR PRODUCING THE WAFER}
에피텍셜 증착(epitaxial deposition)에 의해 단결정 기판 상에 증착되는 결정질 헤테로에피텍셜 층(crystalline heteroepitaxial layer)은 통상적으로 결정 격자 치수와 열팽창 계수를 포함하는 복수의 재료 특성에 있어서 단결정 기판과 상이하다. 증착의 초기 단계 동안, 헤테로에피텍셜 층은 아래에 놓여 있는 기판의 격자에 대하여 변형된다. 소정의 층 두께(임계 두께)를 초과한 후, 헤테로에피텍셜 층의 결정은 소위 불일치 전위(MisFit Dislocation; MFD)의 삽입을 통해 완화되기 시작한다. 성장 방향에 대해 수직인 평면에 배치되어 있지만, 모든 MFD가 기판 웨이퍼의 에지로 연장되는 것이 아니라 소정 개수의 MFD가 굴곡되고 관통 전위(Threading Dislocation; TD)를 형성하여 성장층을 통해 표면으로 전파된다. 라인을 따른 TD 형성 클러스터는 파일업(Pile-Up; Pu)이라고 부르며, 특히 전자 디바이스에 유해하다. 전위 네트워크로 인한 응력장 역시 크로스 해치(cross-hatch)라고 칭하는 표면 조화(粗化)를 야기한다. MFD, Pu, TD, 크로스 해치의 형성과 웨이퍼의 굴곡(휨 및 뒤틀림)은 격자 부정합으로 인한 변형을 경감시키는 메커니즘이 다. 헤테로에피텍셜 층의 결정의 질에 대한 변형 완화의 부작용을 저감하는 많은 에피텍셜 증착 기술이 개발되었다. Si 상의 SiGe 증착은 Si에서 Si의 격자 상수보다 4.2 %만큼 큰 격자 상수를 갖는 순수 Ge까지 격자 상수를 증가시키는 잘 알려진 시스템이다. SiGe 층에 있는 Ge 농도 구배는 SiGe 버퍼층의 표면 조도(粗度)와 TD 및 Pu의 밀도를 감소시키는 성공적인 방법이었다. Si의 결정 격자를 Si(1-X)GeX 버퍼 경사층의 표면에서 일정한 의도된 결정 격자에 매칭시키는 Ge 농도 구배에 관한 많은 변형이 개발되었다. 현재 SiGe 버퍼층의 품질은 한층 더한 개선을 필요로 한다. 특히, 보다 높은 Ge 농도에 대한 크로스 해치 강도가 주요 도전 과제이다.
지금까지는, 증착이 종료된 후의 반응에 주의하지 않았다. 통상적으로, 증착은 기판, 예컨대 실리콘 웨이퍼를 소정 온도로 가열한 후에 가스상으로 막을 성장시키는(CVD, PVD, MEB 등) 성분을 제공하는 것에 의해 행해졌다. 막 성장이 종료될 때, 막은 기판에 대해 완전히 또는 부분적으로 완화된다. 때때로, SiGe 버퍼를 완전히 완화시키기 위해서 어닐링 단계가 적용된다. 증착이 완료된, 층상 웨이퍼의 냉각이 시작된다. 헤테로에피텍셜 층과 기판 간의 열팽창 계수의 차이로 인해, 응력이 생성되고 웨이퍼가 어느 정도 굴곡되어 웨이퍼의 곡률 반경을 초래한다. 웨이퍼의 휨은 막의 응력, 막 두께 및 기판의 기계적 특성의 함수이다.
헤테로에피텍셜 층의 두께를 제한하고 SiGe 버퍼층 내에 중간층을 사용하는 것과 같은, 최종 SiGe/Si 구조체의 휨을 최소화하고자 하는 노력이 시도되었다. 참고에 의해 전체적으로 본 명세서에 포함되는 US2008/0017952 A1에는 SiGe 성장층에 실리콘으로 이루어진 변형된 얇은 전이층을 삽입하는 것에 의해 완화된 SiGe 버퍼층에 의해 야기되는 휨을 감소시키는 방법이 설명되어 있다. 이들 층은 휨을 다소 감소시키고 TD의 밀도를 104 ㎝-2로 감소시킬 것이 요구된다. 이러한 해결책은 휨에 대해 얼마간의 긍정적인 효과를 갖지만, 크로스 해치와 표면 조화를 감소시키지는 못한다.
상쇄 응력 성분을 지닌 정면층과 후면층을 사용하는 것에 의해 웨이퍼 형상을 제어하는 것은 잘 공지되어 있는 방법이다(US 2003/033974 A1; US 4,830,984; US 5,562,770; GB 2,369,490; JP 05,144727). 통상적으로, 정면층에 의해 생성되는 필름 응력을 상쇄시키기 위해 열적 부정합층(thermally mismatched layer)이 웨이퍼의 후면에 증착된다.
본 발명의 목적은 휨을 제어하기 위한 것뿐만 아니라, SiGe 에피택셜 층의 품질을 개선, 특히 Si 기판 상에 증착된 SiGe 층의 크로스 해치와 표면 조화의 감소를 위해 후면층에 의해 생성되는 응력을 이용하는 적절한 해결책을 제공하는 것이다.
본 발명은 제1 측면과 제2 측면을 지닌 기판과, 기판의 제1 측면 상에 증착되는 완전히 또는 부분적으로 완화된 SiGe 헤테로에피택셜 층, 그리고 기판의 제2 측면 상에 증착되는 응력 상쇄층을 포함하는 반도체 웨이퍼를 제공한다.
본 발명은 바람직하게는 제1 측면과 제2 측면을 지닌 Si 기판과, 이 기판의 제1 측면 상에 증착되는 완전히 또는 부분적으로 완화된 SiGe 헤테로에피택셜 층, 그리고 기판의 제2 측면 상에 증착되는 응력 상쇄층을 포함하고, 상기 SiGe 헤테로에피택셜 층은 웨이퍼의 중앙에서 30 nm이하의 40 ㎛ × 40 ㎛의 측정 면적 내에서 rms 조도를 가지며, 이 rms 조도는 웨이퍼의 중앙에서 에지까지 50 % 이하로 차이가 나는 것인 반도체 웨이퍼를 포함한다.
본 발명은 또한 증착 온도에서 기판의 제1 측면 상에 완전히 또는 부분적으로 완화된 SiGe 헤테로에피텍셜 층을 증착하는 단계와, 반도체 웨이퍼를 증착 온도로부터 냉각하기 전에 기판의 제2 측면 상에 응력 상쇄층(SCL)을 마련하는 단계를 포함하는 반도체 웨이퍼 제조 방법을 제공한다.
응력 상쇄층은 바람직하게는, 정면층과 후면층의 증착후에 -27 ㎛ 이상 + 121 ㎛ 이하의 웨이퍼의 최종 휨을 초래하는 인장 응력을 제공한다.
청구되는 방법은 완전히 또는 부분적으로 완화된 버퍼층(이하에서는 "헤테로에피텍셜 층"이라고 함)을 웨이퍼의 정면 상에 증착한 후에 이 웨이퍼가 증착 온도로부터 냉각되기 전에 기판 웨이퍼의 후면 상에 응력 상쇄층을 마련하는 단계를 포함한다. SCL은 유리하게는 웨이퍼가 증착 온도로부터 냉각되는 동안에 헤테로에피텍셜 층에 의해 생성되는 응력을 상쇄하는 적정량의 응력을 제공하도록 성장된다. 응력 상쇄층의 두께 및 조성이 헤테로에피텍셜 층의 두께와 일치하거나 유사한 경우, 적정량의 상쇄 응력이 본 발명의 일실시예에 따라 달성된다. 유사한 조성은 헤테로에피텍셜 층과 응력 상쇄층에 있어서 성분의 농도가 약 20 % 넘게 차이가 나지 않는다는 것을 의미한다. 유사한 두께는 양자의 층의 두께가 20 % 넘게 차이가 나지 않는다는 것을 의미한다. 본 발명의 다른 실시예에 따르면, 응력 상쇄층이 일정한 조성의 SiGe층을 포함하고, 이 일정한 조성의 SiGe 층의 두께나 조성 또는 일정한 조성의 SiGe 층의 두께와 조성 모두가 응력 제어에 이용된다면, 적정량의 응력 상쇄가 달성된다. 대체로, 이러한 해결책은 헤테로에피텍셜 층의 조성 및 두께와 무관하다. 일정한 조성의 SiGe 층의 두께를 증가시키는 것이나 일정한 조성의 SiGe 층에 있는 Ge의 농도를 증가시키는 것, 또는 이들 양자를 증가시키는 것은 냉각 중에 헤테로에피텍셜 층에 의해 야기되는 응력을 상쇄하는 응력을 증가시킬 것이다. 일정한 조성의 SiGe 층에 있는 Ge의 농도는 바람직하게는 10 내지 80 %의 범위 내로 선택된다.
본 발명에 따른 응력 상쇄층을 제공하는 것에 의해, 최종 웨이퍼의 휨을 적절히 제어할 수 있을뿐만 아니라, 헤테로에피텍셜 층의 크로스 해치 및 표면 조도도 현저히 감소시킬 수 있다는 것은 예기치 않은 것이었다.
본 발명의 발명자는 응력 상쇄층을 마련하는 것이 웨이퍼를 증착 온도로부터 냉각시킨 이후의 단계 동안에 헤테로에피텍셜 층의 악화를 방지한다고 추측한다. 증착후에 헤태로에피텍셜 층은 증착 중의 조건에 따라 완전히 또는 부분적으로 완화된 상태이다. 막 형성 가스가 끊길 때, 웨이퍼는 통상 제어식으로 냉각된다. 기판과 헤테로에피텍셜 층의 열적 부정합(thermal mismatch)으로 인해, 새로운 응력이 생성되어 일조의 보조 완화 과정을 야기한다. SiGe의 열팽창 계수가 Si의 열팽창 계수보다 크기 때문에, SiGe 층의 응력은 인장성이다. 이것은 보조 전위의 형성, 표면 조화, 그리도 또한 웨이퍼의 휨을 포함하는 일조의 보조 완화 과정을 야기한다. 통상적으로, 웨이퍼 에지를 향한 표면 조도와 TD 밀도에 있어서의 현저한 증가가 관찰된다. 응력 상쇄층을 제공하는 청구되는 방법은 새로운 응력의 생성에 의해 야기되는 부정적인 효과를 최소화하고, 헤테로에피텍셜 층의 RMS 조도에 관하여 중심에서 에지로의 불균일성을 제거하며, 크로스 해치에 의해 야기되는 헤테로에피텍셜 층의 조도와 TD의 밀도를 감소시키고, 웨이퍼의 휨을 제어하는 것을 허용한다.
이하에서, 도면을 참고하여 본 발명을 더 설명한다.
본 발명에 따르면 휨와 TD의 밀도의 감소뿐만 아니라, 특히 크로스 해치와 포면 조화의 감소가 달성된 반도체 웨이퍼를 생산할 수 있다.
도 1에는 기판(1)과, 이 기판에 증착된 헤테로에피텍셜 층(2)을 포함하는 웨이퍼가 도시되어 있다.
도 2에는 본 발명에 따른 웨이퍼가 도시되어 있다. 웨이퍼는 기판(10)과 이 기판의 정면 상에 증착된 헤테로에피텍셜 층(20)을 포함한다. 웨이퍼는 기판의 후면 상에 증착된 응력 상쇄층(30)을 더 포함한다. 바람직하게는 응력 상쇄층은 증착 온도로부터 냉각하는 동안에 헤테로에피텍셜 층에 의해 야기되는 응력을 상쇄하기에 적절한 두께와 조성을 지닌 일정한 조성의 SiGe 층을 포함한다.
도 3에는 본 발명에 따른 바람직한 웨이퍼가 도시되어 있다. 웨이퍼는 기판(10)과, 이 기판의 정면 상에 증착된 헤테로에피텍셜 층을 포함하며, 헤테로에피텍셜 층은 기판의 정면 상에 증착된 SiGe 완충층(40)과 이 SiGe 완충층 상에 증착된 일정한 조성의 SiGe 층(50)을 포함한다. 웨이퍼는 기판의 후면 상에 증착된 응력 상쇄층을 더 포함하고, 응력 상쇄층은 기판의 후면 상에 증착된 SiGe 완충층(60)과, 이 SiGe 완충층 상에 증착된 일정한 조성의 SiGe 층(70)을 포함한다.
본 발명의 바람직한 실시예에서, 응력 상쇄층은 헤테로에피텍셜 층과 동일하거나 유사한 조성을 갖고 헤테로에피텍셜 층과 동일하거나 유사한 두께를 갖는다.
이하에서, 본 발명의 긍정적인 효과를 예로써 설명한다.
단일 웨이퍼 CVD 리액터에서 실리콘 기판 웨이퍼의 정면 상에 헤테로에피텍셜 층을 증착시키는 것에 의해, SiGe 완충층과 이 SiGe 완충층의 상부 상에 있는 일정한 조성의 SiGe 층으로 구성된 헤테로에피텍셜 층을 지닌 웨이퍼를 생산하였다. SiGe 완충층에 있는 게르마늄의 최대 농도는 70 %였다. SiGe 완충층의 두께는 4.6 ㎛였다. 일정한 조성의 SiGe 층에 있는 게르마늄의 농도는 70 %였다. 일정한 조성의 SiGe 층의 두께는 1 ㎛였다. 기판의 정면 상에 헤테로에피텍셜 층을 증착하기 전에, 기판의 후면 상에 응력 상쇄층을 증착하였다.
일장한 조성의 Si0.3Ge0.7 층이 응력 상쇄층인 복수의 실험을 행하였으며, 헤테로에피텍셜 층 상에서의 응력 경감 효과를 나타내기 위해 상기 응력 상쇄층의 두께를 변화시켰다. 후면층의 두께의 증가에 의해, 생성된 인장 응력이 증가하고 있다. 정면층과 후면층의 증착 이후의 웨이퍼의 최종 휨은 후면 응력의 증가에 의해 음의 휨에서 양의 휨으로 변한다. 예들은 폭넓은 최종 휨의 범위에 있어서, 후면층을 제공하는 것에 의해 얻어진 SiGe 정면 파라메터의 개선을 보여준다. 응력 상쇄층이, 게르마늄의 최대 농도가 70 %인, 기판 상의 SiGe 완충층과, 이 SiGe 완충층의 상부 상의 일정한 조성의 SiGe 층으로 구성된 한가지 실험(예 4)을 행하였다. 이러한 타입의 후면에 의해 생성되는 응력은 최종 휨 값으로 나타낸 바와 같이 예 3의 후면으로부터의 응력과 예 5의 후면으로부터의 응력 사이이다. 예 1 내지 예 5는 -27 ㎛ 이상 +121 ㎛ 이하의 웨이퍼의 최종 휨을 초래할 만큼 충분히 큰 응력을 사용하는 것에 의한 SiGe 정면층의 개선을 증명하는 것을 보여준다.
비교를 위해, 웨이퍼를 증착 온도로부터 냉각하기 전에 응력 상쇄층이 마련되지 않는 2가지 실험을 수행하였다. 제1 비교예에 따르면, 예들의 정면측 층과 동일한 SiGe 완충층과 일정한 조성의 층을 실리콘 기판 웨이퍼에 증착하였다. SiGe 완충층에 있는 게르마늄의 최대 농도는 70 %였다.
제1 비교예에 따른 제2 비교예를 수행하였으며, 이 제2 비교예는 US2008/0017952 A1에 교시되어 있는 바와 같은, 실리콘으로 이루어진 11개의 변형된 전이층을 최종 웨이퍼의 휨을 감소시키기 위해 SiGe 완충층 내에 마련하였다는 점만이 제1 비교예와 상이하다. 각각의 전이층의 두께는 7 nm였다.
휨, 뒤틀림, TDD 및 RMS 조도의 감소에 관한 실험 및 결과의 다른 세부 사항은 다음 표에 나타낸다. 응력 상쇄층과 헤테로에피텍셜 층을 증착하는 증착 가스는 캐리어 가스인 수소에 SiCl2H2와 GeCl4를 혼합한 혼합물이다.
세코 에칭(Secco etching) 이후에 현미경 검사로 TD의 밀도를 측정하였다. 원자 현미경(40 × 40 ㎛)으로 RMS 조도를 측정하였다. 미국에 소재하는 ADE Corp.에서 시판중인 AFS 타입 장치를 사용하여 뒤틀림 분석을 행하였다.
[표 1]
Figure 112009016386276-PAT00001
도 1은 기판과, 이 기판에 증착된 헤테로에피텍셜 층을 포함하는 웨이퍼를 도시한 도면.
도 2는 본 발명에 따른 웨이퍼를 도시한 도면.
도 3은 본 발명에 따른 바람직한 웨이퍼를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2 : 헤테로에피텍셜 층
20 : 헤테로에피텍셜 층
30 : 응력 상쇄층
40, 60 : SiGe 완충층
50, 70 : 일정한 조성의 SiGe 층

Claims (11)

  1. 제1 측면과 제2 측면을 지닌 기판과,
    상기 기판의 제1 측면 상에 증착되는 완전히 또는 부분적으로 완화된 헤테로에피텍셜 층(heteroepitaxial layer), 그리고
    상기 기판의 제2 측면 상에 증착되는 응력 상쇄층(stress compensating layer)
    을 포함하는 반도체 웨이퍼.
  2. 제1항에 있어서, 상기 헤테로에피텍셜 층의 두께 및 조성은 응력 상쇄층의 두께 및 조성과 동일하거나 유사한 것인 반도체 웨이퍼.
  3. 제1항에 있어서, 상기 응력 상쇄층은 기판 상에 증착된 SiGe 완충층(graded SiGe layer)과, 이 SiGe 완충층 상에 증착된 일정한 조성의 SiGe 층을 포함하는 것인 반도체 웨이퍼.
  4. 제1항에 있어서, 상기 응력 상쇄층은, 기판 상에 증착되고 Si(1-x)Gex 조성을 갖는 일정한 조성의 SiGe 층을 포함하는 것인 반도체 웨이퍼.
  5. 제4항에 있어서, 상기 일정한 조성의 SiGe 층에 있는 Ge의 농도는 10 내지 80 %인 것인 반도체 웨이퍼.
  6. 증착 온도에서 기판의 제1 측면 상에 완전히 또는 부분적으로 완화된 헤테로에피텍셜 층을 증착하는 단계와,
    반도체 웨이퍼를 증착 온도로부터 냉각하기 전에 기판의 제2 측면 상에 응력 상쇄층을 마련하는 단계
    를 포함하는 반도체 웨이퍼 제조 방법.
  7. 제6항에 있어서, 상기 기판의 제1 측면 상에 완전히 또는 부분적으로 완화된 헤테로에피텍셜 층을 증착하기 전에, 기판의 제2 측면 상에 응력 상쇄층을 증착하는 것에 의해 응력 상쇄층을 마련하는 것인 반도체 웨이퍼 제조 방법.
  8. 제6항에 있어서, 상기 기판의 제1 측면 상에 완전히 또는 부분적으로 완화된 헤테로에피텍셜 층을 증착하는 동안에, 기판의 제2 측면 상에 응력 상쇄층을 증착하는 것에 의해 응력 상쇄층을 마련하는 것인 반도체 웨이퍼 제조 방법.
  9. 제6항에 있어서, 상기 응력 상쇄층으로서, 완전히 또는 부분적으로 완화된 헤테로에피텍셜 층과 동일하거나 유사한 두께와 조성을 갖는 층을 마련하는 것인 반도체 웨이퍼 제조 방법.
  10. 제6항에 있어서, 상기 기판의 제2 측면 상에 SiGe 완충층을 증착하고, 이 SiGe 완충층 상에 일정한 조성의 SiGe 층을 증착하는 단계를 포함하는 반도체 웨이퍼 제조 방법.
  11. 제6항에 있어서, 상기 기판의 제2 측면 상에 Si(1-x)Gex 조성을 갖는 일정한 조성의 SiGe 층을 증착하는 단계를 포함하는 반도체 웨이퍼 제조 방법.
KR1020090023112A 2008-03-20 2009-03-18 헤테로에피텍셜 층을 지닌 반도체 웨이퍼 및 반도체 웨이퍼제조 방법 KR101037636B1 (ko)

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EP08005334.1 2008-03-20

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