CN101552271A - 具有异质外延层的半导体晶片以及制造该晶片的方法 - Google Patents
具有异质外延层的半导体晶片以及制造该晶片的方法 Download PDFInfo
- Publication number
- CN101552271A CN101552271A CNA2009101289643A CN200910128964A CN101552271A CN 101552271 A CN101552271 A CN 101552271A CN A2009101289643 A CNA2009101289643 A CN A2009101289643A CN 200910128964 A CN200910128964 A CN 200910128964A CN 101552271 A CN101552271 A CN 101552271A
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- wafer
- stress compensation
- sige
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 238000001534 heteroepitaxy Methods 0.000 title abstract 3
- 238000004519 manufacturing process Methods 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000000151 deposition Methods 0.000 claims abstract description 37
- 230000008021 deposition Effects 0.000 claims abstract description 25
- 238000001816 cooling Methods 0.000 claims abstract description 10
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 52
- 239000000203 mixture Substances 0.000 claims description 26
- 241000193935 Araneus diadematus Species 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 238000005452 bending Methods 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 238000007788 roughening Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 230000003746 surface roughness Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000008030 elimination Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000013517 stratification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/0251—Graded layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Chemical Vapour Deposition (AREA)
Abstract
半导体晶片,其包括:具有第一面和第二面的基底;沉积在该基底的第一面上的完全或部分松弛的异质外延层;及沉积在该基底的第二面上的应力补偿层。该晶片是在包括以下步骤的方法中制造的:在沉积温度下在基底的第一面上沉积完全或部分松弛的异质外延层;及在从该沉积温度冷却该晶片之前,在该基底的第二面上提供应力补偿层。
Description
技术领域
通过外延沉积而沉积在单晶基底上的晶态异质外延层通常在包括晶体晶格尺寸和热膨胀系数的若干材料特性方面不同于基底。在沉积的早期阶段,异质外延层相对于位于下方的基底晶格是发生应变的。在超过特定的层厚度(临界厚度)之后,通过插入所谓的错配位错(MFD)异质外延层的晶体开始松弛。虽然定向在垂直于生长方向的平面中,并不是所有的MFD均延伸至基底晶片的边缘,而是一定数量的发生弯曲并形成螺旋位错(TD),其通过生长层传播至表面。沿着线形成TD的团簇被称作塞积(Pu),其尤其是有害于电子器件。来自位错网络的应力场还导致称作交叉线阴影(cross-hatch)的表面粗糙化。MFD、Pu、TD、交叉线阴影的形成和晶片的弯曲(弓弯bow、翘曲warp)是用以消除由晶格错配引起的应变的机理。已经开发了许多外延沉积技术以降低应变松弛对异质外延层的晶体品质的负面影响。在Si上的SiGe沉积是用于从Si至纯Ge增加晶格常数的已知系统,Ge的晶格常数比Si大4.2%。SiGe层中的Ge浓度的分级是一种降低TD和Pu密度及SiGe缓冲层的表面粗糙度的成功途径。已经开发了Ge浓度分级的许多变体以使Si的晶体晶格匹配于在分级的Si(1-x)Gex缓冲层的表面上的预期的晶体晶格常数。SiGe缓冲层目前的品质需要进一步提高。对于更高的Ge浓度,交叉线阴影的强度尤其是一个主要的挑战。
目前很少有人注意到沉积结束之后的反应。沉积通常是通过加热基底即硅晶片至特定的温度然后提供用于在气相中生长薄膜的组份(CVD、PVD、MBE等)而进行的。当薄膜生长结束时,薄膜相对于基底是完全或部分松弛的。有时实施退火步骤以使SiGe缓冲完全松弛。在沉积完成之后,开始冷却分层的晶片。因为在异质外延层与基底之间存在热膨胀系数的差异,所以产生应力,晶片弯曲至一定程度,导致晶片的弯曲。晶片的弓弯是薄膜应力、薄膜厚度和基底机械性能的函数。已尝试使所得SiGe/Si结构的弓弯最小化,例如限制异质外延层的厚度,以及在SiGe缓冲层中使用中间层。
US 2008/0017952A1描述了一种用于通过将薄的应变硅过渡层插入生长的SiGe层中而降低由松弛的SiGe缓冲层引起的弓弯的方法,在此将其公开的内容并入本申请作为参考。这些层用以降低弓弯至一定的程度,并降低TD密度至小于104cm-2。虽然该方法对于弓弯具有一定的积极作用,但是其无法减少交叉线阴影和表面粗糙化。
通过使用正面层和背面层消除应力分量而控制晶片形状是一种公知的方法(US 2003/033974A1;US 4,830,984;US 5,562,770;GB 2,369,490;JP 05-144727)。热错配的层通常沉积在晶片的背面上以消除由正面层产生的薄膜应力。
发明内容
本发明的目的在于提供一种适当的方案以利用由背面层产生的应力,从而不仅控制弓弯而且提高SiGe外延层的品质,特别是减少沉积在Si基底上的SiGe层的交叉线阴影和表面粗糙化。
本发明提供一种半导体晶片,其包括具有第一面和第二面的基底;沉积在该基底的第一面上的完全或部分松弛的SiGe异质外延层;以及沉积在该基底的第二面上的应力补偿层。
本发明优选涉及一种半导体晶片,其包括具有第一面和第二面的Si基底;沉积在该基底的第一面上的完全或部分松弛的SiGe异质外延层;该SiGe层在晶片中心于40μm×40μm的测量范围内的RMS粗糙度不大于30nm,并且由晶片中心至边缘相差不超过50%;以及沉积在该基底的第二面上的应力补偿层。
本发明还提供一种用于制造半导体晶片的方法,其包括在沉积温度下在基底的第一面上沉积完全或部分松弛的SiGe异质外延层;以及在从该沉积温度冷却晶片之前在该基底的第二面上提供应力补偿层(SCL)。
应力补偿层优选提供拉应力,导致晶片在沉积正面层和背面层之后的最终弓弯不小于-27μm并且不大于+121μm。
根据本发明的方法包括在从沉积温度冷却晶片之前及在该晶片的正面上沉积完全或部分松弛的缓冲层(在下文中称作“异质外延层”)之后在基底晶片的背面上提供应力补偿层。SCL生长的方式有利地提供适当量的应力以补偿在从沉积温度冷却晶片时由异质外延层产生的应力。适当量的补偿应力是根据本发明的一个实施方案实现的,条件是应力补偿层的厚度和组成对应或者相近于异质外延层的厚度。相近的组成意味着异质外延层和应力补偿层中组份的浓度相差不多于约20%。相近的厚度意味着两层的厚度相差不多于20%。适当量的补偿应力是根据本发明的另一个实施方案实现的,条件是应力补偿层包括恒定组成SiGe层,使用恒定组成SiGe层的厚度或组成或两者以控制应力。原则上,该方法与异质外延层的组成和厚度无关。增加恒定组成SiGe层的厚度或者提高恒定组成SiGe层中的Ge浓度或者增加两者,则提高应力以补偿在冷却期间由异质外延层引起的应力。恒定组成SiGe层中的Ge浓度优选在10至80%的范围内选择。
出人意料的是,通过依照本发明提供应力补偿层,不仅可以适当地控制所得晶片的弓弯,而且可以大幅降低异质外延层的交叉线阴影和表面粗糙度。
本发明的发明人认为,提供应力补偿层避免了在从沉积温度冷却晶片之后的阶段中异质外延层的分解。在沉积之后,取决于沉积中的条件,异质外延层处于完全或部分松弛的状态。若关闭形成薄膜的气体,则该晶片通常以受控制的方式冷却。由于基底与异质外延层的热错配,产生新的应力。因为SiGe的热膨胀系数大于Si,所以SiGe层中的应力是拉伸的。这引起一组次级松弛过程,包括形成二次位错、表面的粗糙化以及晶片的弓弯。通常观察到TD密度和表面粗糙度向着晶片边缘的方向大幅增加。根据本发明提供应力补偿层的方法允许使由于产生新的应力而导致的负面影响最小化,消除中心至边缘在异质外延层的RMS粗糙度方面的非一致性,降低由交叉线阴影引起的异质外延层的TD密度和粗糙度,以及控制晶片的弓弯。
附图说明
下面参照附图进一步阐述本发明。
图1所示为包括基底1和沉积在其上的异质外延层2的晶片。
图2所示为根据本发明的晶片。该晶片包括基底10和沉积在该基底的正面上的异质外延层20。该晶片还包括沉积在该基底的背面上的应力补偿层30。该应力补偿层优选包括恒定组成SiGe层,其具有适当的厚度和组成以补偿在从沉积温度冷却期间由异质外延层引起的应力。
图3所示为优选的根据本发明的晶片。该晶片包括基底10和沉积在该基底的正面上的异质外延层,其中该异质外延层包括沉积在该基底的正面上的分级SiGe层40以及沉积在该分级SiGe层上的恒定组成SiGe层50。该晶片还包括沉积在该基底的背面上的应力补偿层,其中该应力补偿层包括沉积在该基底的背面上的分级SiGe层60以及沉积在该分级SiGe层上的恒定组成SiGe层70。
在本发明的优选的实施方案中,应力补偿层具有与异质外延层相同或相近的组成以及与异质外延层相同或相近的厚度。
具体实施方式
下面通过实施例展示本发明的积极效果。
具有由分级SiGe层和位于该分级SiGe层之上的恒定组成SiGe层组成的异质外延层的晶片是在单晶片CVD反应器中通过在硅基底晶片的正面上沉积异质外延层而制造的。该分级SiGe层中的最大锗浓度为70%。该分级SiGe层的厚度为4.6μm。该恒定组成SiGe层中的锗浓度为70%。该恒定组成SiGe层的厚度为1μm。在该基底的正面上沉积异质外延层之前,在该基底的背面上沉积应力补偿层。
用恒定组成Si0.3Ge0.7层作为应力补偿层而实施若干次实验,其中改变该层的厚度以显示对异质外延层的应力消除作用。随着背面层厚度的增加,产生的拉应力的量也增加。晶片在沉积正面层和背面层之后的最终弓弯随着背面应力的增大而从负弓弯向正弓弯变化。实施例表明,改善了在最终弓弯的大范围上施加背面层获得的SiGe正面参数。用由基底上的最大锗浓度为70%的分级SiGe层和位于该分级SiGe层之上的恒定组成SiGe层组成的应力补偿层实施一次实验(实施例4)。由此类背面产生的应力在来自实施例3和5中背面的应力之间,如最终弓弯的数值所示。实施例1至5表明,通过利用足够大的应力以使晶片的最终弓弯不小于-27μm并且不大于+121μm,证明改善了SiGe正面层。
为了比较的目的,在从沉积温度冷却晶片之前不提供应力补偿层的情况下实施两次实验。根据第一对比例,在硅基底晶片上沉积与该实施例的正面层相同的分级SiGe层和恒定组成层。分级层中锗的最大浓度是70%。
依照第一对比例实施第二对比例,区别仅在于如US 2008/0017952A1所教导在用于降低所得晶片的弓弯的分级SiGe层中提供11个应变过渡层。各个过渡层的厚度为7nm。
关于降低弓弯、翘曲、TDD和RMS粗糙度的更详细的实验和结果列于下表中。用于沉积应力补偿层和异质外延层的沉积气体是SiCl2H2和GeCl4在作为载气的氢气中的混合物。
TD密度是在Secco蚀刻之后通过显微镜观察测量的。RMS粗糙度是利用原子力显微镜(40×40μm)测量的。翘曲分析是通过使用来自美国ADE公司的AFS型装置进行的。
表:
对比例1 | 对比例2 | 实施例1 | 实施例2 | 实施例3 | 实施例4 | 实施例5 | |
等级率grade rate | 20%/μm | 20%/μm | 20%/μm | 20%/μm | 20%/μm | 20%/μm | 20%/μm |
冷却前的沉积温度 | 1000℃ | 1050℃ | 1000℃ | 1000℃ | 1000℃ | 1000℃ | 1000℃ |
应力补偿层厚度 | 无 | 无 | 2.01μm | 2.51μm | 3.01μm | 5.6μm | 4.82μm |
TDD(中心) | 8×105/cm2 | 5.0×106/cm2 | 4.8×105/cm2 | 4.0×105/cm2 | 4.3×105/cm2 | 5.4×105/cm2 | 6.2×105/cm2 |
TDD(边缘) | 8.7×105/cm2 | >1×107/cm2 | 6.1×105/cm2 | 6.3×105/cm2 | 6.4×105/cm2 | 6.3×105/cm2 | 6.9×105/cm2 |
RMS粗糙度(中心) | 36.4nm | 81.6nm | 30nm | 27nm | 23.1nm | 25.1nm | 27.7nm |
RMS粗糙度(边缘) | 150.4nm | 186.1nm | 37.9nm | 33.5nm | 57.3nm | 43.7nm | 41.5nm |
弓弯 | -157μm | -65μm | -27μm | 2μm | 37μm | 54μm | 121μm |
翘曲 | 290μm | 132μm | 56μm | 32μm | 96μm | 125μm | 274μm |
Claims (11)
1、半导体晶片,其包括:
具有第一面和第二面的基底;
沉积在该基底的第一面上的完全或部分松弛的异质外延层;及
沉积在该基底的第二面上的应力补偿层。
2、根据权利要求1所述的晶片,其中所述异质外延层的厚度和组成相等或相近于所述应力补偿层的厚度和组成。
3、根据权利要求1所述的晶片,其中所述应力补偿层包括沉积在该基底上的分级SiGe层以及沉积在该分级SiGe层上的恒定组成SiGe层。
4、根据权利要求1所述的晶片,其中所述应力补偿层包括沉积在该基底上的组成为Si(1-x)Gex的恒定组成SiGe层。
5、根据权利要求4所述的晶片,其中所述恒定组成SiGe层中的Ge浓度为10至80%。
6、用于制造半导体晶片的方法,其包括:
在沉积温度下在基底的第一面上沉积完全或部分松弛的异质外延层;及
在从该沉积温度冷却该晶片之前,在该基底的第二面上提供应力补偿层。
7、根据权利要求6所述的方法,其通过在所述基底的第二面上沉积所述应力补偿层而提供所述应力补偿层,然后在所述基底的第一面上沉积所述完全或部分松弛的异质外延层。
8、根据权利要求6所述的方法,其中在所述基底的第一面上沉积所述完全或部分松弛的异质外延层的过程中,通过在所述基底的第二面上沉积所述应力补偿层而提供所述应力补偿层。
9、根据权利要求6所述的方法,其提供与所述完全或部分松弛的异质外延层具有相同或相近的厚度和组成的层作为所述应力补偿层。
10、根据权利要求6所述的方法,其包括在所述基底的第二面上沉积分级SiGe层,及在该分级SiGe层上沉积恒定组成SiGe层。
11、根据权利要求6所述的方法,其包括在所述基底的第二面上沉积组成为Si(1-x)Gex的恒定组成SiGe层。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP0800533.4 | 2008-03-20 | ||
EP08005334 | 2008-03-20 | ||
EP08005334.1A EP2104135B1 (en) | 2008-03-20 | 2008-03-20 | A semiconductor wafer with a heteroepitaxial layer and a method for producing the wafer |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101552271A true CN101552271A (zh) | 2009-10-07 |
CN101552271B CN101552271B (zh) | 2012-07-11 |
Family
ID=39637658
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2009101289643A Active CN101552271B (zh) | 2008-03-20 | 2009-03-20 | 具有异质外延层的半导体晶片以及制造该晶片的方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US20090236695A1 (zh) |
EP (1) | EP2104135B1 (zh) |
JP (2) | JP2009231836A (zh) |
KR (1) | KR101037636B1 (zh) |
CN (1) | CN101552271B (zh) |
SG (1) | SG155840A1 (zh) |
TW (1) | TWI398909B (zh) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014005496A1 (zh) * | 2012-07-06 | 2014-01-09 | 无锡华润上华半导体有限公司 | 一种mems薄片及其制造方法 |
TWI470831B (zh) * | 2011-06-30 | 2015-01-21 | Siltronic Ag | 分層半導體基材及其製造方法 |
CN107845569A (zh) * | 2017-11-02 | 2018-03-27 | 江苏华功半导体有限公司 | 一种复合衬底及其制备方法 |
CN110854014A (zh) * | 2015-07-13 | 2020-02-28 | 格罗方德半导体公司 | 在非平坦硅表面上的应力松弛缓冲层 |
CN113948391A (zh) * | 2021-08-30 | 2022-01-18 | 西安电子科技大学 | 一种硅基AlGaN/GaN HEMT器件及制备方法 |
CN114815130A (zh) * | 2022-03-11 | 2022-07-29 | 中国科学院上海光学精密机械研究所 | 基于离子束的光学薄膜元件的面形控制方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2104135B1 (en) * | 2008-03-20 | 2013-06-12 | Siltronic AG | A semiconductor wafer with a heteroepitaxial layer and a method for producing the wafer |
EP2541589B1 (en) | 2011-06-30 | 2013-08-28 | Siltronic AG | Layered semiconductor substrate and method for manufacturing it |
JP6051524B2 (ja) * | 2012-01-18 | 2016-12-27 | セイコーエプソン株式会社 | 半導体基板及び半導体基板の製造方法 |
JP6247181B2 (ja) | 2014-09-05 | 2017-12-13 | 東京エレクトロン株式会社 | シリコン又はゲルマニウム又はシリコンゲルマニウム膜の成膜方法および成膜装置 |
JP6317232B2 (ja) | 2014-10-29 | 2018-04-25 | 東京エレクトロン株式会社 | 選択成長方法および基板処理装置 |
JP6832776B2 (ja) | 2017-03-30 | 2021-02-24 | 東京エレクトロン株式会社 | 選択成長方法 |
US10851457B2 (en) * | 2017-08-31 | 2020-12-01 | Lam Research Corporation | PECVD deposition system for deposition on selective side of the substrate |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0294503B1 (de) * | 1987-06-10 | 1990-01-03 | Degussa Aktiengesellschaft | Verwendung einer edelmetallhaltigen Paste zur Herstellung von Bräunungsgeschirr für Mikrowellenöfen |
US4830984A (en) | 1987-08-19 | 1989-05-16 | Texas Instruments Incorporated | Method for heteroepitaxial growth using tensioning layer on rear substrate surface |
JPH05144727A (ja) | 1991-11-19 | 1993-06-11 | Nippon Steel Corp | ヘテロエピタキシヤルウエーハの製造方法 |
JPH05275332A (ja) * | 1992-03-26 | 1993-10-22 | Shimadzu Corp | ヘテロエピタキシャル膜の製膜方法 |
US5562770A (en) | 1994-11-22 | 1996-10-08 | International Business Machines Corporation | Semiconductor manufacturing process for low dislocation defects |
CA2295069A1 (en) * | 1997-06-24 | 1998-12-30 | Eugene A. Fitzgerald | Controlling threading dislocation densities in ge on si using graded gesi layers and planarization |
EP1214735A1 (en) * | 1999-09-20 | 2002-06-19 | Amberwave Systems Corporation | Method of producing relaxed silicon germanium layers |
JP2003158075A (ja) * | 2001-08-23 | 2003-05-30 | Sumitomo Mitsubishi Silicon Corp | 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ |
GB2369490A (en) | 2000-11-25 | 2002-05-29 | Mitel Corp | Prevention of wafer distortion when annealing thin films |
US7198671B2 (en) | 2001-07-11 | 2007-04-03 | Matsushita Electric Industrial Co., Ltd. | Layered substrates for epitaxial processing, and device |
JP2003113000A (ja) * | 2001-10-05 | 2003-04-18 | Hitachi Cable Ltd | 半導体エピタキシャルウェハ及びその製造方法 |
JP2006173323A (ja) * | 2004-12-15 | 2006-06-29 | Toshiba Ceramics Co Ltd | 歪みシリコンウェーハの製造方法 |
US7608526B2 (en) * | 2006-07-24 | 2009-10-27 | Asm America, Inc. | Strained layers within semiconductor buffer structures |
FR2921515B1 (fr) * | 2007-09-25 | 2010-07-30 | Commissariat Energie Atomique | Procede de fabrication de structures semiconductrices utiles pour la realisation de substrats semiconducteur- sur-isolant, et ses applications. |
EP2104135B1 (en) * | 2008-03-20 | 2013-06-12 | Siltronic AG | A semiconductor wafer with a heteroepitaxial layer and a method for producing the wafer |
-
2008
- 2008-03-20 EP EP08005334.1A patent/EP2104135B1/en active Active
-
2009
- 2009-02-20 SG SG200901228-7A patent/SG155840A1/en unknown
- 2009-02-26 US US12/393,143 patent/US20090236695A1/en not_active Abandoned
- 2009-03-17 JP JP2009064263A patent/JP2009231836A/ja active Pending
- 2009-03-18 KR KR1020090023112A patent/KR101037636B1/ko active IP Right Grant
- 2009-03-20 TW TW098109104A patent/TWI398909B/zh active
- 2009-03-20 CN CN2009101289643A patent/CN101552271B/zh active Active
-
2012
- 2012-08-07 JP JP2012175158A patent/JP5656936B2/ja active Active
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI470831B (zh) * | 2011-06-30 | 2015-01-21 | Siltronic Ag | 分層半導體基材及其製造方法 |
WO2014005496A1 (zh) * | 2012-07-06 | 2014-01-09 | 无锡华润上华半导体有限公司 | 一种mems薄片及其制造方法 |
CN103523738A (zh) * | 2012-07-06 | 2014-01-22 | 无锡华润上华半导体有限公司 | 微机电系统薄片及其制备方法 |
CN103523738B (zh) * | 2012-07-06 | 2016-07-06 | 无锡华润上华半导体有限公司 | 微机电系统薄片及其制备方法 |
US9580301B2 (en) | 2012-07-06 | 2017-02-28 | Csmc Technologies Fab1 Co., Ltd. | MEMS chip and manufacturing method therefor |
US10077188B2 (en) | 2012-07-06 | 2018-09-18 | Csmc Technologies Fab1 Co., Ltd. | Manufacturing method of MEMS chip |
CN110854014A (zh) * | 2015-07-13 | 2020-02-28 | 格罗方德半导体公司 | 在非平坦硅表面上的应力松弛缓冲层 |
CN107845569A (zh) * | 2017-11-02 | 2018-03-27 | 江苏华功半导体有限公司 | 一种复合衬底及其制备方法 |
CN113948391A (zh) * | 2021-08-30 | 2022-01-18 | 西安电子科技大学 | 一种硅基AlGaN/GaN HEMT器件及制备方法 |
CN113948391B (zh) * | 2021-08-30 | 2023-11-21 | 西安电子科技大学 | 一种硅基AlGaN/GaN HEMT器件及制备方法 |
CN114815130A (zh) * | 2022-03-11 | 2022-07-29 | 中国科学院上海光学精密机械研究所 | 基于离子束的光学薄膜元件的面形控制方法 |
CN114815130B (zh) * | 2022-03-11 | 2023-12-01 | 中国科学院上海光学精密机械研究所 | 基于离子束的光学薄膜元件的面形控制方法 |
Also Published As
Publication number | Publication date |
---|---|
TWI398909B (zh) | 2013-06-11 |
US20090236695A1 (en) | 2009-09-24 |
EP2104135B1 (en) | 2013-06-12 |
JP2013012750A (ja) | 2013-01-17 |
KR101037636B1 (ko) | 2011-05-30 |
TW200943393A (en) | 2009-10-16 |
EP2104135A1 (en) | 2009-09-23 |
KR20090101103A (ko) | 2009-09-24 |
CN101552271B (zh) | 2012-07-11 |
JP5656936B2 (ja) | 2015-01-21 |
JP2009231836A (ja) | 2009-10-08 |
SG155840A1 (en) | 2009-10-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101552271B (zh) | 具有异质外延层的半导体晶片以及制造该晶片的方法 | |
Yamamoto et al. | Low threading dislocation density Ge deposited on Si (1 0 0) using RPCVD | |
US8093143B2 (en) | Method for producing a wafer comprising a silicon single crystal substrate having a front and a back side and a layer of SiGe deposited on the front side | |
Margetis et al. | Strain engineering in epitaxial Ge1− xSnx: a path towards low-defect and high Sn-content layers | |
Atzmon et al. | Chemical vapor deposition of heteroepitaxial Si1− x− yGexCy films on (100) Si substrates | |
DE69209901T2 (de) | Heteroepitaktisches Aufwachsen von Germanium auf Silizium mittels Ultra-Hochvakuum-CVD | |
US20070264801A1 (en) | Semiconductor buffer structures | |
EP1249036A1 (en) | Low threading dislocation density relaxed mismatched epilayers without high temperature growth | |
JP2011018946A (ja) | 減少した転位パイルアップを有する半導体ヘテロ構造および関連した方法 | |
WO2004081986A2 (en) | Method to planarize and reduce defect density of silicon germanium | |
Shinriki et al. | Gas phase particle formation and elimination on Si (100) in low temperature reduced pressure chemical vapor deposition silicon-based epitaxial layers | |
CN100580893C (zh) | 包括基底以及于其上异质外延沉积的硅和锗的层的多层结构及其制造方法 | |
Nalcaci et al. | Insight of mechanical and morphological properties of ALD-Al2O3 films in point of structural properties | |
CN101540317A (zh) | 具有异质外延层的半导体晶片以及制造该晶片的方法 | |
Jung et al. | High-quality silicon/insulator heteroepitaxial structures formed by molecular beam epitaxy using Al2O3 and Si | |
Kil et al. | The low temperature epitaxy of Ge on Si (1 0 0) substrate using two different precursors of GeH4 and Ge2H6 | |
JP4158607B2 (ja) | 半導体基板の製造方法 | |
Qian et al. | The transition of growth behaviors of moderate Sn fraction Ge1-xSnx (8%< x< 15%) epilayers with low temperature molecular beam epitaxy | |
TW201145581A (en) | Method for manufacturing epitaxial crystal substrate | |
US8115195B2 (en) | Semiconductor wafer with a heteroepitaxial layer and a method for producing the wafer | |
Todd et al. | Low temperature, high growth rate epitaxial silicon and silicon germanium alloy films | |
Wang et al. | Epitaxy of GaN on Si (111) substrate by the hydride vapor phase epitaxy method | |
Mastari et al. | SiGe nano-heteroepitaxy: An investigation of the nano-template | |
TWI289881B (en) | Multilayer structure comprising a substrate and a layer of silicon and germanium deposited heteroepitaxially thereon, and a process for producing it | |
Wang et al. | High quality epitaxial Ge 1− x Sn x alloy films on Si with a Ge buffer by molecular beam epitaxy with combined sources |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |