KR20090091718A - 다이의 후면상에 컨택트를 형성하는 방법 - Google Patents

다이의 후면상에 컨택트를 형성하는 방법 Download PDF

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plasma
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테리 지. 스파크스
샤히드 라우프
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프리스케일 세미컨덕터, 인크.
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Abstract

반도체 디바이스(10, 20)를 형성하는 방법은, 반도체 기판(12)위에 능동 회로(14)를 형성하는 단계를 포함하고, 반도체 기판은 제1 주 표면 및 제2 주 표면을 갖고, 제1 능동 회로는 반도체 기판의 제1 주 표면위에 형성된다. 제1 반도체 기판내에 비아(16, 18)가 형성되고, 비아는 제1 능동 회로로부터 제1 반도체 기판의 제2 주 표면으로 연장된다. 제1 비아에 인접하여, 제2 주 표면위에 유전층(24)이 형성된다. 유전층(24)은 질소 및 실리콘을 포함할 수 있고, 저압, 저온, 또는 양자 모두의 플라즈마 처리에 의해 형성될 수 있다.
비아, 반도체 기판, 유전층, 실리콘, 플라즈마 처리

Description

다이의 후면상에 컨택트를 형성하는 방법{METHOD OF MAKING A CONTACT ON A BACKSIDE OF A DIE}
본 발명은 일반적으로 집적 회로에 관한 것이며, 특히, 다이의 후면상에 컨택트를 형성하는 것에 관한 것이다.
집적 회로를 적층하는 것은 오랫동안 소정의 공간에서의 기능을 증가시키기 위한 가용 기술이었다. 예컨대, 이것은 2개의 메모리 집적 회로를 적층하여 메모리의 양을 2배로 하는 기술이다. 하나의 다이(die)만을 필요로 하지 않고 이용가능한 증가된 밀도 때문만이 아니라, 상이한 기능을 위해 이용되는 상이한 제조 기술로 인해 상이한 유형의 적층 집적 회로를 이용하는 것이 현재 더 바람직하다. 예컨대, rf회로는 종종 로직 회로와 결합하여 이용될 필요가 있지만, 제조 기술은 이들의 상이한 기능으로 인해 매우 다르다. 따라서, 동일한 집적 회로상에서 이들 모두를 얻으려고 하기 보다는 이들 2가지 기능을 적층하는 것이 더 유용하다. 다이를 적층할 때, 단일 다이에 대해서는 존재하지 않는 다이간의 상호접속에 관한 문제가 발생한다. 일례로서, 다이를 적층할 때, 회로가 형성되는 곳의 반대면, 다이의 후면상에 컨택트를 갖도록 하는 것이 도움이 된다.
따라서, 후면 컨택트를 갖는 다이를 제조하기 위한 개선된 방법이 필요하다.
본 발명의 전술한 특정 목적 및 장점은 다음의 도면과 결부된 양호할 실시예의 상세한 설명으로부터 당업자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예의 방법 단계에서의 다이 부분의 단면도.
도 2는 방법의 후속 단계에서 도 1의 다이 부분의 단면도.
도 3은 방법의 후속 단계에서 도 2의 다이 부분의 단면도.
도 4는 다른 다이에 연결된 도 3의 다이 부분의 단면도.
일 양태에서 다이는 한 면(one side)상에 능동 회로를 갖고, 다른 다이와 상호 접속하는데 유용한 다른 면상에 컨택트를 갖는다. 컨택트는 다이의 후면상에서 그라인딩(griding) 동작에 의해 노출된 비아의 하부면상에 형성된다. 비아는 능동 회로로부터 반도체 기판으로 연장된다. 그라인딩 동작후에, 반도체 재료, 통상적으로 실리콘에 의해 둘러싸인 노출된 비아가 존재하게 된다. 반도체 재료를 보호하고 절연하기 위해, 반도체 재료의 하부 면은 선택적 피착에 의해 형성되는 절연층을 갖는다. 특히 효과적인 기술은 비아상에서 성장하지 않는 질화 실리콘(silicon nitride)을 성장시키는 것이다. 비아의 재료로 인해, 노출된 하부 면은 기판상에서 질화 실리콘을 성장시키는데 이용되는 화학물(chemistry)로 막을 성장시키는데 전혀 도전성이 아니다. 반도체 재료가 보호됨으로써, 노출된 비아의 도금(plating)이 수행되고, 비아위의 절연 재료를 제거하는 단계를 필요로 하지 않고 원하는 컨택트를 얻을 수 있는데, 그 이유는 절연 재료가 비아를 전혀 덮지 않 기 때문이다. 이것은 다음의 상세한 설명과 도면을 참조하면 더 잘 이해할 수 있다.
다음은 본 발명의 일례의 상세한 설명을 제공하도록 의도되었고, 본 발명을 제한하는 것은 아니다. 오히려, 수많은 변형이 상세한 설명에 이어지는 특허청구범위에 의해 한정되는 본 발명의 범주내에 포함된다.
기판(12), 기판(12)위의 능동 회로(14), 비아(18)로 채워지고 절연층(16)이 늘어선 능동 회로(14)로부터의 홀(hole)을 포함하는 디바이스(10)가 도 1에 도시된다. 기판(12)은 SOI(semiconductor-on-insulator) 기판이 될 수 있고, 이 경우에 절연층이 존재할 수 있다. 능동 회로(14)의 부분은 양호하게는 그 상부 표면에서 기판(12)에 형성되고, 그 부분은 또한 반도체 층 또는 기판(12) 반도체 층에 부가되는 층에 형성될 수 있다. 능동 회로(14)는 또한 능동 회로(14)에 대해 상호접속을 제공하기 위해 필요한 어느 하나의 상호접속 층을 포함할 수 있다. 도 1에 도시된 디바이스(10)를 얻기 위해, 양호하게는 그라인드 단계가 수행되어 기판(12)의 하부 면(20)이 예컨대, 대략 700마이크론(micron)의 통상적인 두께에 비해, 50마이크론으로 비교적 얇게 된다. 이 그라인딩 단계는 또한 비아(18)의 하부 면(22)을 노출한다. 따라서, 비아(18)가 형성되는 홀은 관통 기판(12)을 가질 필요가 없고, 최대한 700마이크론 단지 그라인딩 단계 후에 비아(18)가 노출되는 것을 보장하는데 필요한 양이 된다. 절연층(16)은 양호하게는 산화물(oxide)인데, 그 이유는 홀의 측벽상에 간편하게 피착되고, 고 품질을 가질 수 있기 때문이다. 비아(18)는 양호하게는 구리가 될 수 있지만, 다른 도전성 재료로 될 수 있다. 기판(12)의 하 부 면(20)은 비아(18)의 하부 면(22)로부터 약간 오목하게 도시되고, 이것은 제거 속도(removal rate)가 상이한 기판 재료로 인해 그라인딩 단계에 의해 얻어질 수 있다. 하부 면은 또한 때때로 후면(backside)으로 불린다. 기판(12)의 상부 및 하부 면은 또한 주 면(major surface)으로 명칭될 수 있다.
기판(12)의 하부 면(20)상에 선택적 공정에 의해 절연층(24)을 형성한 후의 디바이스(10)가 도 2에 도시된다. 이 예에서, 기판(12)은 실리콘이고, 절연층(24)은 질화 실리콘을 성장시켜 형성된다. 질화 실리콘은 비아(18)의 하부 면(22)상에서 성장하지 않는다. 질화 실리콘은 저압 플라즈마에 의해 형성된다. 하부 면(22)상에 불필요한 막이 형성되는 것을 방지하고 하부 면(22)을 세정하는 효과를 갖기 때문에, 양호하게는 암모니아(NH3)가 이용될 수 있다. 화학량론의(Stoichiometric) 질소(N2)도 또한 이용될 수 있고, 가능하다면 부가적인 질소-함유 화학물도 이용될 수 있다. 다른 가스와 함께 질소-함유 가스를 수반하는 것이 유용하다. 화학량론적인 질소의 경우에, 예컨대, 아르곤 및 수소는 부가하는 것을 고려할 수 있는 가스이다. 절연층(24)으로서의 질화 실리콘의 두께는 양호하게는 20 내지 100옴스트롱(Angstroms)이다. 피착동안, 디바이스(10)는 양호하게는 섭씨 300도 이상을 유지하지만, 더 낮은 온도도 역시 효과적일 수 있다. 화학량론적인 질소 및 아르곤의 경우에, 효과적인 조합은 50밀리토르(milliTorr)에서 95% 아르곤과 5% 질소에서 발견된다. 화학량론적인 질소, 아르곤 및 수소의 경우에, 효과적인 조합은 50밀리토르(milliTorr)에서 93% 아르곤, 5% 질소, 및 2% 수소에서 발견 된다. 이러한 질소 막의 장점은 파괴 전압 및 낮은 누설을 포함한다.
바이(18)의 하부 면(22)상에 컨택트(26)를 형성한 후의 디바이스(10)가 도 3에 도시된다. 이것은 도금에 의해 얻어진다. 컨택트(26)는 간편하게는 주석(tin)이지만, 다른 금속도 또한 비아(18)상에 도금될 수 있다. 도금을 준비하기 위해, 도금을 위한 비아(18)를 노출하기 위해 절연층(24)을 에칭할 필요는 없는데, 그 이유는 절연층(24)은 선택적 피착으로 인해 결코 비아(18)위에 존재하지 않기 때문이다.
디바이스(10) 및 디바이스(10)에 연결된 디바이스(32)를 포함하는 멀티-칩 모듈(30)이 도 4에 도시된다. 디바이스(32)는 디바이스(10)와 유사하게 구성되고, 기판(34), 기판(34)위의 능동 회로(36), 절연층(40)에 의해 절연된 홀을 통하는 도전성 재료의 비아(42), 기판(34)의 하부상의 질화물층(44), 비아(42)의 하부상의 컨택트(46), 및 컨택트(26)과 접촉하는 능동 회로(36)내의 컨택트(38)을 포함한다. 물론, 완전한 집적 회로에서는, 디바이스(10 및 32)의 각각에 도시된, 단지 한개의 비아(18 및 42) 이상의 더 많은 비아가 존재할 수 있다. 단일 집적 회로에 수백개의 입출력 및 전원 단자가 존재하는 것이 보통이다.
여기서 설명을 위한 목적으로 선택된 실시예에 대한 다양한 변경 및 수정은 당업자가 용이하게 알 수 있다. 예컨대, 실시예는 실리콘상의 질화 실리콘의 선택적 형성을 반영하였고, 여기서 비아는 질화 실리콘을 성장시킨 구리와 같은 금속이었다. 그러나, 상이한 절연 재료가 노출된 비아상에 피착을 하지 않더라도 기판 재료 상에 피착할 때의 효율성에 기초하여 선택될 수 있다. 따라서, 성장 대신에 피착이 될 수 있고, 절연층을 형성하는데 기판의 일부를 실제로 이용하지 않는, 선택적인 공정은, 비아가 절연 재료로 코팅되지 않도록 한다면 효과적일 수 있다. 도전성 비아를 위해 선택된 특정 재료는 바람직한 결과를 얻기 위해 기판 재료와 관련될 필요가 있다. 이해를 돕기 위해 예들이 설명되었다. 따라서, 이 예들이 단지 예로서만 의도된 것은 아니다. 수정 및 변경이 본 발명의 사상으로부터 벗어나지 않는 한, 다음의 특허청구범위의 정확한 해석에 의해서만 얻어질 수 있는 본 발명의 범주내에 이들이 포함된다.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법으로서,
    제1 반도체 기판위에 제1 능동 회로를 형성하는 단계 - 상기 제1 반도체 기판은 제1 주 표면 및 제2 주 표면을 갖고, 상기 제1 능동 회로는 상기 반도체 기판의 상기 제1 주 표면위에 형성됨 -;
    상기 제1 반도체 기판내에 제1 비아를 형성하는 단계 - 상기 제1 비아는 상기 제1 능동 회로로부터 상기 제1 반도체 기판의 상기 제2 주 표면으로 연장됨 -; 및
    상기 제1 비아에 인접하여, 상기 제2 주 표면위에 제1 유전층을 선택적으로 형성하는 단계를 포함하는 반도체 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 제1 유전층을 선택적으로 형성하는 단계는, 질소 및 실리콘을 포함하는 유전층을 선택적으로 형성하는 단계를 포함하는 반도체 디바이스 형성 방법.
  3. 제1항에 있어서,
    상기 제1 반도체 기판내에 제1 비아를 형성하는 단계는,
    상기 반도체 기판내에 트렌치를 형성하는 단계;
    상기 트렌치내에 도전성 재료를 형성하는 단계; 및
    상기 도전성 재료가 노출되도록 상기 제1 반도체 기판의 일부를 제거하는 단계를 포함하고,
    상기 도전성 재료가 노출되도록 상기 제1 반도체 기판의 일부를 제거하는 단계는 평탄화 및 에칭을 포함하는 그룹으로부터 선택되는 공정을 포함하는 반도체 디바이스 형성 방법.
  4. 제1항에 있어서,
    상기 제1 유전층을 선택적으로 형성하는 단계는,
    질소를 포함하는 플라즈마 환경에 상기 제1 반도체 기판을 노출시키는 단계; 및
    상기 제1 반도체 기판을 상기 플라즈마에 반응시키는 단계를 포함하는 반도체 디바이스 형성 방법.
  5. 제4항에 있어서,
    상기 플라즈마 환경은 암모니아(NH3)를 포함하는 반도체 디바이스 형성 방법.
  6. 제5항에 있어서,
    상기 플라즈마 환경은 아르곤을 더 포함하는 반도체 디바이스 형성 방법.
  7. 제4항에 있어서,
    상기 플라즈마 환경은 질소 및 수소를 포함하는 반도체 디바이스 형성 방법.
  8. 제4항에 있어서,
    상기 제1 반도체 기판을 상기 플라즈마에 반응시키는 단계는 대략 섭씨 300도 보다 높은 온도에서 발생하는 반도체 디바이스 형성 방법.
  9. 제8항에 있어서,
    상기 제1 반도체 기판을 상기 플라즈마에 반응시키는 단계는 대략 100mTorr보다 작은 압력에서 발생하는 반도체 디바이스 형성 방법.
  10. 제1항에 있어서,
    상기 제1 유전층을 선택적으로 형성한 후에, 상기 도전성 재료에 연결되는 범프(bump)를 형성하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  11. 제10항에 있어서,
    상기 제1 반도체 디바이스의 범프를 제2 반도체 디바이스에 연결하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  12. 제11항에 있어서,
    제2 반도체 기판위에 제2 능동 회로를 형성하는 단계 - 상기 제2 반도체 기판은 제3 주 표면 및 제4 주 표면을 갖고, 상기 제2 능동 회로는 상기 제2 반도체 기판의 상기 제3 주 표면위에 형성됨 -;
    상기 제2 반도체 기판내에 제2 비아를 형성하는 단계 - 상기 제2 비아는 상기 제2 능동 회로로부터 상기 반도체 기판의 상기 제4 주 표면으로 연장됨 -; 및
    상기 제4 주 표면위에 제2 유전층을 선택적으로 형성하는 단계를 포함하고,
    상기 제2 유전층은 질소 및 실리콘을 포함하고,
    상기 제2 유전층을 선택적으로 형성하는 단계 후에, 상기 제1 반도체 디바이스의 범프를 상기 제2 반도체 디바이스에 연결하는 단계가 수행되는 반도체 디바이스 형성 방법.
  13. 반도체 디바이스를 형성하는 방법으로서,
    반도체 기판을 제공하는 단계 - 상기 반도체 기판은, 상기 반도체 기판위의 능동 회로, 및 상기 반도체 기판내의 비아를 포함하고, 상기 비아는 상기 반도체 기판의 주 표면상에서 노출됨 -; 및
    상기 노출된 비아에 인접하여, 상기 반도체 기판의 주 표면위에 유전층을 선택적으로 형성하는 단계를 포함하는 반도체 디바이스 형성 방법.
  14. 제13항에 있어서,
    상기 유전층을 선택적으로 형성하는 단계는,
    질소를 포함하는 플라즈마 환경에 상기 반도체 기판을 노출시키는 단계; 및
    상기 반도체 기판을 상기 플라즈마에 반응시키는 단계를 포함하는 반도체 디바이스 형성 방법.
  15. 제14항에 있어서,
    상기 플라즈마 환경은 암모니아(NH3)를 포함하는 반도체 디바이스 형성 방법.
  16. 제15항에 있어서,
    상기 플라즈마 환경은 아르곤을 더 포함하는 반도체 디바이스 형성 방법.
  17. 제14항에 있어서,
    상기 플라즈마 환경은 질소 및 수소를 포함하는 반도체 디바이스 형성 방법.
  18. 제14항에 있어서,
    상기 반도체 기판을 상기 플라즈마에 반응시키는 단계는 대략 섭씨 300도 보다 높은 온도에서 발생하는 반도체 디바이스 형성 방법.
  19. 제18항에 있어서,
    상기 반도체 기판을 상기 플라즈마에 반응시키는 단계는 대략 100mTorr보다 작은 압력에서 발생하는 반도체 디바이스 형성 방법.
  20. 반도체 디바이스를 형성하는 방법으로서,
    반도체 기판을 제공하는 단계 - 상기 반도체 기판은, 상기 반도체 기판위의 능동 회로, 및 상기 반도체 기판내의 비아를 포함함 -;
    상기 반도체 기판의 주 표면상에 비아가 노출되도록 상기 반도체 기판의 두께를 감소시키는 단계; 및
    상기 노출된 비아에 인접하여, 상기 반도체 기판의 주 표면위에 유전층을 선택적으로 형성하는 단계를 포함하고,
    상기 유전층은 질소 및 실리콘을 포함하는 반도체 디바이스 형성 방법.
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