JP2010510664A - ダイの裏面に接点を形成する方法 - Google Patents

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Abstract

半導体素子（１０，２０）を形成する方法は、第１の主要表面と第２の主要表面とを有する半導体基板（１２）上に第１の能動回路（１４）を形成する工程を含む。第１の能動回路（１４）は第１の主要表面上に形成される。第１の半導体基板内には、第１の能動回路から第１の半導体基板の第２の主要表面まで延びるビア（１６，１８）が形成される。第２の主要表面上には第１のビアに隣接して誘電体層（２４）が形成される。誘電体層（２４）は窒素とシリコンを含んでよく、低圧プラズマ、低温プラズマ、または両方のプラズマプロセスにより形成され得る。

Description

本発明は包括的には集積回路に関し、より詳細にはダイ裏面への接点の形成に関する。
集積回路のスタッキングは長い間、所与量のスペースの機能性を高めるために利用されてきた技術である。例えばこれは、２つのメモリ集積回路を積み重ねることによりメモリの量を２倍にする技術であったが、現在では単一ダイを必要とせずに高い密度が利用できるという理由のみならず、種々の機能を実現するために種々の製造技術が使用されているという理由からも、異なる種類のスタック集積回路を使用することはますます望ましくなっている。例えば、論理回路と共にｒｆ回路が使用されなければならない場合は多いが、これらの異なる機能に対する製造技術は全く異なっている。したがって、両者を同じ一つの集積回路上で実現しようとするより、これらの２つの機能を積み重ねるほうが実際的である。ダイを積み重ねる際、単一のダイに存在しないダイ間の相互接続に関する問題が生じる。１例は、ダイを積み重ねる場合にダイの裏側、すなわち回路が形成されるのと反対側に接点を有するのが便利であるということである。したがって、裏面に接点を有するダイを製造するための改良法が必要とされている。
本発明の上述の、追加の、およびさらに特定の目的及び効果は、以下の図面と共に好ましい実施の形態の説明から当業者には容易に理解されるだろう。
１実施形態の方法の１ステップにおけるダイの一部分の断面図。 方法の次のステップにおける図１のダイの一部分の断面図。 方法の次のステップにおける図２のダイの一部分の断面図。 別のダイに接続された図３のダイの一部分の断面図。
１態様では、ダイは、一側に能動回路と、他側に別のダイと相互接続するのに有用な接点とを備えている。接点は、ダイの裏面の研削動作によって露出されるビアの底部表面上に形成される。ビアは能動回路から半導体基板内に延びる。研削動作後には、通常はシリコンである半導体材料により包囲された露出されたビアが存在する。半導体材料を保護および絶縁するために、半導体材料の底部表面は選択的堆積により形成された絶縁層を有する。特に有効な技術は、ビアの上では成長しない窒化シリコンを成長させることである。ビアの材料のため、露出した底部表面は、基板上に窒化シリコンを成長させるために使用される化学物質を用いたフィルムの成長を全く助長しない。半導体材料を保護したまま露出されたビアがめっきされ、その結果、絶縁材はビアを覆っていなかったため、ビア上の絶縁材を除去する工程を必要とせずに、所望の接点が形成される。これは、図面と以下の説明を参照すればより一層良く理解される。
以下は、本発明の実施例の詳細な説明を提供することを目的とし、本発明自体を限定するものと解釈されるべきではない。そうではなく、以下の詳細な説明に続く請求項で定義される本発明の範囲内には多数のバリエーションが包含される。
図１に示されているのは、基板１２と、基板１２の上に重ねられた能動回路１４と、絶縁層１６で裏打ちされビア１８で満たされた能動回路１４から延びる孔とを備えた装置１０である。基板１２は絶縁体上に半導体が存在する（ＳＯＩ）基板であってよく、この場合、絶縁層もさらに存在する。能動回路１４の一部は、基板１２の上部表面の位置で基板１２中に形成されるのが好ましいが、かかる部分は基板１２の半導体層に追加された１または複数の半導体層中にも形成することが可能である。能動回路１４は、能動回路１４の相互接続を提供するために必要とされる任意の相互接続層をさらに含む。図１に示されるような装置１０を達成するために、好ましくは切削工程が行われ、その結果、約７００μｍという通常の厚さと比較して、例えば５０μｍという比較的薄い基板１２の底部表面２０が生じる。この研削工程はさらに、ビア１８の底部表面２２を露出させる。したがって、ビア１８が中に形成されている孔は基板１２を７００μｍぶん完全に貫通する必要はなく、切削工程後にビア１８が露出されるのを確実にするのに必要な量だけ延びていればよい。絶縁体１６は酸化物であることが好ましいが、その理由は、酸化物は孔のサイドウォールに堆積させるのに都合が良く、高品質であるからである。ビア１８は好ましくは銅であるが、別の導電材料であってもよい。基板１２の底部表面２０はビア１８の底部表面２２からわずかにくぼんだ状態で示されており、これは基板材料の除去速度が異なるために研削工程により達成することができる。底部表面は裏面と呼ばれることもある。基板１２の上部表面および底部表面は主要表面と呼ばれることもある。
図２に示されるのは、基板１２の底部表面２０に対する選択的プロセスにより絶縁層２４を形成した後の装置１０である。この実施例では、基板１２はシリコンであり、絶縁層２４は窒化シリコンを成長させることにより形成されている。窒化シリコンはビア１８の底部表面２２上では成長しない。窒化シリコンは低圧プラズマにより形成される。好ましくはアンモニア（ＮＨ3）が使用されるが、その理由は、アンモニアは底部表面２２に望ましくないフィルムが生じるのを防ぐと共に、底部表面２２に対する清掃作用を有するためである。化学量論の窒素（Ｎ2）や、可能性のある更なる含窒素化学物質も使用可能である。含窒素ガスへの別の気体の添加は有益である場合がある。化学量論の窒素の場合、例えば、添加を考慮される気体はアルゴンと水素である。絶縁層２４としての窒化シリコンの厚さは好ましくは２０〜１００オングストロームである。堆積中、装置１０は３００℃より高い温度に好ましくは維持されるが、それより低い温度も有効であり得る。化学量論の窒素とアルゴンの場合、有効な組み合せは、約６．６７Ｐａ（５０ｍＴｏｒｒ）において９５％のアルゴンと５％の窒素であることが判明した。化学量論の窒素、アルゴンおよび水素の場合、有効な組み合せは、約６．６７Ｐａ（５０ｍＴｏｒｒ）において９３％のアルゴンと、５％の窒素と、２％の水素であることが判明した。かかる窒素フィルムの利点は絶縁破壊（ブレークダウン）電圧および漏洩の低さを含む。
図３に示されるのは、ビア１８の底部表面２２に接点２６を形成した後の装置１０である。これはめっきにより達成される。接点２６はスズであることが都合良いが、他の金属もビア１８にめっきすることが可能である。選択的堆積のためにビア１８の上には絶縁層２４が存在しないため、めっきの準備をするために、ビア１８を露出させるべく絶縁層２４をエッチングする必要はない。
図４に示されるのは、装置１０と、装置１０に接続された装置３２とを備えたマルチチップモジュール３０である。装置３２は装置１０と同様に構成され、基板３４、基板３４の上に重ねられた能動回路３６、絶縁層４０により絶縁された孔を貫通する導電材料から形成されたビア４２、基版３４の底部に存在する窒化物層４４、ビア４２の底部に存在する接点４６、基板３４の底の窒化物層４４、および接点２６と接触する能動回路３６内の接点３８を備えている。完成された集積回路中には、装置１８および４２の各々に対して示されているビア１８および４２よりもずっと多くのビアが存在するはずである。一つの集積回路に数百の入力、出力および電源端末があるのも珍しくない。
説明のためにここで選択した実施形態に対する様々な他の変更および改変が、当業者には容易に思い浮かぶだろう。例えば、上記実施形態は、窒化シリコンを成長させることにより、ビアが銅等の金属であるシリコン上での窒化シリコンの選択的形成を示したが、露出されたビア上に堆積させずに基板材料上に堆積させる際の有効性に基づいて、種々の絶縁材が選択可能である。したがって、ビアが絶縁材で覆われない場合、絶縁層を形成する際に基板の一部を実際に使い果たさない、成長ではなく堆積である選択的プロセスが有効であり得る。導電性ビアのために選択される特定の材料は、所望の結果を達成すべく基板材料と関連付けられる必要がある。実施例は理解を助けるために説明したのであって、かかる実施例が唯一の例であることは意図しない。かかる改変や変更が本発明の趣旨から逸脱しない程度で、かかる改変や変更は以下の請求項の公平な解釈によってのみ評価される本発明の範囲内に含まれるものとする。

Claims (20)

  1. 半導体素子を形成する方法であって、
    第１の主要表面と第２の主要表面とを有する第１の半導体基板上に第１の能動回路を形成する工程であって、第１の能動回路は第１の主要表面上に形成される工程、
    第１の半導体基板内に、第１の能動回路から第１の半導体基板の第２の主要表面まで延びる第１のビアを形成する工程、および
    第２の主要表面上に第１のビアに隣接して第１の誘電体層を選択的に形成する工程、
    を含む方法。
  2. 前記第１の誘電体層を選択的に形成する工程は、窒素とシリコンを含む誘電体層を選択的に形成することを含む請求項１に記載の方法。
  3. 前記第１の半導体基板内に第１のビアを形成する工程は、
    半導体基板内に溝を形成すること、
    溝内に導電材料を形成すること、および
    平坦化およびエッチングから選択されたプロセスからなる、第１の半導体基板の一部分を除去して導電材料を露出させること、
    を含む請求項１に記載の方法。
  4. 前記第１の誘電体層を選択的に形成する工程は、
    窒素を含むプラズマ環境に第１の半導体基板を曝露すること、および
    プラズマを第１の半導体基板と反応させること、
    を含む請求項１に記載の方法。
  5. 前記プラズマ環境はアンモニア（ＮＨ3）を含む請求項４に記載の方法。
  6. 前記プラズマ環境はアルゴンをさらに含む請求項５に記載の方法。
  7. 前記プラズマ環境は窒素と水素を含む請求項４に記載の方法。
  8. 前記プラズマの第１の半導体基板との反応が、約３００℃より高い温度で起こる請求項４に記載の方法。
  9. 前記プラズマの第１の半導体基板との反応が、約１３．３Ｐａ（約１００ｍＴｏｒｒ）未満の圧力で起こる請求項８に記載の方法。
  10. 前記第１の誘電体層を選択的に形成する工程の後に、導電材料に結合されたバンプを形成する工程をさらに含む請求項１に記載の方法。
  11. 前記第１の半導体素子のバンプを第２の半導体素子に接続する工程をさらに含む請求項１０に記載の方法。
  12. 第３の主要表面と第４の主要表面とを有する第２の半導体基板上に第２の能動回路を形成する工程であって、第２の能動回路は第３の主要表面上に形成される工程、
    第２の半導体基板内に、第２の能動回路から第２の半導体基板の第４の主要表面まで延びる第２のビアを形成する工程、および
    第４の主要表面上に窒素とシリコンを含む第２の誘電体層を選択的に形成する工程、をさらに含み、
    前記第１の半導体素子のバンプを第２の半導体素子に接続する工程が、前記第２の誘電体層を形成した後で行われる請求項１１に記載の方法。
  13. 半導体素子を形成する方法であって、
    半導体基板を提供する工程であって、半導体基板は該半導体基板上に能動回路と、半導体基板内に半導体基板の主要表面上に露出されたビアとを備えている工程、および
    半導体基板の主要表面上に前記露出されたビアに隣接して誘電体層を選択的に形成する工程、
    を含む方法。
  14. 前記誘電体層を選択的に形成する工程は、
    窒素を含むプラズマ環境に半導体基板を曝露すること；および
    プラズマを半導体基板と反応させること、
    を含む請求項１３に記載の方法。
  15. 前記プラズマ環境はアンモニア（ＮＨ3）を含む請求項１４に記載の方法。
  16. 前記プラズマ環境はさらにアルゴンを含む請求項１５に記載の方法。
  17. 前記プラズマ環境は窒素と水素を含む請求項１４に記載の方法。
  18. 前記プラズマの半導体基板との反応が、約３００℃より高い温度で起こる請求項１４に記載の方法。
  19. 前記プラズマの半導体基板との反応が、約１３．３Ｐａ（約１００ｍＴｏｒｒ）未満の圧力で起こる請求項１８に記載の方法。
  20. 半導体素子を形成する方法であって、
    半導体基板を提供する工程であって、半導体基板は半導体基板上に能動回路と、半導体基板内にビアとを備えている工程、
    半導体基板の厚さを減少させて半導体基板の主要表面上にビアを露出させる工程、および
    半導体基板の主要表面上に前記露出されたビアに隣接して、窒素とシリコンを含む誘電体層を選択的に形成する工程、
    を含む方法。
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