KR20090086843A - 액정표시장치 및 그 구동방법 - Google Patents

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Abstract

본 발명은 액정표시장치 및 그 구동방법에 관한 것으로 다수개의 데이터 라인과 연결되며, 제1보조 데이터라인 및 제2보조 데이터라인과 교대로 연결되는 제1커플링 캐패시터 및 제2커플링 캐패시터를 포함한다.
상기 다수개의 제1커플링 캐패시터 및 제2커플링 캐패시터를 이용하여 저전압 데이터 신호를 이용하는 저전력의 도트 반전방식을 구현할 수 있다.
도트반전, 커플링 캐패시터

Description

액정표시장치 및 그 구동방법{Liquid crystal display device and driving method of the same}
본 발명은 액정표시장치 및 그 구동방법에 관한 것으로, 보다 상세하게는 도트반전 방식의 액정표시장치 및 그 구동방법에 관한 것이다.
일반적으로, 액정표시장치(LCD: Liquid Crystal Display)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정캐패시터를 포함하는 다수개의 화소들이 매트릭스 형태로 배열된 액정패널과, 상기 액정패널을 구동하기 위한 구동회로를 포함하며 구성된다.
이러한, 일반적인 액정표시장치에서는 액정의 열화를 방지함과 동시에 화질을 개선하기 위해 반전 방식의 구동방법을 사용한다. 이러한, 반전 방식에는 프레임(frame) 반전 방식, 도트(dot) 반전 방식 및 라인(line) 반전 방식 등이 있다.
먼저, 상기 프레임 반전 방식은 공통 전극 전압(Vcom)에 대해 액정캐패시터에 인가되는 데이터 전압의 극성이 프레임 단위로 동일하도록 인가하는 방식이다.
기수 프레임(Even Frame)에 정(+)극성의 데이터 전압이 인가되었다면, 우수 프레임(Odd Frame)에 부(-)극성의 데이터 전압이 인가되는 방식이다.
이와 같은 프레임 반전 방식은 스위칭 시 발생하는 소모 전류가 적다는 장점은 가지고 있으나, 정(+)극성과 부(-)극성의 투과율 비대칭 현상에 의한 플리커(Flicker) 현상에 민감하고 데이터 사이의 간섭에 의한 크로스토크(Crosstalk)에 취약한 단점을 갖고 있다.
다음으로, 상기 라인 반전 방식은 일반적으로 저해상도(VGA, SVGA)에 널리 상용되는 반전 방식으로 화소의 극성을 수평라인 단위로 극성이 달라지도록 데이터 전압을 인가하는 방식이다.
홀수 번째 라인에 정(+)극성과 짝수 번째 라인에 부(-)극성 데이터 전압을 인가하였다면, 다음 프레임에서는 그 반대로 전압의 극성이 인가되는 방식이다.
이와 같은 라인 반전 방식은 인접 라인간에 반대 극성의 데이터 전압이 인가되므로 프레임 반전 대비 플리커 현상이 작다. 또한, 수직 방향으로는 반대 극성의 전압이 분포하여 데이터간에 발생하는 커플링(Coupling) 현상이 상쇄되어 프레임 반전 대비 수직 크로스토크(Vertical Crosstalk)가 작다.
그러나, 수평 방향으로는 동일 극성의 전압이 분포되어 수평 크로스토크(Horizontal Crosstalk)가 발생하고, 프레임 반전 대비 스위칭 반복수가 증가하므로 소비 전력이 증가하는 단점이 있다.
다음으로, 상기 도트 반전 방식은 상하/좌우 모든 방향에서 인접 화소간의 데이터 전압 극성이 반대인 방식이다. 다수개의 화소 중 하나가 정(+)극성이면 주변 화소는 부(-)극성이며, 다음 프레임에서는 그 반대로 전압의 극성이 인가되는 방식이다.
이러한, 도트 인버전 방식은 수직 및 수평 방향으로 인접한 화소들 간에 발생되는 플리커가 서로 상쇄되게 함으로써, 다른 인버전 방식에 비하여 뛰어난 화질을 갖는 화상을 제공한다.
따라서, 극성 반전 방식 중 현재 가장 우수한 화질로 고해상도(XGA, SXGA, UXGA)로 널리 사용되고 있다. 하지만, 이러한 도트 반전 방식은 상기의 다른 반전방식에 비해 전력 소모가 가장 크다는 단점이 있다.
상기 라인 인버전 방식에서는 데이터 신호(Sd)가 주기마다 극성이 반전되고, 이에 대응되는 공통전압(Vcom)의 극성도 반전되게 된다. 따라서, 라인 인버전 방식에서는 공통전압(Vcom)이 데이터 신호(Sd)와 대응되며 반전되므로, Vd의 데이터 전압이 공급되더라도 공통전압(Vcom)과 2Vd만큼의 전위차를 가질 수 있다.
반면에, 상기 도트 반전방식에서는 고정된 직류 성분의 공통전압(Vcom)에 대해 주기마다 데이터 신호(Sd)의 극성이 반전되게 된다. 따라서, 상기 도트 반전방식은 상기 라인반전방식에 비해 2Vd의 데이터 전압이 공급되어야 공통전압(Vcom)과 2Vd만큼의 전위차를 가질 수 있다. 결국, 소비 전력은 p=cv^2f이므로 라인반전 대비 4배가 증가되는 문제점을 가지고 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위한 것으로, 저전압 데이터 신호로 구동하는 도트 반전방식을 구현함으로서 전력소모를 개선하는데 그 목적이 있다.
본 발명의 상기 목적은 기판; 상기 기판 상에 위치하며, 일방향으로 위치하는 다수개의 데이터 라인; 상기 다수개의 데이터 라인과 교차하는 다수개의 게이트 라인; 상기 다수개의 데이터 라인 및 게이트 라인과 연결되며 매트릭스 형태로 배열되는 다수개의 화소; 상기 기판의 일측에 위치하며 상기 다수개의 데이터 라인과 교차하는 제1보조 데이터라인 및 제2보조 데이터라인; 및 상기 다수개의 데이터 라인과 연결되며 상기 제1보조 데이터라인 및 제2보조 데이터라인과 교대로 연결되는 제1커플링 캐패시터 및 제2커플링 캐패시터를 포함하는 것을 특징으로 하는 액정표시장치에 의해 달성된다.
또한, 본 발명의 상기 목적은 기판 상에 일방향으로 배열되는 다수개의 게이트 라인에 게이트 신호를 공급하고; 상기 다수개의 게이트 라인과 교차하는 다수개의 데이터 라인에 데이터 신호를 공급하고; 상기 다수개의 데이터 라인과 제1커플링 캐패시터 및 제2커플링 캐패시터를 매개로 교대로 연결되는 제1보조 데이터라인 및 제2보조 데이터라인에 서로 반전되는 제1보조 데이터 신호 및 제2보조 데이터 신호를 각각 공급하고; 상기 다수개의 데이터 라인 및 게이트 라인과 연결되는 다 수개의 화소마다 화소전압이 인가되는 것을 포함하는 액정표시장치 구동방법에 의해서도 달성된다.
따라서, 본 발명의 액정표시장치 및 그 구동방법은 전력소모가 개선된 도트반전 방식을 구현할 수 있다.
도 1a 및 1b는 본 발명에 의한 액정표시장치를 나타내는 평면도이다.
먼저, 도 1a를 참조하면, 액정표시장치는 액정패널(10)과, 상기 액정패널(10)의 게이트라인(G1 내지 Gn)에 게이트 신호를 공급하는 게이트 드라이버(11)와, 상기 액정패널(10)의 데이터라인(D1 내지 Dn)에 데이터 신호를 인가하고, 제1보조 데이터라인(Ds1) 및 제2보조 데이터라인(Ds2)에 제1보조 데이터신호 및 제2보조 데이터신호를 각각 공급하는 데이터 드라이버(12) 및 상기 게이트 드라이버(11)와 데이터 드라이버(12)를 제어하기 위한 타이밍 제어부(20)를 포함한다.
보다 자세하게, 상기 게이트 드라이버(11)는 타이밍 제어부(20)로부터의 게이트 제어신호에 응답하여 게이트라인(G1 내지 Gn)에 순차적으로 게이트 신호를 공급한다.
이에 따라, 상기 게이트라인(G1 내지 Gn)과 연결되며 액정패널(10)의 다수개의 화소마다 위치하는 박막트랜지스터는 게이트라인(G1 내지 Gn) 단위로 구동되게 된다.
다음으로, 상기 데이터 드라이버(12)는 타이밍 제어부(20)로부터의 데이터 제어신호에 응답하여 데이터 신호를 데이터라인(D1 내지 Dn)에 공급한다. 이때, 타이밍 제어부(20)에서 공급되는 화소 데이터(R, G, B)를 감마전압을 이용하여 데이터 신호(Sd1 내지 Sdn)로 변환하여 공급한다.
또한, 상기 데이터라인(D1 내지 Dn)과 교차하는 제1보조 데이터라인(Ds1) 및 제2보조 데이터라인(Ds2)에 서로 반전하는 제1보조 데이터신호 및 제2보조 데이터신호를 공급한다.
다음으로, 상기 타이밍 제어부(20)는 게이트 제어신호 및 데이터 제어신호를 공급하여 게이트 드라이버(11) 및 데이터 드라이버(12)를 각각 제어하게 된다. 이때, 데이터 드라이버(12)에는 화소 데이터(R, G, B)를 공급한다.
다음으로, 상기 액정패널(10)의 상세한 설명의 도 1b를 참조한 이하에서 보다 명확하게 설명된다.
도 1b를 참조하면, 상기 액정패널(10)은 기판 상에 일방향으로 배열되는 다수개의 데이터 라인(D1 내지 Dn)과, 상기 다수개의 데이터 라인(D1 내지 Dn)과 교차하는 다수개의 게이트 라인(G1 내지 Gn)과, 상기 다수개의 데이터 라인(D1 내지 Dn) 및 게이트 라인(G1 내지 Gn)과 연결되며, 화소영역에 매트릭스 형태로 배열되는 다수개의 화소가 위치한다.
또한, 상기 기판의 일측의 비화소영역에 위치하며, 상기 다수개의 데이터 라인(D1 내지 Dn)과 교차하는 제1보조 데이터라인(Ds1) 및 제2보조 데이터라인(Ds2)과, 상기 다수개의 데이터 라인(D1 내지 Dn)과 연결되며 상기 제1보조 데이터라인(Ds1) 및 제2보조 데이터라인(Ds2)과 교대로 연결되는 다수개의 제1커플링 캐패 시터(Cc1) 및 제2커플링 캐패시터(Cc2)를 포함하는 커플링 캐패시터부(Cc)를 포함한다.
상기 다수개의 화소는 박막트랜지스터(T)와 상기 박막트랜지스터(T)와 연결되는 액정 캐패시터(Clc) 및 스토리지 캐패시터(Cst)를 포함하며 구성된다.
도 2는 도 1b의 커플링 캐패시터부(Cc) 일부의 확대도이다.
도 2를 참조하면, 먼저 제1커플링 캐패시터(Cc1)는 상기 제1보조 데이터 라인(Ds1)에서 수직방향으로 연장된 일정패턴과 상기 제1데이터 라인(D1)에서 수직방향으로 연장된 일정패턴이 서로 대응됨과 동시에 전기적으로는 절연되면서 형성된다.
다음으로, 상기 제2커플링 캐패시터(Cc2)는 상기 제2보조 데이터 라인(Ds2)에서 수직방향으로 연장된 일정패턴과 상기 제2데이터 라인(D2)에서 수직방향으로 연장된 일정패턴이 서로 대응됨과 동시에 전기적으로는 절연되면서 형성된다.
이러한, 제1커플링 캐패시터(Cc1)와 제2커플링 캐패시터(Cc2)의 상세한 설명 및 그 제조방법은 박막트랜지스터(T)를 참조한 도 3에 의해 명확히 이해될 수 있다.
도 3은 본 발명에 의한 액정표시장치의 박막트랜지스터(T)와 제1커플링 캐패시터(Cc1) 및 제2커플링 캐패시터(Cc2)의 단면도이다.
도 3을 참조하면, 먼저, 다수개의 화소마다 위치하는 박막트랜지스터(T)가 형성되는 화소영역(A)과 다수개의 제1커플링 캐패시터(Cc1) 및 제2커플링 캐패시터(Cc2)가 형성되는 비화소영역(B)을 구비하는 기판(100)을 제공한다.
이어서, 상기 기판(100) 상의 화소영역(A)에 비정질 실리콘층을 형성하는데, 상기 비정질 실리콘층은 결정화하여 다결정 실리콘층으로 형성할 수 있다.
이어서 상기 다결정 실리콘층을 일정패턴으로 패터닝하여 화소영역(A)에 반도체층(110)을 형성한다.
이어서, 상기 기판 전면에 게이트 절연막(120)을 형성하고, 상기 게이트 절연막(120) 상에 게이트 메탈층을 증착한다.
이어서, 상기 게이트 메탈층을 패터닝하여 화소영역(A)에는 상기 반도체층(110)의 일정영역에 대응되는 게이트 전극(130a)을 형성한다.
이와 동시에, 비화소영역(B)에서도 상기 게이트 메탈층을 패터닝하여 일정패턴의 제1커플링 캐패시터 제1전극(130b) 및 제2커플링 캐패시터 제1전극(130c)을 형성한다.
이때, 상기 제1커플링 캐패시터 제1전극(130b)은 제1보조 데이터라인(Ds1)과 연결되고, 상기 제2커플링 캐패시터 제1전극(130c)은 제2보조 데이터라인(Ds2)과 연결된다.
이어서, 상기 반도체층(110)에 N형 또는 P형 불순물 중 어느 하나를 이온주입하여 소스/드레인 영역(110a, 110b)를 형성한다. 이때, 상기 반도체층(110)의 소스/드레인 영역(110a, 110b)의 사이에는 채널영역(110c)이 형성된다.
이어서, 상기 기판 전면에 층간 절연막(140)을 형성한다.
이어서, 상기 화소영역(A)에서는 상기 층간 절연막(140)과 게이트 절연막(120)을 식각하여 상기 반도체층(110)의 소스/드레인 영역(110a, 110b) 일부를 노출시키는 콘택홀을 각각 형성한다.
이어서, 상기 기판 전면의 층간 절연막(140) 상에 소스/드레인 메탈층을 증착한다.
이어서, 화소영역 (A)의 상기 소스/드레인 메탈층을 일정패턴으로 패터닝하여 상기 콘택홀을 통해 반도체층(110)의 소스/드레인 영역(110a, 110b)과 각각 연결되는 소스/드레인 전극(150a)을 형성한다.
이와 동시에, 비화소영역(B)에서도 상기 소스/드레인 메탈층을 일정패턴으로 패터닝하여 상기 제1커플링 캐패시터 제1전극(130b)과 대응되는 제1커플링 캐패시터 제2전극(150b)을 형성한다. 또한, 상기 제2커플링 캐패시터 제1전극(130c)과 대응되는 제2커플링 캐패시터 제2전극(150c)을 형성한다.
이때, 상기 제1커플링 캐패시터 제2전극(150b)은 제1데이터 라인(D1)과 연결되며, 상기 제2커플링 캐패시터 제2전극(150c)은 제2데이터 라인(D2)과 연결된다.
이어서, 상기 기판 상부 전면에 보호막(160)을 형성한다.
이상의 상세한 설명에서 제1커플링 캐패시터(Cc1) 및 제2커플링 캐패시터(Cc2)는 제1데이터 라인(D1) 내지 제2데이터 라인(D2)을 일예로 설명하였지만, 다수개의 데이터 라인(D1 내지 Dn)마다 동일하게 교대로 형성된다.
또한, 기판(100) 상에 형성되는 박막트랜지스터(T)를 탑 게이트를 중심으로 설명하였지만, 본 발명이 이에 한정되는 것은 아니며, 공지된 기술인 버텀 게이트에서도 적용될 수 있다.
본 발명의 액정표시장치의 구동방법은 이하의 상세한 설명에 의해 설명된다.
이하에서는, 설명의 편의를 위해 도 1a 내지 도 1b 및 를 참조하여 다수개의 화소 중 제1화소(P1) 내지 제4화소(P4)만을 설명한다.
액정패널(10)에는 제1화소(P1), 제2화소(P2), 제3화소(P3) 및 제4화소(P4)를 포함하는 다수개의 화소가 매트릭스 형태로 배열된다.
먼저, 상기 화소마다 구비되는 박막트랜지스터(T)는 상기 게이트 드라이버(11)에서 다수개의 게이트라인(G1 내지 Gn)으로 공급되는 게이트 신호(Sg1 내지 Sgn)가 하이(High)일 때 온(ON) 된다.
이어서, 상기 데이터 드라이버(12)에서 다수개의 데이터라인(D1 내지 Dn)으로 공급되는 데이터 신호(Sd1 내지 Sdn)는 온(ON) 상태인 상기 박막트랜지스터(T)에 의해 액정 캐패시터(Clc) 및 스토리지 캐패시터(Cst)에 공급된다.
이어서, 상기 데이터 드라이버(12)에서 제1보조 데이터라인(Ds1) 및 제2보조 데이터라인(Ds2)으로 공급되는 제1보조 데이터 신호(Ssd1) 및 제2보조 데이터 신호(Ssd2)는 제1커플링 캐패시터(Cc1) 및 제2커플링 캐패시터(Cc2)에 의해 액정 캐패시터(Clc) 및 스토리지 캐패시터(Cst)에 공급된다.
이러한, 상기 액정 캐패시터(Clc)는 화소전압(Vp)이 인가되는 화소 전극과 공통 전압(Vcom)이 인가되는 공통 전극의 사이에 액정을 구비되며, 상기 액정은 유전체로서 기능한다.
이때, 상기 화소 전압(Vp)과 공통 전압(Vcom)의 차이에 해당하는 전압이 액정에 인가되어 광 투과율을 제어하게 된다.
상기 화소 전압(Vp)은 1 프레임 동안 유지되는데, 상기 스토리지 캐패시 터(Cst)는 충전된 전압에 의해 상기 화소 전압(Vp)을 1 프레임 동안 유지시키는 역할을 한다.
도 4는 본 발명의 액정표시장치 구동을 나타내는 타이밍도이다.
도 4를 참조하면, 먼저, 제1화소의 제1프레임(1F)에서는 제1게이트 라인(G1)으로 제1게이트 신호(Sg1)가 공급된다. 이때, 하이(High)가 공급되는 T11구간에서, 제1박막트랜지스터(T1)가 온(ON) 된다.
상기와 같이 제1박막트랜지스터(T1)가 온(ON)되면, 제1데이터 라인(D1)에서 공급되는 제1데이터 신호(Sd1)가 제1액정캐패시터(Clc1)와 제1스토리지 캐패시터(Cst1)에 공급된다.
따라서, 상기 제1액정캐패시터(Clc1)의 화소전극에는 상기 제1데이터 신호(Sd1)의 하이(High) 전압인 Vd1만큼의 화소전압(Vp)이 충전된다. 이때, 제1보조 데이터 라인(Ds1)으로 공급되는 제1보조 데이터 신호(Ssd1)는 로우(Low) 상태이므로 제1커플링 캐패시터(Cc1)에도 상기 Vd1전압이 동시에 충전하게 된다.
이어서, 상기 제1보조 데이터 신호(Ssd1)가 로우(Low)에서 하이(High)로 천이되면, 상기 제1커플링 캐패시터(Cc1)에 충전된 Vd1전압에 상기 제1보조 데이터 신호(Ssd1)의 하이(High) 전압인 Vsub1가 인가된다. 따라서, Vd1+Vsub1가 제1액정캐패시터(Clc1)와 제1스토리지 캐패시터(Cst1)에 공급된다.
이때, 제1커플링 캐패시터(Cc1) 및 제1데이터 라인의 캐패시터에 의해 제1화소전압(Vp1) = Vd1+(Cc1/Ct1) ×△Vsub1가 된다.
상기 Cc1는 제1커플링 캐패시터 용량, 상기 Ct1는 Cc1+제1데이터 라인의 캐 패시터 용량이며, 상기 Vsub1은 제1보조 데이터 전압(Vsub1)이다.
이어서, 상기 제1게이트 신호(Sg1)가 로우(Low)로 천이되면, 제1박막트랜지스터(T1)가 오프(OFF)되며, 상기 제1데이터 신호(Sd1) 및 제1보조 데이터 신호(Ssd1)도 로우(Low)로 천이된다.
이때, 상기 제1보조 데이터 신호(Ssd1)는 상기 제1데이터 신호(Sd1)보다 위상이 지연된다.
따라서, 제1액정캐패시터(Clc1)의 제1화소전압(Vp1)은 제1스토리지 캐패시터(Cst1)에 충전된 Vd1+(Cc1/Ct1) ×△Vsub1에 의해 한 프레임동안 유지하게 된다.
다음으로, 제2프레임(2F)으로 바꾸게 되면, 제1게이트 라인(G1)으로 제1게이트 신호(Sg1)가 공급된다. 이때, 하이(High)가 공급되는 T12구간에서 제1박막트랜지스터(T1)는 온(ON) 된다.
상기와 같이 제1박막트랜지스터(T1)가 온(ON)되면, 제1데이터 라인(D1)에서 공급되는 반전된 제1데이터 신호(Sd1)가 제1액정캐패시터(Clc1)와 제1스토리지 캐패시터(Cst1)에 공급된다.
따라서, 상기 제1액정캐패시터(Clc1)의 화소전극에는 상기 반전된 제1데이터 신호(Sd1)의 로우(Low) 전압인 0V 만큼의 제1화소전압(Vp1)이 인가된다. 이때, 제1보조 데이터 라인(Ds1)으로 공급되는 반전된 제1보조 데이터 신호(Ssd1)는 하이(High) 상태이므로 상기 제1커플링 캐패시터(Cc1)에는 반전된 제1보조 데이터 신호(Ssd1)의 하이(High) 전압인 Vsub1가 충전하게 된다.
이어서, 반전된 제1보조 데이터신호(Ssd1)가 로우(Low)로 천이되면, 상기 제 1커플링 캐패시터(Cc1)에 충전된 -Vsub1가 방전되어 제1액정캐패시터(Clc1)와 제1스토리지 캐패시터(Cst1)에 공급된다.
이때, 제1커플링 캐패시터(Cc1) 및 제1데이터 라인의 캐패시터에 의해 제1화소전압(Vp1)= -(Cc1/Ct1) ×△Vsub1가 된다.
상기 Cc1는 제1커플링 캐패시터 용량, 상기 Ct1는 Cc1+제1데이터 라인의 캐패시터 용량이며, 상기 Vsub1은 제1보조 데이터 전압(Vsub1)이다.
이어서, 상기 제1게이트 신호(Sg1)가 로우(Low)로 천이되면, 제1박막트랜지스터(T1)가 오프(OFF)되며, 상기 반전된 제1데이터 신호(Sd1) 및 반전된 제1보조 데이터 신호(Ssd1)도 하이(High)로 천이된다..
이때, 상기 반전된 제1보조 데이터 신호(Ssd1)는 상기 반전된 제1데이터 신호(Sd1)보다 위상이 지연된다.
따라서, 제1액정캐패시터(Clc1) 제1화소전압(Vp1)은 제1스토리지 캐패시터(Cst1)에 충전된 -(Cc1/Ct1) ×△Vsub1에 의해 유지하게 된다.
결국, 제1화소에 있어서, 제1프레임(1F)에서 제2프레임(2F)으로 프레임이 전환되면 제1데이터 신호(Sd1) 및 제1보조 데이터신호(Ssd1)는 반전된다.
따라서, 제1화소전압(Vp1)도 프레임마다 반전되어 정(+)극성에서 부(-)극성으로 바뀌게 된다.
다음으로, 제2화소의 제1프레임(1F)에서는 제1게이트 라인(G1)으로 제1게이트 신호(Sg1)가 공급된다. 이때, 하이(High)가 공급되는 T11구간에서, 제2박막트랜지스터(T2)가 온(ON) 된다.
상기와 같이 제2박막트랜지스터(T2)가 온(ON)되면, 제2데이터 라인(D2)에서 공급되는 제2데이터 신호(Sd2)가 제2액정캐패시터(Clc2)와 제2스토리지 캐패시터(Cst2)에 공급된다.
따라서, 상기 제2액정캐패시터(Clc2)의 화소전극에는 상기 제2데이터 신호(Sd2)의 로우(Low) 전압인 0V 만큼의 제2화소전압(Vp2)이 인가된다. 이때, 제2보조 데이터 라인(Ds2)에서 공급되는 제2보조 데이터 신호(Ssd2)가 하이(High) 이므로, 상기 제2커플링 캐패시터(Cc2)에는 제2보조 데이터 신호(Ssd2)의 하이(High) 전압인 Vsub2가 충전하게 된다.
이어서, 제2보조 데이터신호(Ssd2)가 로우(Low)로 천이되면, 상기 제2커플링 캐패시터(Cc2)에 충전된 -Vsub2가 방전되어 제2액정캐패시터(Clc2)와 제2스토리지 캐패시터(Cst2)에 공급된다.
이때, 제2커플링 캐패시터(Cc2) 및 제2데이터 라인의 캐패시터에 의해 제2화소전압(Vp2)= - (Cc2/Ct2) ×△Vsub2가 된다.
상기 Cc2는 제1커플링 캐패시터 용량, 상기 Ct2는 Cc2+데이터 라인의 캐패시터 용량이며, 상기 Vsub2은 제2보조 데이터 전압이다.
이어서, 상기 제1게이트 신호(Sg1)가 로우(Low)로 천이되면, 제2박막트랜지스터(T2)가 오프(OFF)되고, 상기 제2데이터 신호(Sd2) 및 제2보조 데이터신호(Ssd2)는 하이(High)로 천이된다.
이때, 상기 제2보조 데이터신호(Ssd2)는 상기 제2데이터 신호(Sd2)보다 위상이 지연된다.
따라서, 상기 제2액정캐패시터(Clc2)의 제2화소전압(Vp2)은 제2스토리지 캐패시터(Cst2)에 충전된 - (Cc2/Ct2) ×△Vsub2에 의해 유지하게 된다.
다음으로, 제2프레임(2F)으로 바뀌게 되면, 제1게이트 라인(G1)으로 제1게이트 신호(Sg1)가 공급된다. 이때, 하이(High)가 공급되는 T12구간에서 제2박막트랜지스터(T2)는 온(ON) 된다.
상기와 같이 제2박막트랜지스터(T2)가 온(ON)되면, 제2데이터 라인(D2)에서 공급되는 반전된 제2데이터 신호(Sd2)가 제2액정캐패시터(Clc2)와 제2스토리지 캐패시터(Cst2)에 공급된다.
따라서, 상기 제2액정캐패시터(Clc2)의 화소전극에는 상기 반전된 제2데이터 신호(Sd2)의 하이(High) 전압인 Vd2만큼의 제2화소전압(Vp2)이 충전된다. 이때, 제2보조 데이터 라인(Ds2)에서 공급되는 반전된 제2보조 데이터 신호(Ssd2)는 로우(Low) 상태이므로, 제2커플링 캐패시터(Cc2)에도 Vd2전압이 동시에 충전하게 된다.
이어서, 반전된 제2보조 데이터신호(Ssd2)가 하이(High)로 천이되면, 상기 제2커플링 캐패시터(Cc2)에 충전된 Vd2전압에 상기 반전된 제2보조 데이터신호(Ssd2)의 하이(High) 전압인 Vsub2가 인가되어 Vd2+Vsub2가 제2액정캐패시터(Clc2)와 제2스토리지 캐패시터(Cst2)에 공급된다.
이때, 제2커플링 캐패시터(Cc2) 및 제2데이터 라인의 캐패시터에 의해 제2화소전압(Vp2) = Vd2+(Cc2/Ct2) ×△Vsub2가 된다.
상기 Cc2는 제2커플링 캐패시터 용량, 상기 Ct2는 Cc2+제2데이터 라인의 캐 패시터 용량이며, 상기 Vsub2은 제2보조 데이터 전압이다.
이어서, 상기 제1게이트 신호(Sg1)가 로우(Low)로 천이되면, 제2박막트랜지스터(T2)가 오프(OFF)되며, 상기 반전된 제2데이터 신호(Sd2) 및 반전된 제2보조 데이터신호(Ssd2)도 로우(Low)로 천이된다.
이때, 상기 반전된 제2보조 데이터신호(Ssd2)는 상기 반전된 제2데이터 신호(Sd2)보다 위상이 지연된다.
따라서, 제2액정캐패시터(Clc2) 제2화소전압(Vp2)은 제2스토리지 캐패시터(Cst2)에 충전된 Vd2+(Cc2/Ct2) ×△Vsub2에 의해 상기 전압을 유지하게 된다.
결국 제2화소에 있어서, 제1프레임(1F)에서 제2프레임(2F)으로 프레임이 전환되면 제2데이터 신호(Sd2) 및 제2보조 데이터신호(Ssd2)는 반전된다.
따라서, 제2화소전압(Vp2)도 프레임마다 반전되어 부(-)극성에서 정(+)극성으로 바뀌게 된다.
다음으로, 제3화소의 제1프레임(1F)에서는 제2게이트 라인(G2)으로 제2게이트 신호(Sg2)가 공급된다. 상기 제2게이트 신호(Sg2)는 하이(High)가 공급되는 T21구간에서, 제3박막트랜지스터(T3)가 온(ON)된다.
이때, 상기 제2게이트 신호(Sg2)는 제1게이트 신호(Sg1)에 이어서 순차적으로 공급되기 때문에 일정시간 동안 제3화소전압(Vp3)은 제3스토리지 캐패시터(Cst3)에 충전된 기존전압을 유지하게 된다.
상기와 같이 제3박막트랜지스터(T3)가 온(ON)되면, 제1데이터 라인(D1)에서 공급되는 제1데이터 신호(Sd1)가 제3액정캐패시터(Clc3)와 제3스토리지 캐패시 터(Cst3)에 공급된다.
따라서, 상기 제3액정캐패시터(Clc3)의 화소전극에는 상기 제1데이터 신호(Sd1)의 로우(Low) 전압인 0V 만큼의 제3화소전압(Vp3)이 충전된다. 이때, 제1보조 데이터 라인(Ds1)으로 공급되는 제1보조 데이터 신호(Ssd1)가 하이(High)이므로, 상기 제1커플링 캐패시터(Cc1)에는 제1보조 데이터 신호(Ssd1)의 하이(High) 전압인 Vsub1가 충전하게 된다.
이어서, 제1보조 데이터신호(Ssd1)가 로우(Low)로 천이되면, 상기 제1커플링 캐패시터(Cc2)에 충전된 -Vsub1가 방전되어 제3액정캐패시터(Clc3)와 제3스토리지 캐패시터(Cst3)에 공급된다. 따라서, 제3액정캐패시터(Clc3) 인가되는 제3화소전압(Vp3)은 -Vsub1만큼 인가하게 된다.
이때, 제1커플링 캐패시터(Cc1) 및 제1데이터 라인의 캐패시터에 의해 제3화소전압(Vp3)= - (Cc1/Ct1) ×△Vsub1가 된다.
상기 Cc1는 제1커플링 캐패시터 용량, 상기 Ct1는 Cc1+제1데이터 라인의 캐패시터 용량이며, 상기 Vsub1은 제1보조 데이터 전압이다.
이어서, 상기 제2게이트 신호(Sg2)가 로우(Low)로 천이되면, 제3박막트랜지스터(T3)가 오프(OFF)되며, 상기 제1보조 데이터신호(Ssd1) 및 제1데이터 신호(Sd1)도 하이(High)로 천이된다.
이때, 상기 제1보조 데이터신호(Ssd1)는 상기 제1데이터 신호(Sd1) 보다 위상이 지연된다.
따라서, 상기 제3액정캐패시터(Clc3)의 제3화소전압(Vp3)은 제3스토리지 캐 패시터(Cst3)에 충전된 - (Cc1/Ct1) ×△Vsub1에 의해 한 프레임동안 유지하게 된다.
다음으로, 제2프레임으로 바꾸게 되면 제2게이트 라인(G2)으로 제2게이트 신호(Sg2)가 공급된다. 이때, 하이(High)가 공급되는 T22구간에서 제3박막트랜지스터(T3)가 온(ON)된다.
이때, 상기 제2게이트 신호(Sg2)는 제1게이트 신호(Sg1)에 이어서 순차적으로 공급되기 때문에 일정시간 동안 제3화소전압(Vp3)은 제3스토리지 캐패시터(Cst3)에 충전된 기존전압을 유지하게 된다.
상기와 같이 제3박막트랜지스터(T3)가 온(ON)되면, 제1데이터 라인(D1)에서 공급되는 반전된 제1데이터 신호(Sd1)가 제3액정캐패시터(Clc3)와 제3스토리지 캐패시터(Cst3)에 공급된다.
따라서, 제3액정캐패시터(Clc3)의 화소전극에는 상기 반전된 제1데이터 신호(Sd1)의 하이(High) 전압인 Vd1만큼의 제3화소전압(Vp3)이 충전된다. 이때, 제1보조 데이터 라인(Ds1)으로 공급되는 반전된 제1보조 데이터 신호(Ssd1)는 로우(Low) 상태이므로 제1커플링 캐패시터(Cc1)에도 상기 Vd1전압이 동시에 충전하게 된다.
이어서, 상기 반전된 제1보조 데이터 신호(Ssd1)가 하이(High)로 반전되면, 상기 제1커플링 캐패시터(Cc1)에는 충전된 Vd1전압에 상기 제1보조 데이터 신호(Ssd1)의 하이(High) 전압인 Vsub1가 인가되어 Vd1+Vsub1가 제3액정캐패시터(Clc3)와 제3스토리지 캐패시터(Cst3)에 공급된다.
이때, 제1커플링 캐패시터(Cc1) 및 제1데이터 라인의 캐패시터에 의해 제3화소전압(Vp3) = Vd1+(Cc1/Ct1) ×△Vsub1가 된다.
상기 Cc1는 제1커플링 캐패시터 용량, 상기 Ct1는 Cc1+제1데이터 라인의 캐패시터 용량이며, 상기 Vsub1은 제1보조 데이터 전압이다.
이어서, 상기 제2게이트 신호(Sg2)가 로우(Low)로 천이되면, 제3박막트랜지스터(T3)가 오프(OFF)되며, 상기 반전된 제1데이터 신호(Sd1) 및 반전된 제1보조 데이터 신호(Ssd1)도 로우(Low)로 천이된다.
이때, 상기 반전된 제1보조 데이터신호(Ssd1)는 상기 반전된 제1데이터 신호(Sd1)보다 위상이 지연된다.
따라서, 제3액정캐패시터(Clc3) 제3화소전압(Vp3)은 제3스토리지 캐패시터(Cst3)에 충전된 Vd1+(Cc1/Ct1) ×△Vsub1에 의해 유지하게 된다.
결국, 제3화소에 있어서, 제1프레임(1F)에서 제2프레임(2F)으로 프레임이 전환되면 제2데이터 신호(Sd2) 및 제1보조 데이터신호(Ssd1)는 반전된다.
따라서, 제3화소전압(Vp3)도 프레임마다 반전되어 부(-)극성에서 정(+)극성으로 바뀌게 된다.
다음으로, 제4화소의 제1프레임(1F)에서는 제2게이트 라인(G2)으로 제2게이트 신호(Sg2)가 공급된다. 상기 제2게이트 신호(Sg2)는 하이(High)가 공급되는 T21구간에서, 제4박막트랜지스터(T4)가 온(ON)된다.
이때, 상기 제2게이트 신호(Sg2)는 제1게이트 신호(Sg1)에 이어서 순차적으로 공급되기 때문에 일정시간 동안 제4화소전압(Vp4)은 제4스토리지 캐패시 터(Cst4)에 충전된 전압에 의해 기존전압을 유지하게 된다.
상기와 같이 제4박막트랜지스터(T4)가 온(ON)되면, 제2데이터 라인(D2)으로 공급되는 제2데이터 신호(Sd2)가 제4액정캐패시터(Clc4)와 제4스토리지 캐패시터(Cst4)에 공급된다.
따라서, 상기 제4액정캐패시터(Clc4)의 화소전극에는 상기 제2데이터 신호(Sd2)의 하이(High) 전압인 Vd2만큼의 제4화소전압(Vp4)이 충전된다. 이때, 제2보조 데이터 라인(Ds2)으로 공급되는 제2보조 데이터 신호(Ssd2)는 로우(Low) 상태이므로, 제2커플링 캐패시터(Cc2)에도 상기 Vd2전압이 동시에 충전하게 된다.
이어서, 제2보조 데이터신호(Ssd2)가 하이(High)로 반전되면, 상기 제2커플링 캐패시터(Cc2)에 충전된 Vd2전압에 상기 제2보조 데이터신호(Ssd2)의 하이(High) 전압인 Vsub2가 인가되어 Vd2+Vsub2가 제4액정캐패시터(Clc4)와 제4스토리지 캐패시터(Cst4)에 공급된다.
이때, 제2커플링 캐패시터(Cc2) 및 제2데이터 라인의 캐패시터에 의해 제4화소전압(Vp4) = Vd2+(Cc2/Ct2) ×△Vsub2가 된다.
상기 Cc2는 제2커플링 캐패시터 용량, 상기 Ct2는 Cc2+제2데이터 라인의 캐패시터 용량이며, 상기 Vsub2은 제2보조 데이터 전압이다.
이어서, 상기 제2게이트 신호(Sg2)가 로우(Low)로 천이되면, 제1박막트랜지스터(T1)가 오프(OFF)되며, 상기 제2데이터 신호(Sd2) 및 제2보조 데이터신호(Ssd2)는 로우(Low)로 천이된다.
이때, 상기 제2보조 데이터신호(Ssd2)는 제2데이터 신호(Sd2)보다 위상이 지 연된다.
따라서, 제4액정캐패시터(Clc4)의 제4화소전압(Vp4)은 제4스토리지 캐패시터(Cst4)에 충전된 Vd2+(Cc2/Ct2)×△Vsub2에 의해 한 프레임동안 유지하게 된다.
다음으로, 제2프레임(2F)으로 바꾸게 되면, 제2게이트 라인(G2)으로 반전된 제2게이트 신호(Sg2)가 공급된다. 이때, 하이(High)가 공급되는 T22구간에서, 제4박막트랜지스터(T4)가 온(ON)된다.
이때, 상기 제2게이트 신호(Sg2)는 제1게이트 신호(Sg1)에 이어서 순차적으로 공급되기 때문에 일정시간 동안 제4화소전압(Vp4)은 제4스토리지 캐패시터(Cst4)에 충전된 전압에 의해 기존전압을 유지하게 된다.
상기와 같이 제4박막트랜지스터(T4)가 온(ON)되면, 제2게이트 라인(G2)으로 공급되는 반전된 제2데이터 신호(Sd2)가 제4액정캐패시터(Clc4)와 제4스토리지 캐패시터(Cst4)에 공급된다.
따라서, 상기 제4액정캐패시터(Clc4) 화소전극에는 상기 반전된 제2데이터 신호(Sd2)의 로우(Low) 전압인 0V의 제4화소전압(Vp4)이 인가된다. 이때, 제2보조 데이터 라인(Ds2)으로 공급되는 반전된 제2보조 데이터 신호(Ssd1)는 하이(High) 상태이므로 상기 제2커플링 캐패시터(Cc2)에는 반전된 제2보조 데이터 신호(Ssd2)의 하이(High) 전압인 -Vsub2가 충전하게 된다.
이어서, 상기 반전된 제2보조 데이터 신호(Ssd2)가 로우(Low)로 반전되면, 상기 제2커플링 캐패시터(Cc2)에 충전된 -Vsub2가 방전되어 제4액정캐패시터(Clc4)와 제4스토리지 캐패시터(Cst4)에 공급된다.
이때, 제2커플링 캐패시터(Cc1) 및 제2데이터 라인의 캐패시터에 의해 제4화소전압(Vp4) = -(Cc2/Ct2) ×△Vsub2가 된다.
상기 Cc2는 제2커플링 캐패시터 용량, 상기 Ct2는 Cc2+제2데이터 라인의 캐패시터 용량이며, 상기 Vsub2는 제2보조 데이터 전압이다.
이어서, 상기 반전된 제2게이트 신호(Sg2)가 로우(Low)로 천이되면, 제4박막트랜지스터(T4)가 오프(OFF)되며, 상기 반전된 제2데이터 신호(Sd2) 및 반전된 제2보조 데이터신호(Ssd2)는 하이(High)로 천이된다.
이때, 상기 반전된 제2보조 데이터신호(Ssd2)는 상기 반전된 제2데이터 신호(Sd2)보다 위상이 지연된다.
따라서, 제4액정캐패시터(Clc4)의 제4화소전압(Vp4)은 제4스토리지 캐패시터(Cst4)에 충전된 -(Cc2/Ct2) ×△Vsub2에 의해 유지하게 된다.
결국 제4화소에 있어서, 제1프레임(1F)에서 제2프레임(2F)으로 프레임이 전환되면 제2데이터 신호(Sd2) 및 제2보조 데이터신호(Ssd2)는 반전된다.
따라서, 제4화소전압(Vp4)도 프레임마다 반전되어 정(+)극성에서 부(-)극성으로 바뀌게 된다.
상기와 같이 제1화소(P1) 내지 제4화소(P4)를 일예로 설명한 본 발명에 의한 액정표시장치의 구동방법은 화소전압(Vp)이 정(+)극성일 경우 하기의 수학식 1을 만족하게 된다.
<수학식 1>
화소전압(Vp) = Vd+(Cc/Ct) ×△Vsub
또한, 화소전압(Vp)이 부(-)극성일 경우 하기의 수학식 2를 만족하게 된다.
<수학식 2>
화소전압(Vp) = -(Cc/Ct) ×△Vsub
상기 수학식 1, 2에서 상기 Vd는 데이터 전압, 상기 Cc는 커플링 캐패시터 용량, 상기 Ct는 Cc+데이터 라인의 캐패시터 용량이며, 상기 Vsub는 보조 데이터 전압이다.
상기 액정캐패시터(Clc)에는 화소전압(Vp)이 인가되는 화소전극과 공통전압(Vcom)이 인가되는 공통전극 사이에는 화소전압(Vp)-Vcom의 전압이 인가된다.
따라서, 종래의 도트반전방식의 데이터 전압보다 낮은 데이터 전압으로도 액정캐패시터(Clc)에 일정 전압을 인가할 수 있다.
결국, 액정패널(10)의 다수개의 화소에 공급되는 제1보조 데이터 신호(Ssd1) 및 제2보조 데이터 신호(Ssd2)는 프레임마다 반전되어 공급된다.
이때, 상기 제2데이터 신호(Sd2)는 반전된 제1데이터 신호(Sd1)이며, 제2보조 데이터 신호(Ssd2)는 반전된 제1보조 데이터 신호(Ssd1)이다. 이와 동일하게, 반전된 제2데이터 신호(Sd2)는 제1데이터 신호(Sd1)이며 반전된 제2보조 데이터 신호(Ssd2)는 제1보조 데이터 신호(Ssd2)이다.
따라서, 화소전압(Vp)은 반전되어 정(+)극성에서 부(-)극성으로, 부(-)극성에서 정(+)극성으로 바뀌게 되는 도트반전 구동을 하게 된다.
도 5a 및 도 5b은 본 발명에 의한 도트반전 구동을 나타내는 도면이다.
먼저, 도 5a을 참조하면, 매트릭스 형태로 배열되는 다수개의 화소에서 인접 하는 상하/좌우의 화소간에 상반되는 극성의 화소전압을 갖는다.
이어서, 도 5b을 참조하면, 상기 도 5a의 다음 프레임에서는 화소전압이 모두 반전되었음을 보여주고 있다.
따라서, 본 발명의 액정표시장치는 상기와 같이 화소마다 서로 다른 극성의 화소전압이 프레임마다 반전되는 도트반전 방식구동을 구현 할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1a 및 1b는 본 발명에 의한 액정표시장치를 나타내는 평면도이다.
도 2는 도 1b의 커플링 캐패시터부(Cc) 일부의 확대도이다.
도 3는 본 발명에 의한 액정표시장치의 박막트랜지스터(T)와 제1커플링 캐패시터(Cc1) 및 제2커플링 캐패시터(Cc2)의 단면도이다.
도 4은 본 발명의 액정표시장치의 구동을 나타내는 타이밍도이다.
도 5a 및 도 5b은 본 발명에 의한 도트반전 구동을 나타내는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10: 액정패널 100: 기판
120: 게이트 절연막 130a: 게이트 전극
130b: 제1커플링 캐패시터 제1전극
130c: 제2커플링 캐패시터 제1전극
140: 층간 절연막 150a: 소스/드레인 전극
150b: 제1커플링 캐패시터 제2전극
150c: 제2커플링 캐패시터 제2전극
160: 보호막

Claims (18)

  1. 기판;
    상기 기판 상에 위치하며, 일방향으로 위치하는 다수개의 데이터 라인;
    상기 다수개의 데이터 라인과 교차하는 다수개의 게이트 라인;
    상기 다수개의 데이터 라인 및 게이트 라인과 연결되며 매트릭스 형태로 배열되는 다수개의 화소;
    상기 기판의 일측에 위치하며 상기 다수개의 데이터 라인과 교차하는 제1보조 데이터라인 및 제2보조 데이터라인; 및
    상기 다수개의 데이터 라인과 연결되며 상기 제1보조 데이터라인 및 제2보조 데이터라인과 교대로 연결되는 제1커플링 캐패시터 및 제2커플링 캐패시터를 포함하는 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서,
    상기 제1커플링 캐패시터는 상기 제1보조 데이터라인과 연결되는 제1커플링 캐패시터 제1전극 및 상기 데이터 라인과 연결되는 제1커플링 캐패시터 제2전극이며, 상기 제2커플링 캐패시터는 상기 제2보조 데이터라인과 연결되는 제2커플링 캐패시터 제1전극 및 상기 데이터 라인과 연결되는 제2커플링 캐패시터 제2전극인 것을 특징으로 하는 액정표시장치.
  3. 제2항에 있어서,
    상기 제1커플링 캐패시터 제1전극 및 상기 제2커플링 캐패시터 제1전극은 상기 화소에 구비되는 박막트랜지스터의 게이트 전극과 동일 물질인 것을 특징으로 하는 액정표시장치.
  4. 제2항에 있어서,
    상기 제1커플링 캐패시터 제2전극 및 상기 제2커플링 캐패시터 제2전극은 상기 화소에 구비되는 박막트랜지스터의 소스/드레인 전극과 동일 물질인 것을 특징으로 하는 액정표시장치.
  5. 제1항에 있어서,
    상기 제1보조 데이터라인 및 제2보조 데이터라인은 데이터 드라이버와 연결되는 것을 특징으로 하는 액정표시장치.
  6. 제5항에 있어서,
    상기 데이터 드라이버는 제1보조 데이터라인 및 제2보조 데이터라인에 서로 반전되는 제1보조 데이터 신호 및 제2보조 데이터 신호를 각각 공급하는 것을 특징으로 하는 액정표시장치.
  7. 기판 상에 일방향으로 배열되는 다수개의 게이트 라인에 게이트 신호를 공급 하고;
    상기 다수개의 게이트 라인과 교차하는 다수개의 데이터 라인에 데이터 신호를 공급하고;
    상기 다수개의 데이터 라인과 제1커플링 캐패시터 및 제2커플링 캐패시터를 매개로 교대로 연결되는 제1보조 데이터라인 및 제2보조 데이터라인에 서로 반전되는 제1보조 데이터 신호 및 제2보조 데이터 신호를 각각 공급하고;
    상기 다수개의 데이터 라인 및 게이트 라인과 연결되는 다수개의 화소마다 화소전압이 도트반전되는 것을 포함하는 액정표시장치 구동방법.
  8. 제7항에 있어서,
    상기 게이트신호는 상기 다수개의 게이트 라인마다 순차적으로 공급되는 것을 특징으로 하는 액정표시장치 구동방법.
  9. 제7항에 있어서,
    상기 데이터 신호는 다수개의 데이터 라인마다 서로 반전되며 공급되는 것을 특징으로 하는 액정표시장치 구동방법.
  10. 제7항에 있어서,
    상기 제1보조 데이터신호 및 제2보조 데이터신호는 상기 데이터 신호보다 위상이 지연되는 것을 특징으로 하는 액정표시장치 구동방법.
  11. 제7항에 있어서,
    상기 데이터 신호는 프레임마다 반전되는 것을 특징으로 하는 액정표시장치 구동방법.
  12. 제7항에 있어서,
    상기 제1보조 데이터 신호 및 제2보조 데이터 신호는 프레임마다 반전되는 것을 특징으로 하는 액정표시장치 구동방법.
  13. 제7항에 있어서,
    상기 제1보조 데이터 신호 및 제2보조 데이터 신호는 데이터 드라이버에서 공급되는 것을 특징으로 하는 액정표시장치 구동방법.
  14. 제7항에 있어서,
    상기 화소전압은 정(+)극성에서 하기 수학식을 만족하는 것을 특징으로 하는 액정표시장치 구동방법.
    <수학식>
    화소전압(Vp) = Vd + (Cc/Ct) ×△Vsub
    상기 Vd는 데이터 전압, 상기 Cc는 커플링 캐패시터 용량, 상기 Ct는 커플링 캐패시터 용량+데이터 라인의 캐패시터 용량이며, 상기 Vsub는 보조 데이터 전압이 다.
  15. 제7항에 있어서,
    상기 화소전압은 부(-)극성에서 하기 수학식을 만족하는 것을 특징으로 하는 액정표시장치 구동방법.
    <수학식>
    화소전압(Vp) = - (Cc/Ct) ×△Vsub
    상기 Cc는 커플링 캐패시터 용량, 상기 Ct는 커플링 캐패시터 용량+데이터 라인의 캐패시터 용량이며, 상기 Vsub는 보조 데이터 전압이다.
  16. 제7항에 있어서,
    상기 화소전압은 프레임마다 반전하는 것을 특징으로 하는 액정표시장치 구동방법.
  17. 제7항에 있어서,
    상기 화소전압은 상기 화소마다 극성이 다른 것을 특징으로 하는 액정표시장치 구동방법.
  18. 제7항에 있어서,
    상기 다수개의 화소에 구비되는 액정캐패시터에는 화소전압(Vp) - 공통전 압(Vcom)이 인가 되는 것을 특징으로 하는 액정표시장치 구동방법.
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